JP2008113005A - 集積半導体構造の製造方法 - Google Patents

Abstract

【課題】 記憶装置のセルアレイ及び周辺部品を大量に、同時に、かつ安全に形成できる確実な製造プロセスを提供することにある。
【解決手段】 本発明は、集積半導体構造の製造方法、及びそれに対応する半導体構造を提供する。本方法は、周辺回路を周辺装置領域に形成するステップであって、周辺回路は、半導体基板に少なくとも部分的に形成され、かつ第１の高温処理ステップで形成される第１のゲート誘電体を有する周辺トランジスタを備えるステップと、複数のメモリセルを一つのメモリセル領域に形成するステップであって、各メモリセルは、半導体基板に少なくとも部分的に形成され、第２の高温処理ステップで形成される第２のゲート誘電体を有し、かつ金属ゲート導体を有するアクセストランジスタを備えるステップとを備え、第１及び第２の高温処理ステップが金属ゲート導体を形成するステップよりも前に実行される。
【選択図】 図８Ａ

Description

本発明は、集積半導体構造の製造方法に関する。

原理的には、あらゆる集積半導体構造に適用されるが、以下の発明及び潜在的な問題を、１００ｎｍ世代をはるかに下回るサイズにまで微細化された大きな課題を提供するシリコン技術の集積ＤＲＡＭメモリ回路について説明する。

ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のメモリセルは、通常、記憶される情報を表す電荷を格納するためのメモリコンデンサと、メモリコンデンサに接続されるアクセストランジスタとを含む。アクセストランジスタは、ソース／ドレイン領域、ソース／ドレイン領域を接続するチャネル、及びソース／ドレイン領域間の電流フローを制御するゲート電極を備える。トランジスタは、通常、半導体基板内において少なくとも部分的に形成される。ゲート電極は、ワードラインの一部を形成すると共に、ゲート誘電体によってチャネルから電気的に絶縁される。対応するワードラインを介しアクセストランジスタにアドレスすることによって、メモリコンデンサに記憶されている情報が読み出されるか、又はプログラムされる。具体的に、その情報は、ビットライン接点を介して対応するビットラインに読み出される。

現在使用されているＤＲＡＭメモリセルにおいて、メモリコンデンサは、基板表面と垂直な方向に基板内で延びる一つのトレンチ内に２つのコンデンサ電極が配置されるトレンチコンデンサとして実装される。ＤＲＡＭメモリセルの別の具体例によれば、電荷は、基板表面に形成される積層型コンデンサに蓄えられる。

記憶装置は、通常、メモリセルアレイ及び周辺装置領域を備える。一般に、記憶装置の周辺装置領域は、メモリセルにアドレスすると共に各メモリセルから受信した信号を検知及び処理する回路を含む。通常、周辺部は、各メモリセルと同じ半導体基板に形成される。従って、記憶装置のセルアレイ及び周辺部品を大量に、同時に、かつ安全に形成できる確実な製造プロセスが望まれている。

本明細書に参照として全ての開示内容が組み込まれた米国特許第７、０３４、４０８Ｂ１号は、記憶装置及び記憶装置の製造方法を開示する。
具体的に、既知の方法は、複数のアクセストランジスタを提供するステップであって、各アクセストランジスタは、第１及び第２のソース／ドレイン領域、第１及び第２のソース／ドレイン領域間に配置されるチャネル、及びチャネルから電気的に絶縁され、チャネルの導電性を制御するゲート電極を備え、表面を含む半導体基板上に少なくとも部分的に形成されるステップと、情報を記憶し、アクセストランジスタのうちの１つによってアクセスされるように構成された記憶素子を提供するステップとによってメモリセルを形成するステップと、基板に沿って第１の方向に延びるビットラインを提供するステップであって、そのビットラインがビットライン接点を介してアクセストランジスタの第１のソース／ドレイン領域に接続されるステップと、基板に沿って第２の方向に延びるワードラインを提供するステップであって、第２の方向と第１の方向とが交差するステップと、周辺回路を提供するステップであって、その周辺回路が少なくとも１つの周辺トランジスタを有し、周辺トランジスタが第１及び第２の周辺ソース／ドレイン領域、第１及び第２の周辺ソース／ドレイン領域を接続する周辺チャネル、及び周辺チャネルの導電性を制御する周辺ゲート電極を備え、アクセストランジスタのゲート電極がワードラインのうちの１つの一部を形成し、周辺回路がワードライン及びビットラインに接続され、ワードラインの表面が基板表面の下部に配置され、周辺ゲート電極とビットライン接点を含むビットラインとが、メモリセル及び周辺回路を覆うよう基板表面に少なくとも１つの層を有する積層を形成した後、ビットラインと周辺ゲート電極とを形成するよう積層をパターニングして作製される。

ＴｉＮ、ＴａＮ、Ｗ等のワードライン用金属が、高温処理ステップ、特に、通常８００℃以上の温度を用いた酸化処理ステップにより損傷を受け易いことは、この記憶装置を製造する従来の方法にとって課題である。従って、その支持装置又は周辺装置のゲート酸化がワードラインの金属を酸化させてしまう虞がある。

一方、製造工程を複雑化させずに、またメモリセルアレイ及び周辺装置に対する複数の同時プロセスを損なわずに、ワードライン金属蒸着前の製造工程の初期において高温処理ステップを提供することは困難である。

発明が解決しようとする手段

請求項１に記載の発明によれば、集積半導体構造の製造方法は、周辺回路を周辺装置領域に形成するステップであって、その周辺回路は、半導体基板に少なくとも部分的に形成された周辺トランジスタを備え、第１の高温処理ステップで形成される第１のゲート誘電体を有するステップと、複数のメモリセルをメモリセル領域に形成するステップであって、各メモリセルは、半導体基板に少なくとも部分的に形成されたアクセストランジスタを備え、第２の高温処理ステップで形成される第２のゲート誘電体を有し、かつ金属ゲート導体を有するステップとを備え、第１及び第２の高温処理ステップは、金属ゲート導体を形成する前に実行される。

本発明の思想は、メモリセル及び周辺装置領域について多くの同時プロセスを維持しながら、ワードライン形成前と形成後とに分けて支持装置又は周辺装置のプロセス処理を分割することである。

好適な実施形態は、各従属請求項に挙げられる。
実施形態によれば、第１の高温処理ステップは、第２の高温処理ステップの前に実行される。

別の実施形態によれば、メモリセル領域の基板上に絶縁層を形成するステップと、第１の高温処理ステップを実行するステップと、メモリセル領域の絶縁層上と周辺装置領域の第１のゲート誘電体上とに第１のポリシリコン層を蒸着するステップと、ポリシリコン層に窒化物層を蒸着するステップと、窒化物層にハードマスクを形成するステップと、メモリセル領域の基板にワードライン溝を形成するステップと、第２の高温処理ステップを実行するステップと、ワードライン溝の第２のゲート誘電体上に金属ゲート導体を形成するステップと、ハードマスク及び窒化物層を除去するステップとが実行される。

別の実施形態によれば、各ステップにおいてメモリセル領域のアクセストランジスタのビットライン接触領域を露出させるステップであって、ポリシリコン層及び絶縁層が基板から除去されるステップと、メモリセル領域及び周辺装置領域に第２のポリシリコン層を蒸着するステップと、平坦な共通上面を形成するように第１及び第２のポリシリコン層を平面化するステップとが実行される。

別の実施形態によれば、平坦な共通上面に少なくとも１つの導電層を蒸着するステップと、少なくとも１つの導電層に絶縁層を蒸着するステップと、メモリセル領域のアクセストランジスタに接続されるビットラインと周辺装置領域の周辺トランジスタのゲートスタックとを形成するように、第１及び第２のポリシリコン層、少なくとも１つの導電層、並びに絶縁層を同時に構造化するステップとが実行される。

別の実施形態によれば、ＳＴＩトレンチにより分離される活性領域ストライプがメモリセル領域に第１の方向に沿って形成され、アクセストランジスタが活性領域ストライプに形成される。

別の実施形態によれば、ビットライン接触領域が露出される部分を露出させるため、ビットライン接触領域がライン／スペースパターンを有するマスクを用いてフォトリソグラフィにより形成され、ポリシリコン層及び絶縁層が基板から除去されるエッチングステップは絶縁層に対して選択的である。

別の実施形態によれば、第２の方向に延びる埋設されたワードラインがメモリセル領域の基板上に形成され、第２の方向と第１の方向とが交差する。
別の実施形態によれば、第３の方向に延びるビットラインがメモリセル領域の基板上に形成され、第２及び第３の方向が互いに直交する。

別の実施形態によれば、絶縁側壁スペーサがメモリセル領域のビットライン上と周辺装置領域のゲートスタック上とに同時に形成される。
別の実施形態によれば、第１及び第２の高温処理ステップは８００〜１１００℃の温度範囲の酸化処理ステップである。

図中、同一の部材番号は、同一又は機能的に同じ構成要素を指す。
図１Ａ〜図８Ｂは、本発明の実施形態による集積半導体構造の製造方法の模式図であって、具体的には、図１Ａ、図２、図３、図４、図５Ａ、図６Ａ、図７、図８Ａは３つの異なる断面ａ）、ｂ）、ｃ）を示し、図１Ｂ、図５Ｂ、図６Ｂ、図８Ｂは模式平面図を示す。

製造工程は、図１Ａ及び図１Ｂに示す状態から開始される。具体的には、図１Ｂは、メモリセル領域ＺＦＢ及び周辺装置領域ＰＢの平面図であり、図１Ａは、図１ＢのＩ−Ｉ線、ＩＩ−ＩＩ線、ＩＩＩ−ＩＩＩ線に沿った３つの断面ａ）、ｂ）、及びｃ）を示す。

図１Ａでは、部材番号１はシリコン半導体基板を示す。シリコン半導体基板１の上面ＯＦには、窒化物ストライプ状の窒化珪素マスク５が形成されており、窒化物ストライプがメモリセル領域ＺＦＢの活性領域ライン４に配置されている。活性領域ライン４間に誘電体材料が充填されたＳＴＩ絶縁トレンチ１０は、対応するエッチングステップにおいてマスクとして窒化物ストライプ５を用いて形成される。充填された絶縁トレンチ１０の上位は、誘電体蒸着処理、例えば、高密度プラズマ酸化物蒸着、及びその後の化学機械研磨ステップと後に続く選択的な酸化により得られる窒化物ストライプ５の上位と等しい。

具体的には、Ｉ−Ｉ線に沿った断面ａ）は活性領域ライン４に沿って得られ、ＩＩ−ＩＩ線に沿った断面ｂ）は活性領域ライン４を横切って得られ、かつ後に形成されるビットライン８と直交し（図８Ｂ参照）、ＩＩＩ−ＩＩＩ線に沿った断面ｃ）は周辺装置領域ＰＢの一部を横切って得られ、かつＩＩ−ＩＩ線に沿った断面ｂ）と同じ方向に配向される。

更に、図２を参照すれば、窒化物マスク５が取り除かれ、図示されない処理ステップで平面犠牲酸化物が形成され、活性領域ライン４へのウェル及びソース／ドレイン領域の注入が行われ、平面犠牲酸化物が再び取り除かれる。

次の処理ステップでは、酸化物層Ｏがメモリセル領域ＺＦＢ及び周辺装置領域ＰＢの両方で基板１の上面ＯＦに蒸着される。
そして、例えば、フォトレジストからなる別の（図示せず）ブロックマスクがメモリセル領域ＺＦＢ上に形成された後、酸化物層Ｏが周辺装置領域ＰＢの基板１の表面ＯＦから除去される。次の処理ステップでは、フォトレジストの除去後、ゲート酸化物層ＧＯが、通常８００℃以上の温度での高温形成ステップにより周辺装置領域に形成される。

そして、（図示せず）ブロックマスクがメモリセル領域ＺＦＢから除去され、厚い非ドープのポリシリコン層１５が構造全体に蒸着され、化学機械研磨ステップで任意に平面化される。

次の処理ステップでは、薄酸化物層１６が構造全体に任意に蒸着される。その後、窒化珪素層２０が構造全体の薄酸化物層１６に蒸着され、図２に示される処理状態に至る。
窒化珪素層２０が次の処理ステップで研磨停止層として機能し、また研磨停止層の機能として機能する同一又は異なる複数の層を有してもよいことに注目すべきである。

更に、ポリシリコン層１５が周辺装置領域ＰＢでのゲート電極層の機能と、メモリセル領域ＺＦＢでのビットライン接続層の機能とを有することにも注目すべきである。
図３に示すように、ハードマスク層２５は、基礎層２０、１６、１５、Ｏが構造化された後、次のエッチングステップでワードライン溝３０を形成するためメモリセル領域ＺＦＢにハードマスク開口部２６が形成される。更に、ハードマスク層２５は、これらのワードライン溝の形成ステップ中に、周辺装置領域ＰＢの保護ブロックマスク層として機能する。

図４に示すように、非選択的エッチングステップが、シリコン半導体基板１にワードライン溝３０を形成するように実行される。その後、ハードマスク２５は、通常の既知の方法で取り除かれる。次の処理ステップ、等方性エッチングステップでは、例えば、ウェットエッチングステップ又はドライエッチングステップが、ワードライン溝３０の底部を湾曲に形成し、かつワードライン溝３０を広げるように実行される。後者の拡張はここでは図示しない。ワードライン溝３０の底部の湾曲は、これらの部分での不均一な電界分布を回避することを目的としている。

その後、特別な角の尖った素子形成を提供するため、酸化物エッチングステップである図４の構造に別のエッチングステップが実行される。
次に、図５Ａ及び図５Ｂに示すように、ワードライン溝３０にゲート酸化物層ＧＯ’を提供するため、通常８００℃以上の温度の熱酸化ステップが実行される。そして、ワードライン溝３０に蒸着ステップでＴｉＮ、Ｗ、又はＴａＮなどのワードライン金属が充填された後、ゲート酸化物層ＧＯ’とワードライン２の金属充填物３５とが研磨されて、シリコン半導体基板１の表面ＯＦの下までエッチバックされる。

次の処理ステップでは、酸化物充填物４０が蒸着され、平面化され、表面ＯＦよりも上方の位置、ここではポリシリコン層１５の略中央までエッチバックされる。
図６Ａ及び図６Ｂに示すように、次の処理ステップで、窒化珪素層２０が取り除かれる。その後、ビットライン接触領域ＢＬＫがフォトリソグラフィにより形成される。図６Ｂから明らかなように、ストライプ状の開口部４１２を有するブロックマスク４１１が用いられる。この目的のため、まず、フォトレジスト層は、構造全体の表面に塗布された後、ストライプ状の開口部４１２を形成するためにフォトリソグラフィによりパターニングされる。

図６Ｂから分かるように、開口部４１２は、ワードライン２の中央から隣接するワードライン２の中央へと幅方向に沿って延びている。その後、幅方向には、電気的に用いられない介在絶縁ワードライン２が存在し、続いて、ワードライン２の中央から次のワードライン２の中央へと延びる次のウィンドウ４１２が設けられる。

フォトレジストブロックマスク４１１の形成後、まず、酸化物エッチングステップが、マスク開口部４１２内の領域から酸化物層１６を除去するために実行される。その後、ブロックマスク４１１を用いて、ブロックマスク４１１の開口部４１２内のポリシリコンを選択的に除去するポリシリコンエッチングステップが実行される。その後、ブロックマスク４１１が従来技術によって取り除かれる。その後、構造全体にマスクを用いずに酸化物エッチングステップが施される。酸化物エッチングステップでは、シリコン半導体基板１のビットライン接触領域ＢＬＫ及び残りのポリシリコン層１５の上面から酸化物層Ｏが除去される。この結果、図６Ａ及び図６Ｂに示す処理状態に至る。ビットライン接触領域ＢＬＫの層Ｏの貫通後、酸化物層１６及びＯの厚さに応じて、層１６の残りの部分を残すことができることにも言及すべきである（別の方法として下記参照）。

図７に示すように、ウェット洗浄ステップの実行後、第２のポリシリコン層１５’は構造全体に蒸着され、第１のポリシリコン層１５により平面ＳＰを形成するように化学機械研磨又はエッチバックステップによって研磨される。これにより、図７に示す処理状態に至る。

別のアプローチとして、酸化物層Ｏよりも厚い酸化物層１６を提供すると共に、ビットライン接触領域ＢＬＫ上の酸化物層Ｏを貫通した後に酸化物層１６を残りの厚さだけ残すことが挙げられる。この場合、ドライポリシリコンエッチングは、周囲にある残りの酸化物層１６で停止するポリシリコン層１５上で実行され、その後、残りの酸化物層１６が除去される。

図８Ａ及び図８Ｂに示すように、例えば、Ｔｉ、ＴｉＮ又はＷｎ製のバリア層５０がポリシリコン層１５、１５’の表面ＳＰに蒸着される。その後、タングステン層５１及び窒化物キャップ層５２がバリア層上に蒸着される。次に、メモリセル領域ＺＦＢのビットライン８と周辺装置領域ＰＢのゲートスタック８’とが、層１５／１５’、５０、５１、５２スタック上で実行されるフォトリソグラフィ／エッチング処理ステップによってそれぞれ形成される。このようにして、周辺装置領域ＰＢのゲートスタック８’とメモリセル領域ＺＦＢのビットライン８とが同時に形成される。

次の処理ステップでは、酸化物スペーサ５３が、メモリセル領域のビットライン８の両側と周辺装置領域のゲートスタック８’の両側とに同時に形成される。
図８Ｂに示すように、ビットライン８は、互いに平行に、かつワードライン２と直交するように延びている。ビットライン接点は、図８Ｂにおいて部材番号４１で示され、活性領域ライン４とビットライン８とが交差する箇所に提供される。

次の処理、所謂Ｘ注入ステップが、オフ周辺装置用の拡張ソース／ドレイン領域（図示せず）を形成するために実行される。
最後に、メモリセル装置を完成させる通常のステップが実行される。具体的には、積層型コンデンサが構造の最上部に形成され、ビットライン８の両側で活性領域ライン４に接続される。しかし、これらの処理ステップは、技術的に公知であり、ここでは詳細に説明しない。これに関し、米国特許第７、０３４、４０８Ｂ１号に明示されている。

本発明は、好適な実施形態を参照して説明してきたが、これに限定されず、当業者にとって、自明な様々な方法に変更することができる。よって、本発明は、明細書に添付の請求項の範囲に限定されないものとする。

本発明の実施形態による集積半導体構造の製造方法において３つの異なる断面を示す模式図。 本発明の実施形態による集積半導体構造の製造方法を示す模式平面図。 本発明の実施形態による集積半導体構造の製造方法において３つの異なる断面を示す模式図。 本発明の実施形態による集積半導体構造の製造方法において３つの異なる断面を示す模式図。 本発明の実施形態による集積半導体構造の製造方法において３つの異なる断面を示す模式図。 本発明の実施形態による集積半導体構造の製造方法において３つの異なる断面を示す模式図。 本発明の実施形態による集積半導体構造の製造方法において３つの異なる断面を示す模式図。 本発明の実施形態による集積半導体構造の製造方法において３つの異なる断面を示す模式図。 本発明の実施形態による集積半導体構造の製造方法を示す模式平面図。 本発明の実施形態による集積半導体構造の製造方法において３つの異なる断面を示す模式図。 本発明の実施形態による集積半導体構造の製造方法において３つの異なる断面を示す模式図。 本発明の実施形態による集積半導体構造の製造方法を示す模式平面図。

Claims (11)

1. 集積半導体構造の製造方法であって、
   周辺回路を周辺装置領域に形成するステップであって、前記周辺回路は、半導体基板に少なくとも部分的に形成される周辺トランジスタを備え、第１の高温処理ステップで形成される第１のゲート誘電体を有するステップと、
   複数のメモリセルをメモリセル領域に形成するステップであって、前記各メモリセルは、半導体基板に少なくとも部分的に形成され、第２の高温処理ステップで形成される第２のゲート誘電体を有し、かつ金属ゲート導体を有するアクセストランジスタを備えるステップとを備え、
   第１及び第２の高温処理ステップが金属ゲート導体を形成するステップの前に実行され、メモリセル領域にゲート誘電体を形成する前に周辺部のゲート誘電体が形成され、メモリセル領域に導電性ゲート材料を形成する前に前記周辺部のゲート誘電体が形成される集積半導体構造の製造方法。
2. 請求項１記載の集積半導体構造の製造方法において、
   第１の高温処理ステップが第２の高温処理ステップの前に実行される集積半導体構造の製造方法。
3. 請求項２記載の集積半導体構造の製造方法において、
   メモリセル領域の基板上に絶縁層を形成するステップと、
   第１の高温処理ステップを実行するステップと、
   メモリセル領域の絶縁層上と、周辺装置領域の第１のゲート誘電体上とに第１のポリシリコン層を蒸着するステップと、
   ポリシリコン層に窒化物層を蒸着するステップと、
   窒化物層にハードマスクを形成するステップと、
   メモリセル領域の基板にワードライン溝を形成するステップと、
   第２の高温処理ステップを実行するステップと、
   ワードライン溝の第２のゲート誘電体上に金属ゲート導体を形成するステップと、
   ハードマスク及び窒化物層を除去するステップと
   が実行される集積半導体構造の製造方法。
4. 請求項３記載の集積半導体構造の製造方法は、更に、
   ポリシリコン層及び絶縁層が基板から除去されるエッチングステップにおいて、メモリセル領域のアクセストランジスタのビットライン接触領域を露出させるステップと、
   メモリセル領域と周辺装置領域とに第２のポリシリコン層を蒸着するステップと、
   平坦な共通上面を形成するように第１及び第２のポリシリコン層を平面化するステップと
   を備える集積半導体構造の製造方法。
5. 請求項４記載の集積半導体構造の製造方法は、更に、
   平坦な共通上面に少なくとも１つの導電層を蒸着するステップと、
   少なくとも１つの導電層に絶縁層を蒸着するステップと、
   メモリセル領域のアクセストランジスタに接続されるビットラインと周辺装置領域の周辺トランジスタのゲートスタックとを形成するように、第１及び第２のポリシリコン層、少なくとも１つの導電層、並びに絶縁層を同時に構成するステップと
   を備える集積半導体構造の製造方法。
6. 請求項１記載の集積半導体構造の製造方法において、
   ＳＴＩトレンチにより分離される活性領域ストライプがメモリセル領域に第１の方向に沿って形成され、アクセストランジスタが活性領域ストライプに形成される集積半導体構造の製造方法。
7. 請求項４記載の集積半導体構造の製造方法において、
   ビットライン接触領域は、ビットライン接触領域が露出される部分を露出させるため、ライン／スペースパターンを有するマスクを用いてフォトリソグラフィにより形成され、ポリシリコン層及び絶縁層を基板から除去するエッチングステップが絶縁層に対して選択的である集積半導体構造の製造方法。
8. 請求項６記載の集積半導体構造の製造方法において、
   第２の方向に延びる埋設されたワードラインがメモリセル領域の基板上に形成され、第２の方向と第１の方向とが交差する集積半導体構造の製造方法。
9. 請求項８記載の集積半導体構造の製造方法において、
   第３の方向に延びるビットラインがメモリセル領域の基板上に形成され、第２及び第３の方向が互いに直交する集積半導体構造の製造方法。
10. 請求項５記載の集積半導体構造の製造方法において、
    絶縁側壁スペーサがメモリセル領域のビットライン上と周辺装置領域のゲートスタック上とに同時に形成される集積半導体構造の製造方法。
11. 請求項１記載の集積半導体構造の製造方法において、
    第１及び第２の高温処理ステップが８００℃〜１１００℃の温度範囲の酸化処理ステップである集積半導体構造の製造方法。

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