DE102006053159B4 - Herstellungsverfahren für eine integrierte Halbleiterstruktur - Google Patents
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Abstract
Description
- HINTERGRUND DER ERFINDUNG
- GEBIET DER ERFINDUNG
- Die vorliegende Erfindung betrifft ein Herstellungsverfahren für eine integrierte Halbleiterstruktur.
- BESCHREIBUNG DES STANDES DER TECHNIK
- Aus der
US 6,074,908 A ist ein Herstellungsverfahren für eine integrierte Halbleiterstruktur bekannt, bei dem ein ersten Gate-Dielektrikum in einem ersten Hochtemperatur-Prozessschritt in einem Peripheriebereich gebildet wird, bei dem ein zweites Gate-Dielektrikum in einem zweiten Hochtemperatur-Prozessschritt in einem Speicherzellenbereich gebildet wird, und bei dem der erste und zweite Hochtemperatur-Prozesschritt vor einem Schritt des Bildens eines metallischen Gate-Leiters im Speicherzellenbereich durchgeführt werden. - Die
US 2004/0259306 A1 - Die
US 2006/0192249 A1 - Widmann et al., Technologie hochintegrierter Schaltungen, 2. Auflage, Springer Verlag 1996, Seite 21–27, beschreibt eine thermische Oxidation von Silizium.
- Obwohl prinzipiell auf beliebige integrierte Halbleiterstrukturen anwendbar, werden die vorliegende Erfindung und die ihr zugrundeliegenden Probleme bezüglich integrierter DRAM-Speicherschaltungen in Siliziumtechnologie beschrieben, welche auf weit unterhalb der 100 nm-Generation niederskaliert sind und große Herausforderungen bieten.
- Speicherzellen eines dynamischen Schreib-/Lesespeichers (DRAM) umfassen im Allgemeinen einen Speicherkondensator zum Speichern einer elektrischen Ladung, welche eine zu speichernde Information darstellt, sowie einen Zugriffstransistor, welcher mit dem Speicherkondensator verbunden ist. Der Zugriffstransistor umfasst Source-/Drain-Bereiche, einen Kanal zum Verbinden der Source-/Drain-Bereiche sowie eine Gate-Elektrode zum Steuern eines elektrischen Stromflusses zwischen den Source-/Drain-Bereichen. Der Transistor ist üblicherweise zumindest teilweise in dem Halbleitersubstrat gebildet. Die Gate-Elektrode bildet einen Teil einer Wortleitung und ist elektrisch von dem Kanal durch ein Gate-Dielektrikum isoliert. Durch Adressieren des Zugriffstransistors über die entsprechende Wortleitung wird die. in dem Speicherkondensator gespeicherte Information ausgelesen oder programmiert. Insbesondere wird die Information auf eine entsprechende Bitleitung über einen Bitleitungskontakt ausgelesen.
- Bei den momentan benutzten DRAM-Speicherzellen kann der Speicherkondensator als Grabenkondensator implementiert werden, indem die zwei Kondensatorelektroden in einem Graben angeordnet sind, welcher sich in das Substrat in einer Richtung senkrecht zur Substratoberfläche erstreckt. Gemäß einer weiteren Implementierung einer DRAM-Speicherzelle wird die elektrische Ladung in einem Stapelkondensator gespeichert, welcher oberhalb. der Oberfläche des Substrats gebildet ist.
- Speichervorrichtungen umfassen üblicherweise eine Speicherzellenanordnung und einen Peripherieelementebereich. Im Allgemeinen beinhaltet der Peripherieelementebereich der Speichervorrichtungen eine Schaltungsanordnung zum Adressieren der Speicherzellen und zum Erfassen und Prozessieren der von den individuellen Speicherzellen empfangenen Signale. Üblicherweise wird der Peripherieelementebereich in demselben Halbleitersubstrat wie die individuellen Speicherzellen gebildet. Hierbei ist es hocherwünscht, einen robusten Herstellungsprozess zu haben, durch den eine Zellenanordnung und Peripheriekomponenten der Speichervorrichtung gleichzeitig und sicher mit hoher Ausbeute gebildet werden können.
- Die
US 7,034,408 B1 offenbart eine Speichervorrichtung und ein Verfahren zur Herstellung der Speichervorrichtung. - Insbesondere umfasst das bekannte Verfahren die folgenden Schritte: Bilden von Speicherzellen durch Bilden von Zugriffstransistoren, von denen jeder einen ersten und einen zweiten Source-/Drain-Bereich, einen zwischen dem ersten und zweiten Source-/Drain-Bereich angeordneten Kanal und eine Gate-Elektrode aufweist, welche von dem Kanal elektrisch isoliert ist und geeignet ist, die Leitfähigkeit des Kanals zu steuern, wobei der Zugriffstransistor zumindest teilweise in einem Halbleitersubstrat gebildet ist, welches eine Oberfläche aufweist, und durch Bilden von Speicherelementen zum Speichern von Information, wobei jedes der Speicherelemente geeignet ist, das auf es durch einen der Zugriffstransistoren zugegriffen wird; Bilden von Bitleitungen, welche sich in einer ersten Richtung entlang des Substrats erstrecken, wobei die Bitleitungen mit den ersten Source-/Drain-Bereichen der Zugriffstransistoren über Bitleitungskontakte verbunden sind; Bilden von Wortleitungen, welche sich in einer zweiten Richtung entlang des Substrats erstrecken, wobei die zweite Richtung die erste Richtung schneidet; und Bilden einer Peripherieschaltungsanordnung, wobei die Peripherieschaltungsanordnung zumindest ein Peripherietransistor aufweist, wobei der Peripherietransistor einen ersten und einen zweiten Peripherie-Source-/Drain-Bereich, einen Peripheriekanal zum Verbinden des ersten und zweiten Peripherie-Source-/Drain-Bereichs und eine Peripherie-Gate-Elektrode zum Steuern der Leitfähigkeit des Peripheriekanals aufweist, wobei die Gate-Elektrode des Zugriffstransistors einen Teil einer der Wortleitungen bildet, wobei die Peripherieschaltungsanordnungen den Wortleitungen und den Bitleitungen verbunden ist, wobei eine obere Oberfläche der Wortleitung unter der Substratoberfläche angeordnet ist, und wobei die Peripherie-Gate-Elektroden und die Bitleitungen einschließlich des Bitleitungskontakts durch Bilden eines Schichtstapels mit zumindest einer Schicht auf der Substratoberfläche hergestellt sind, um so die Speicherzellen und die Peripherieschaltungsanordnung zu bedecken, und durch anschließendes Strukturieren des Schichtstapels und die Bitleitungen und die Peripherie-Gate-Elektroden zu bilden.
- Ein Problem bei diesem bekannten Verfahren zur Herstellung einer Speichervorrichtung besteht darin, dass bestimmte Metalle, welche für die Wortleitungen verwendet werden, wie zum Beispiel TiN, TaN, W und ähnliche, sehr empfindlich gegenüber Hochtemperaturprozessschritten sind, insbesondere Oxidationsprozessschritten, die Temperaturen von typischerweise 800°C und mehr involvieren. Somit kann die Gate-Oxidation für die Unterstützungs- oder Peripherieelemente unerwünschterweise das Metall der Wortleitungen oxidieren.
- Andererseits ist es eine schwierige Aufgabe, Hochtemperaturprozessschritte am Anfang der Prozesssequenz vor der Wortleitungsmetall-Abscheidung einzusetzen, ohne die Prozesssequenz viel komplexer zu gestalten und ohne eine Mehrzahl simultaner Prozessschritte für die Speicherzellenanordnung und die Peripherieelemente zu verlieren.
- KURZE ZUSAMMENFASSUNG DER ERFINDUNG
- Die Erfindung schafft ein Herstellungsverfahren für eine integrierte Halbleiterstruktur, wie im Anspruch 1 definiert.
- Die der vorliegenden Erfindung zugrundeliegende Idee besteht in der Aufspaltung des Prozesses für die Unterstützungs- oder Peripherieelemente in Teile vor der Wortleitungsbildung und nach der Wortleitungsbildung unter Erhaltung vieler Simultaner Prozessschritte der Speicherzellenbereiche und Peripherieelementbereiche.
- Bevorzugte Ausführungsformen sind in den jeweiligen abhängigen Ansprüchen angeführt. Erfindungsgemäß werden die folgenden Prozessschritte durchgeführt: Bilden einer Peripherie-Schaltungsanordnung in einem Peripherieelementebereich (PB), wobei die Peripherie-Schaltungsanordnung einen Peripherie-Transistor aufweist, der zumindest teilweise in einem Halbleitersubstrat gebildet ist, wobei der Peripherie-Transistor in dem Halbleitersubstrat Source-/Drain Bereiche aufweist, und der ein erstes Gate-Dielektrikum, gebildet in einem ersten Hochtemperatur-Prozessschritt, umfasst; Bilden einer Mehrzahl von Speicherzellen in einem Speicherzellenbereich, wobei jede der Speicherzellen einen Zugriffstransistor umfasst, der zumindest teilweise in dem Halbleitersubstrat gebildet ist und der ein zweites Gate- Dielektrikum, gebildet in einem zweiten Hochtemperatur- Prozessschritt; umfasst und der einen metallischen Gate-Leiter aufweist; wobei die folgenden Prozessschritte in der angegebenen Reihenfolge durchgeführt werden: Bilden einer Isolationsschicht auf dem Halbleitersubstrat in dem Speicherzellenbereich; Durchführen des ersten Hochtemperatur-Prozessschritts; Bilden einer Abdeckschicht auf dem ersten Gate-Dielektrikum und im Speicherzellenbereich durch Abscheiden einer ersten Polysiliziumschicht auf der Isolationsschicht in dem Speicherzellenbereich und auf dem ersten Gate-Dielektrikum in dem Peripherieelementebereich; Abscheiden einer Nitridschicht auf der Polysiliziumschicht; Strukturieren der Abdeckschicht im Speicherzellenbereich; Bilden von Wortleitungsgraben im Halbleitersubstrat im Speicherzellenbereich; Durchführen des zweiten Hochtemperatur-Prozessschritts; und Bilden des metallischen Gate-Leiters auf dem zweiten Gate-Dielektrikum in den Wortleitungsgräben.
- Gemäß einer Ausführungsform werden die folgenden Prozessschritte durchgeführt: Freilegen eines Bitleitungs-Kontaktbereichs des Zugriffstransistors in dem Speicherzellenbereich in einem Ätzschritt, wobei die Polysiliziumschicht und die Isolationsschicht von dem Substrat entfernt werden; Abscheiden einer zweiten Polysiliziumschicht in dem Speicherzellenbereich und in dem Peripherieelementebereich; und Planarisieren der ersten und zweiten Polysiliziumschicht, sodass sie eine planare gemeinsame obere Oberfläche bilden.
- Gemäß einer Ausführungsform werden die folgenden Prozessschritte durchgeführt: Abscheiden von zumindest einer leitenden Schicht auf der planaren gemeinsamen Oberfläche; Abscheiden einer isolierenden Schicht auf der zumindest einen leitfähigen Schicht; und simultanes Strukturieren der ersten und zweiten Polysiliziumschicht, der zumindest einen leitfähigen Schicht und der isolierenden Schicht, derart, dass sie eine Bitleitung bilden, die mit dem Zugriffstransistor in dem Speicherzellenbereich verbunden ist, und einen Gate-Stapel des Peripherietransistors in dem Peripherieelementebereich bilden.
- Gemäß einer Ausführungsform werden Streifen aktiver Bereiche getrennt durch STI-Gräben entlang einer ersten Richtung in dem Speicherzellenbereich gebildet und die Zugriffstransistoren in den Streifen aktiver Bereiche gebildet.
- Gemäß einer Ausführungsform wird der Bitleitungs-Kontaktbereich photolithographisch unter Verwendung einer Maske mit einem Linien-/Zwischenraum-Muster gebildet, um Bereiche freizulegen, wo der Bitleitungs-Kontaktbereich freizulegen ist; und wobei die Ätzschritte, in denen die Polysiliziumschicht und die Isolationsschicht von dem Substrat entfernt werden, selektiv bezüglich der Isolationsschicht sind.
- Gemäß einer Ausführungsform werden vergrabene Wortleitungen, welche sich in eine zweite Richtung erstrecken, in dem Substrat in dem Speicherzellenbereich gebildet werden, wobei die zweite Richtung die erste Richtung schneidet.
- Gemäß einer Ausführungsform werden Bitleitungen, welche sich in eine erste Richtung erstrecken, auf dem Substrat in dem Speicherzellenbereich gebildet werden, wobei die zweite und dritte Richtung senkrecht zueinander verlaufen.
- Gemäß einer Ausführungsform werden isolierende Seitenwand-Spacer gleichzeitig an der Bitleitung in dem Speicherzellenbereich und an dem Gate-Stapel in dem Peripherieelementebereich gebildet werden.
- Gemäß einer Ausführungsform liegen der erste und zweite Hochtemperatur-Prozessschritt Oxidationsprozessschritte in einem Temperaturbereich zwischen 800 und 1100°C.
- BESCHREIBUNG DER ZEICHNUNGEN
- In den Figuren zeigen:
-
1A –8B schematische Layouts eines Herstellungsverfahrens eines Layouts für eine integrierte Halbleiterstruktur gemäß einer Ausführungsform der vorliegenden Erfindung, insbesondere1A ,2 ,3 ,4 ,5A ,6A ,7 ,8A in drei verschiedenen Querschnitten a), b), c), und1B ,5B ,6B ,8B in schematischen ebenen Ansichten. - In den schematischen Figuren bezeichnen identische Bezugszeichen gleichwertige oder funktionell gleichwertige Komponenten.
- BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
-
1A –8B zeigen schematische Layouts eines Herstellungsverfahrens für eine integrierte Halbleiterstruktur gemäß einer Ausführungsform der vorliegenden Erfindung, insbesondere1A ,2 ,3 ,4 ,5A ,6A ,7 ,8A in drei verschiedenen Querschnitten a), b), c), und1B ,5B ,6B ,8B in schematischen ebenen Ansichten. - Die Prozesssequenz startet in dem Zustand der in den Figuren
1A , B gezeigt ist. Insbesondere ist1B eine ebene Ansicht des Speicherzellenbereichs ZFB und des Peripherieelementebereichs PB, wohingegen1A drei Querschnitte a) entlang der Linie I-I, b) entlang der Linie II-II, und c) entlang der Linie III-III in1B darstellt. - In
1A bezeichnet Bezugszeichen1 ein Silizium-Halbleitersubstrat. Auf der oberen Oberfläche OF des Silizium-Halbleitersubstrats1 ist eine Siliziumnitridmaske5 in Form von Nitridstreifen gebildet, wobei die Nitridstreifen auf Linien aktiver Bereiche4 in dem Speicherzellenbereich ZFB liegen. Zwischen den Linien aktiver Bereiche4 sind STI-Isolationsgräben10 gefüllt mit einem dielektrischen Material unter Verwendung der Nitridstreifen5 als Maske in einem entsprechenden Ätzschritt gebildet worden. Das obere Niveau der gefüllten Isolationsgräben10 gleicht dem oberen Niveau der Nitridstreifen5 , was durch einen dielektrischen Abscheidungsprozess, zum Beispiel selektive Oxidation gefolgt durch Hochdichte-Plasma-Oxidabscheidung, und einen anschließenden chemisch-mechanischen Polierschritt erreicht werden kann. - Insbesondere ist der Querschnitt a) entlang der Linie I-I entlang einer Linie eines aktiven Bereichs
4 aufgenommen, der Querschnitt b) entlang der Linie II-II entlang einer Linie eines aktiven Bereichs4 und senkrecht zu einer später zu bildenden Bitleitung8 (vgl.8B ) aufgenommen und der Querschnitt c) entlang der Linie III-III entlang einem Bereich des Peripherieelementebereichs PB aufgenommen und in der gleichen Richtung wie der Querschnitt b) entlang der Linie II-II orientiert. - Weiterhin mit Bezug auf
2 wird die Nitridmaske5 gestrippt, und in nicht-illustrierten Prozessschritten wird ein Opferoxid gebildet, werden Implantationen für Wannen- und Source-/Drain-Bereiche in die Linien aktiver Bereiche4 ausgeführt, und wird das planare Opferoxid wieder gestrippt. - In einem nächsten Prozessschritt wird eine Oxidschicht O auf der oberen Oberfläche OF des Substrats
1 sowohl im Speicherzellenbereich ZFB als auch im Peripherieelementebereich PB abgeschieden. - Dann wird eine weitere (nicht gezeigte) Blockmaske, z. B. aus Photolack, über dem Speicherzellenbereich ZBF gebildet, und dann wird die Oxidschicht O von der Oberfläche OF des Substrats
1 im Peripherieelementebereich PB entfernt. In einem folgenden Prozessschritt wird nach Entfernung des Photolacks eine Gate-Oxidschicht GO im Peripherieelementebereich in einem Hochtemperatur-Bildungsschritt mit Temperaturen von typischerweise 800°C und darüber gebildet. - Dann wird die (nicht gezeigte) Blockmaske vom Speicherzellenbereich ZFB entfernt, und eine dicke undotierte Polysiliziumschicht
15 wird über der gesamten Struktur abgeschieden und optional durch einen chemisch-mechanischen Polierschritt planarisiert. - In einem nächsten Prozessschritt wird eine dünne Oxidschicht
16 optional über der gesamten Struktur abgeschieden. Dann wird eine Siliziumnitridschicht20 über der dünnen Oxidschicht16 in der gesamten Struktur abgeschieden, was zum in2 gezeigten Prozesszustand führt. - Es sollte hier bemerkt werden, dass die Siliziumnitridschicht
20 als Polierstoppschicht in den folgenden Prozessschritten dient und ebenfalls eine Mehrzahl gleicher oder verschiedener Schichten aufweisen kann, welche gleichermaßen die Funktion einer Polierstoppschicht erfüllen können. - Weiterhin sollte bereits hier bemerkt werden, dass die Polysiliziumschicht
15 die Funktion einer Gate-Elektrodenschicht im Peripherieelementebereich PB und die Funktion einer Bitleitungs-Anschlussschicht im Speicherzellenbereich ZFB haben wird. - Wie in
3 gezeigt, wird eine Hartmaskenschicht25 gebildet und derart strukturiert, dass sie Hartmaskenöffnungen26 im Speicherzellenbereich ZFB zum Bilden von Wortleitungsgräben30 in einem folgenden Ätzschritt nach entsprechendem Strukturieren der darunter liegenden Schichten20 ,16 ,15 , O bildet, was ebenfalls in Fig. gezeigt ist. Weiterhin dient die Hartmaskenschicht25 als Schutzblock-Maskenschicht in dem Peripherieelementebereich PB, während dieser Wortleitungsgräben-Bildungsschritte. - Wie in
4 gezeigt, wird ein nicht-selektiver Ätzschritt durchgeführt, um die Wortleitungsgräben30 in dem Silizium-Halbleitersubstrat1 zu bilden. Danach wird die Hartmaske25 durch übliche Verfahren gestrippt. In einem darauffolgenden Prozessschritt wird ein isotroper Ätzschritt, zum Beispiel ein Nassätzschritt oder ein Trockenätzschritt, durchgeführt, um eine Krümmung am Boden der Wortleitungsgräben30 zu bilden und die Wortleitungsgräben30 zu erweitern, wobei die letztere Erweiterung hier nicht gezeigt ist. Die Krümmung des Bodens der Wortleitungsgräben30 dient zum Vermeiden einer nicht-gleichmäßigen elektrischen Feldverteilung an diesen Abschnitten. - Darauf könnte ein weiterer Ätzschritt an der Struktur von
4 durchgeführt werden, der ein Oxidätzschritt ist, um eine spezielle Eckelement-Bildung hervorzurufen. - Als nächstes wird, wie in
5A , B gezeigt, ein thermischer Oxidationsschritt bei Temperaturen von -typischerweise 800°C und darüber durchgeführt, um eine Gate-Oxidschicht GO' in den Wortleitungsgräben30 zu schaffen. Danach werden die Wortleitungsgräben30 mit dem Wortleitungsmetall, wie zum Beispiel TiN oder W oder TaN in einem Abscheidungsschritt gefüllt, wonach die Gate-Oxidschicht GO' und die Metallfüllung35 der Wortleitungen2 poliert und auf ein Niveau unterhalb der Oberfläche OF des Silizium-Halbleitersubstrats1 geätzt werden. - In einem darauf folgenden Prozessschritt wird eine Oxidfüllung
40 abgeschieden, planarisiert und auf ein Niveau zurückgeätzt, welches oberhalb der Oberfläche OF liegt und hier etwa in der Mitte der Polysiliziumschicht15 . - Wie in
6A , B gezeigt, wird die Siliziumnitridschicht20 in einem nächsten Prozessschritt gestrippt. Danach werden die Bitleitungs-Kontaktbereiche BLK photolithographisch definiert. Wie aus6B ersichtlich, wird eine Blockmaske411 mit Öffnungen412 in Form von Streifen verwendet. Dazu wird zunächst eine Photolackschicht auf die Oberfläche der gesamten Struktur aufgebracht und anschließend photolithographisch strukturiert, um die Öffnungen412 in Form der Streifen zu erzeugen. - Wie aus
6B ersichtlich, erstrecken sich die Öffnungen412 in der Breite von der Mitte einer Wortleitung2 zur Mitte einer benachbarten Wortleitung2 . Dann gibt es in Breitenrichtung eine dazwischenliegende Isolationswortleitung2 , welche elektrisch nicht verwendet wird, und dann folgt das nächste Fenster412 , welches sich von der Mitte der einen Wortleitung2 zur Mitte einer nächsten Wortleitung2 erstreckt. - Nach dem Bilden der Photolack-Blockmaske
411 wird ein erster Oxidätzschritt durchgeführt, um die Oxidschicht16 von dem Bereich innerhalb der Maskenöffnungen412 zu entfernen. Danach wird ebenfalls unter Verwendung der Blockmaske411 eine Polysilizium-Ätzschritt durchgeführt, welcher selektiv das Polysilizium innerhalb der Öffnungen412 der Blockmaske411 entfernt. Dann wird die Blockmaske411 durch eine übliche Technik gestrippt. Danach wird die gesamte Struktur einem Oxidätzschritt ohne jegliche Maske unterworfen, welcher die Oxidschicht O von dem Bitleitungs-Kontaktbereich BLK des Silizium-Halbleitersubstrats1 und von der oberen Oberfläche der verbleibenden Polysiliziumschicht15 entfernt. Dies führt zum in6A , B gezeigten Prozesszustand. Es sollte bemerkt werden, dass abhängig von der Dicke der Oxidschichten16 und O es ebenfalls möglich ist, einen Restbereich der Schicht16 nach dem Durchbruch der Schicht O in dem Bitleitungsbereich BLK zu belassen (siehe nachstehend als alternativer Ansatz). - Wie in
7 gezeigt, wird nach Durchführung eines Nassreinigungsschritts eine zweite Polysiliziumschicht15' über der gesamten Struktur abgeschieden und in einem chemisch-mechanischen Polierschritt oder Rückätzschritt zurückpoliert, um eine ebene Oberfläche SP mit der ersten Polysiliziumschicht15 zu bilden. Dies führt zum in7 gezeigten Prozesszustand. Der alternative Ansatz läge in der Bereitstellung einer Oxidschicht16 , welche dicker ist als die Oxidschicht O und im Belassen einer Restdicke der Oxidschicht16 nach dem Durchbruch der Oxidschicht O auf dem Bitleitungs-Kontaktbereich BLK. In diesem Fall könnte eine trockene Polysiliziumätzung an der Polysiliziumschicht15 durchgeführt werden, welche auf der verbleibenden Oxidschicht16 in der Peripherie stoppt, wonach die restliche Oxidschicht16 entfernt würde. - Wie in
8A , B gezeigt, wird eine Barrierenschicht50 , welche beispielsweise aus Ti, TiN oder WN, bestehen kann, über der Oberfläche SP der Polysiliziumschichten15 ,15' abgeschieden. Danach werden eine Wolframschicht51 und eine Nitridkappenschicht52 auf der Barrierenschicht abgeschieden. Dann werden Bitleitungen8 ,8 im Speicherzellenbereich ZFB und Gate-Stapel8' im Peripherieelementebereich PB gebildet, in dem ein Photolithographie-/Ätzprozess-Schritt an dem Stapel der Schichten15 /15' ,50 ,51 ,52 durchgeführt wird. Somit werden die Gate-Stapel8' des Peripherieelementebereichs PB und die Bitleitungen8 des Speicherzellenbereichs ZFB simultan gebildet. - In einem nächsten Prozessschritt werden Oxidspacer
53 an beiden Seiten der Bitleitungen8 des Speicherzellenbereichs und an beiden Seiten des Gate-Stapels8' des Peripherieelementebereichs gebildet. - Wie in
8B gezeigt, verlaufen die Bitleitungen8 parallel zueinander und senkrecht zu den Wortleitungen2 . Die Bitleitungskontakte sind mit Bezugszeichen41 in8B gekennzeichnet und sind an den Kreuzungspunkten der Linien aktiver Bereiche4 und der Bitleitungen8 vorgesehen. - In einem nächsten Prozessschritt wird ein sog. X-Implantationsschritt durchgeführt, um erweiterte Source-/Drain-Bereiche (nicht gezeigt) für die Peripherie-Vorrichtungen zu definieren.
- Schließlich werden die üblichen Prozessschritte zum Vervollständigen der Speicherzellenvorrichtung durchgeführt. Insbesondere werden Stapelkondensatoren auf der Oberseite der Struktur gebildet und mit den Leitungen aktiver Bereiche
4 auf beiden Seiten der Bitleitungen8 verbunden. Jedoch sind diese Prozessschritte im Stand der Technik (z. B. in derUS 7,034,408 B1 ) wohlbekannt und werden hier nicht detailliert diskutiert.
Claims (10)
- Herstellungsverfahren für eine integrierte Halbleiterstruktur mit folgenden Schritten: Bilden einer Peripherie-Schaltungsanordnung in einem Peripherieelementebereich (PB), wobei die Peripherie-Schaltungsanordnung einen Peripherie-Transistor aufweist, der zumindest teilweise in einem Halbleitersubstrat (
1 ) gebildet ist, wobei der Peripherie-Transistor in dem Halbleitersubstrat Source-/Drain Bereiche aufweist, und ein erstes Gate-Dielektrikum (GO), gebildet in einem ersten Hochtemperatur-Prozessschritt, umfasst; Bilden einer Mehrzahl von Speicherzellen in einem Speicherzellenbereich (ZFB), wobei jede der Speicherzellen einen Zugriffstransistor umfasst, der zumindest teilweise in dem Halbleitersubstrat (1 ) gebildet ist und der ein zweites Gate-Dielektrikum (GO'), gebildet in einem zweiten Hochtemperatur-Prozessschritt, umfasst und der einen metallischen Gate-Leiter (35 ) aufweist; wobei die folgenden Prozessschritte in der angegebenen Reihenfolge durchgeführt werden: Bilden einer Isolationsschicht (O) auf dem Halbleitersubstrat (1 ) in dem Speicherzellenbereich (ZFB); Durchführen des ersten Hochtemperatur-Prozessschritts; Bilden einer Abdeckschicht (15 ,16 ,20 ) auf dem ersten Gate-Dielektrikum (GO) und im Speicherzellenbereich (ZFB) durch Abscheiden einer ersten Polysiliziumschicht (15 ) auf der Isolationsschicht (O) in dem Speicherzellenbereich (ZFB) und auf dem ersten Gate-Dielektrikum (GO) in dem Peripherieelementebereich (PB); Abscheiden einer Nitridschicht (20 ) auf der Polysiliziumschicht (15 ); Strukturieren der Abdeckschicht (15 ,16 ,20 ) im Speicherzellenbereich (ZFB); Bilden von Wortleitungsgraben (30 ) im Halbleitersubstrat (1 ) im Speicherzellenbereich (ZFB); Durchführen des zweiten Hochtemperatur-Prozessschritts; und Bilden des metallischen Gate-Leiters (35 ) auf dem zweiten Gate-Dielektrikum (GO') in den Wortleitungsgräben (30 ). - Verfahren für eine integrierte Halbleiterstruktur nach Anspruch 1, wobei ferner die folgenden Prozessschritte in der angegebenen Reihenfolge durchgeführt werden: Durchführen des ersten Hochtemperatur-Prozessschritts; Bilden einer Hartmaske (
25 ) auf der Nitridschicht (20 ); Bilden von den Wortleitungsgräben (30 ) in dem Substrat (1 ) in dem Speicherzellenbereich; Durchführen des zweiten Hochtemperatur-Prozessschritts; und Bilden des metallischen Gate-Leiters (35 ) auf dem zweiten Gate-Dielektrikum (GO') in den Wortleitungsgräben (30 ); und Entfernen der Hartmaske (25 ) und der Nitridschicht (20 ). - Herstellungsverfahren für eine integrierte Halbleiterstruktur nach Anspruch 2, welches weiterhin folgende Schritte aufweist: Freilegen eines Bitleitungs-Kontaktbereichs (BLK) des Zugriffstransistors in dem Speicherzellenbereich in einem Ätzschritt, wobei die Polysiliziumschicht (
15 ) und die Isolationsschicht (O) von dem Substrat (1 ) entfernt werden; Abscheiden einer zweiten Polysiliziumschicht (15' ) in dem Speicherzellenbereich (ZFB) und in dem Peripherieelementebereich (PB); und Planarisieren der ersten und zweiten Polysiliziumschicht (15 ;15' ), sodass sie eine planare gemeinsame obere Oberfläche (SP) bilden. - Herstellungsverfahren für eine integrierte Halbleiterstruktur nach Anspruch 3, welches weiterhin folgende Schritte aufweist: Abscheiden von zumindest einer leitenden Schicht (
50 ,51 ,52 ) auf der planaren gemeinsamen Oberfläche (SP); Abscheiden einer isolierenden Schicht (53 ) auf der zumindest einen leitfähigen Schicht (50 ,51 ,52 ); und simultanes Strukturieren der ersten und zweiten Polysiliziumschicht (15 ;15' ), der zumindest einen leitfähigen Schicht (50 ,51 ,52 ) und der isolierenden Schicht (53 ), derart, dass sie eine Bitleitung (8 ) bilden, die mit dem Zugriffstransistor in dem Speicherzellenbereich verbunden ist, und einen Gate-Stapel (8' ) des Peripherietransistors in dem Peripherieelementebereich (PB) bilden. - Herstellungsverfahren für eine integrierte Halbleiterstruktur nach Anspruch 1, wobei Streifen aktiver Bereiche (
4 ) getrennt durch STI-Gräben entlang einer ersten Richtung in dem Speicherzellenbereich (ZFB) gebildet werden und die Zugriffstransistoren in den Streifen aktiver Bereiche (4 ) gebildet werden. - Herstellungsverfahren für eine integrierte Halbleiterstruktur nach Anspruch 3, wobei der Bitleitungs-Kontaktbereich (BLK) photolithographisch unter Verwendung einer Maske mit einem Linien-/Zwischenraum-Muster gebildet wird, um Bereiche freizulegen, wo der Bitleitungs-Kontaktbereich (BLK) freizulegen ist; und wobei die Ätzschritte, in denen die Polysiliziumschicht (
15 ) und die Isolationsschicht (O) von dem Substrat (1 ) entfernt werden, selektiv bezüglich der Isolationsschicht (O) sind. - Herstellungsverfahren für eine integrierte Halbleiterstruktur nach Anspruch 5, wobei vergrabene Wortleitungen (
2 ), welche sich in eine zweite Richtung erstrecken, in dem Substrat (1 ) in dem Speicherzellenbereich (ZFB) gebildet werden, wobei die zweite Richtung die erste Richtung schneidet. - Herstellungsverfahren für eine integrierte Halbleiterstruktur nach Anspruch 7, wobei Bitleitungen (
8 ), welche sich in eine erste Richtung erstrecken, auf dem Substrat (1 ) in dem Speicherzellenbereich (ZFB) gebildet werden, wobei die zweite und dritte Richtung senkrecht zueinander verlaufen. - Herstellungsverfahren für eine integrierte Halbleiterstruktur nach Anspruch 4, wobei isolierende Seitenwand-Spacer (
53 ) gleichzeitig an der Bitleitung (8 ) in dem Speicherzellenbereich (ZFB) und an dem Gate-Stapel (8' ) in dem Peripherieelementebereich (PB) gebildet werden. - Herstellungsverfahren für eine integrierte Halbleiterstruktur nach Anspruch 1, wobei der erste und zweite Hochtemperatur-Prozessschritt Oxidationsprozessschritte in einem Temperaturbereich zwischen 800 und 1100°C liegen.
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