DE102004016705B4 - Verfahren zur Ausbildung einer Öffnung für einen Kontakt in einem Halbleiterbauelement sowie zugehörige Halbleiterbauelementstruktur - Google Patents

Verfahren zur Ausbildung einer Öffnung für einen Kontakt in einem Halbleiterbauelement sowie zugehörige Halbleiterbauelementstruktur Download PDF

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Abstract

Verfahren zur Verbesserung einer Ätzrate einer Nitrid-Linerschicht (420) in Bezug auf eine Ätzrate einer weiteren Nitridschicht (408), wobei die Nitrid-Linerschicht zumindest auf einem freigelegten Abschnitt eines Substrats (400) angeordnet ist, der benachbart zu einer Unterseite einer Stapelstruktur (402, 404, 406) ist, die ebenfalls auf dem Substrat angeordnet ist, und die weitere Nitridschicht auf der Stapelstruktur angeordnet ist und das Verfahren umfasst:
Abscheiden einer ersten Isolationsschicht (422) auf der Nitrid-Linerschicht zwischen der Stapelstruktur und einer weiteren Stapelstruktur und Planarisieren derselben;
Abscheiden einer weiteren Isolationsschicht (424) auf der ersten Isolationsschicht (422);
Abscheiden einer Antireflex-Überzugsschicht auf der weiteren Isolationsschicht (424);
Strukturieren und Ätzen der Antireflex-Überzugsschicht, um zumindest eine Öffnung in der Antireflex-Überzugsschicht auszubilden, Ätzen von freigelegten Abschnitten der weiteren Isolationsschicht (424), welche unterhalb der Öffnung in der Antireflex-Überzugsschicht liegen, um zumindest eine Öffnung in der weiteren Isolationsschicht auszubilden, und Ätzen von freigelegten Abschnitten der ersten Isolationsschicht (422), welche unterhalb...

Description

  • Allgemeiner Stand der Technik
  • Die vorliegende Erfindung betrifft Speicherbauelemente und insbesondere die Herstellung von Strukturen von dynamischen Speichern mit wahlfreiem Zugriff (DRAN für engl. dynamic random access memory) in einem Substrat.
  • Halbleiterbauelemente für dynamische Speicher mit wahlfreiem Zugriff (DRAM) umfassen normalerweise ein Feldgebiet von Speicherzellen, welche aus einer Mehrzahl von Speicherzellen, die in Reihen und Spalten angeordnet sind, ausgebildet wird, und umfassen eine Mehrzahl von Bitleitungen, sowie eine Mehrzahl von Wortleitungen, welche sich mit den Bitleitungen kreuzen. Jede Speicherzelle des Feldes ist am Kreuzungspunkt einer jeweiligen Wortleitung und einer jeweiligen Bitleitung angeordnet und umfasst einen Kondensator zum Speichern von Daten und einen Transistor, wie beispielsweise einen planaren oder vertikalen Metall-Oxid-Halbleiter-Transistor, zum Schalten. Die Wortleitung ist mit dem Gate-Anschluss des Schalttransistors verbunden, und die Bitleitung ist mit dem Source- oder Drain-Anschluss des Schalttransistors verbunden. Wenn der Transistor der Speicherzelle durch ein Signal auf der Wortleitung eingeschaltet wird, wird ein Datensignal vom Kondensator der Speicherzelle an die Bitleitung, welche mit der Speicherzelle verbunden ist, oder von der Bitleitung, welche mit der Speicherzelle verbunden ist, an den Kondensator der Speicherzelle übertragen.
  • Wenn Daten, die in einer der Speicherzellen gespeichert sind, zum Beispiel auf eine der Bitleitungen gelesen werden, wird zwischen der Bitleitung der jeweiligen Speicherzelle und der Bitleitung einer anderen Speicherzelle, welche ein Bitleitungspaar bilden, eine Potenzialdifferenz erzeugt. Ein Bitleitungsleseverstarker, welcher in einem Unterstützungsgebiet des DRAMs angeordnet ist und mit dem Bitleitungspaar verbunden ist, liest und verstärkt die Potenzialdifferenz und überträgt die Daten von den ausgewählten Speicherzellen an ein Datenleitungspaar.
  • Die Speicherkondensatoren der DRAMs werden normalerweise in tiefen Gräben ausgebildet, die in das Substrat geätzt werden. Eine Mehrzahl von Schichten aus leitenden und isolierenden Materialien wird in den tiefen Gräben abgeschieden, um den Speicherkondensator zu erzeugen. Die Transistoren des DRAM sind im Allgemeinen planare Bauelemente, welche im Substrat oder in einer nachträglich ausgebildeten Schicht ausgebildet werden, und werden seitlich des Speicherkondensators angeordnet. Alternativ werden die Transistoren des DRAMs vertikal direkt über dem Speicherkondensator im oberen Abschnitt des Grabens angeordnet, was Oberfläche spart, die Ausbildung kleiner dimensionierter Transistoren ermöglicht und dazu führt, dass mehr DRAM-Zellen auf einem einzelnen Chip angeordnet werden.
  • Ein Vorteil von DRAMs gegenüber anderen Arten der Speichertechnologie sind ihre auf Grund der Einfachheit und der Skalierungseigenschaften der Speicherzelle niedrigen Kosten. Obwohl die DRAM-Speicherzelle auf einfachen Konzepten basiert, erfordern tatsächlicher Entwurf und Realisierung solcher Zellen normalerweise eine hoch komplexe DRAM-Entwurfs- und Verfahrenstechnologie.
  • Ein Teil der Komplexität des Herstellungsprozesses eines DRAMs ist bedingt durch die Schwierigkeit, praktische und wiederholbare selektive Ätzverfahren bereitzustellen, zum Beispiel wenn ein Material von einem Gebiet des DRAMs zu entfernen ist, während dasselbe oder ein anderes Material, das auf einem anderen Gebiet des DRAMs angeordnet ist, verhältnismäßig unversehrt zu bleiben hat. Ein Beispiel für einen solchen Verfahrensschritt ist der Ätzschritt für einen Bitleitungskontakt (CB für engl. contact to bit line), bei welchem eine Nitrid-Linerschicht, die auf dem Source- oder Drain-Gebiet angeordnet ist, geätzt wird. In derselben Zeit, in der die Nitrid-Linerschicht geätzt wird, muss die Nitrid-Kappenschicht auf dem Wortleitungsstapel über dem Gate-Gebiet verhältnismäßig unversehrt bleiben, um elektrische Kurzschlüsse zwischen der Wortleitung und der Bitleitung zu verhindern. Die Nitrid-Linerschicht wird jedoch mit einer verhältnismäßig langsamen Rate geätzt, wohingegen die Nitrid-Kappenschicht auf dem Wortleitungsstapel mit einer viel schnelleren Rate geätzt wird, so dass ein bedeutender Teil der verhältnismäßig dicken Nitrid-Kappenschicht in derselben Zeit entfernt wird, in der die verhältnismäßig dünne Nitrid-Linerschicht geätzt wird. Es ist daher schwierig, wiederholbare Bedingungen für das Ätzen zu erhalten, unter denen die dünne Nitrid-Linerschicht entfernt wird, ohne ein Freilegen des Wortleitungsstapels zu riskieren, welches durch ein Entfernen der Nitrid-Kappenschicht verursacht wird.
  • US 6,221,714 B1 betrifft ein Verfahren zur Ausbildung eines Kontaktlochs in einem Halbleiterbauelement. Das Verfahren umfasst das Ausbilden eines Gatestapels auf einem Substrat und das Ausbilden einer Siliziumnitridschicht auf dem Substrat und Seitenwänden des Gatestapels. Eine isolierende Schicht wird abgeschieden und ein Teil davon wird geätzt, um das Kontaktloch auszubilden. Danach wird entlang den Seitenwänden des Gatestapels eine Oxidabstandsschicht ausgebildet. Ein auf dem Substrat angeordneter Abschnitt der Siliziumnitridschicht wird entfernt.
  • US 2002/0030234 A1 betrifft ein Halbleiterbauelement mit einem Gatestapel, der eine Gateelektrode und eine auf der Gateelektrode angeordnete Kappenschicht umfasst. Auf Seitenwänden des Gatestapels sind eine Siliziumnitridschicht und eine Siliziumoxidschicht angeordnet.
  • Es ist daher wünschenswert, eine DRAI-Struktur und ein Herstellungsverfahren bereitzustellen, welche diese Probleme vermeiden.
  • Kurzdarstellung der Erfindung
  • Ein erfindungsgemäßes Verfahren zur Verbesserung einer Ätzrate einer Nitrid-Linerschicht in Bezug auf eine Ätzrate einer weiteren Nitrid-Linerschicht ist in Patentanspruch 1 angegeben.
  • Erfindungsgemäße Verfahren zur Ausbildung einer Öffnung für einen Kontakt in einem Halbleiterbauelement sind in den Patentansprüchen 4, 16, 26 und 35 angegeben.
  • Halbleiterbauelementstrukturen gemäß Ausführungsformen der Erfindung mit zumindest einer darin ausgebildeten Öffnung für einen Kontakt sind in den Patentansprüchen 17 und 25 angegeben.
  • Die vorliegende Erfindung beinhaltet eine Oxid-Abstandsschicht entlang der Seitenwände der Gate-Struktur der Wortleitung, welche die Ätzrate der Nit rid-Linerschicht in Bezug auf die Ätzrate der Nitrid-Kappenschicht der Gate-Struktur erhöht, so dass die Erosion der Nitrid-Kappenschicht der Gate-Struktur in der Zeit, in der die Nitrid-Linerschicht geätzt wird, verringert wird.
  • Gemäß einem Aspekt wird eine Ätzrate für eine Nitrid-Linerschicht im Verhältnis zu einer Ätzrate für eine weitere Liner- oder Nitridschicht verbessert. Die Nitrid-Linerschicht ist zumindest auf einem freiliegenden Abschnitt eines Substrats benachbart zu einer Unterseite einer Stapelstruktur angeordnet, welche ebenfalls auf dem Substrat angeordnet ist. Die weitere Nitridschicht ist auf der Stapelstruktur angeordnet. Eine Oxid-Abstandsschicht wird entlang von Seitenwänden der Stapelstruktur ausgebildet. Die Nitrid-Linerschicht wird strukturiert und geätzt, um darin zumindest eine Öffnung zum Substrat auszubilden, während die weitere Nitridschicht unversehrt bleibt.
  • Gemäß einem weiteren Aspekt wird eine Öffnung für einen Kontakt in einem Halbleitersubstrat ausgebildet. Eine Gate-Stapelstruktur wird auf einem Substrat ausgebildet und weist eine Nitrid-Kappenschicht als ihre oberste Schicht auf. Eine Nitrid-Linerschicht wird zumindest auf einem freiliegenden Abschnitt des Substrats ausgebildet. Eine Isolationsschicht wird auf die Nitrid-Linerschicht zwischen der Gate-Stapelstruktur und einer weiteren Gate-Stapelstruktur abgeschieden und planarisiert. Die Isolationsschicht wird strukturiert und geätzt, um zumindest eine Öffnung in der ersten Isolationsschicht zur Nitrid-Linerschicht auszubilden. Eine Oxid-Abstandsschicht wird in der Öffnung entlang von Seitenwänden der Gate-Stapelstruktur ausgebildet. Freigelegte Abschnitte der Nitrid-Linerschicht, welche unterhalb der Öffnung der Isolationsschicht liegen, werden geätzt, um zumindest eine Öffnung zum Substrat auszubilden, während die Nitrid-Kappenschicht im Wesentlichen unversehrt bleibt.
  • Gemäß einem anderen Aspekt wird eine Öffnung für einen Kontakt in einem Halbleitersubstrat ausgebildet. Eine Gate-Stapelstruktur wird auf einem Substrat ausgebildet und weist eine Nitrid-Kappenschicht als ihre oberste Schicht auf. Eine Nitrid-Linerschicht wird zumindest auf einem freiliegenden Abschnitt des Substrats ausgebildet. Eine Oxid-Abstandsschicht wird entlang von Seitenwänden der Gate-Stapelstruktur ausgebildet. Eine Isolationsschicht wird auf die Nitrid-Linerschicht zwischen der Gate-Stapelstruktur und einer weiteren Gate-Stapelstruktur abgeschieden und planarisiert. Die Isolationsschicht wird strukturiert und geätzt, um zumindest eine Öffnung in der ersten Isolationsschicht zur Nitrid-Linerschicht auszubilden. Freigelegte Abschnitte der Nitrid-Linerschicht, welche unterhalb der Öffnung der Isolationsschicht liegen, werden geätzt, um zumindest eine Öffnung zum Substrat auszubilden, während die Nitrid-Kappenschicht im Wesentlichen unversehrt bleibt.
  • Gemäß noch einem anderen Aspekt wird eine Öffnung für einen Kontakt in einem Halbleitersubstrat ausgebildet. Eine Gate-Stapelstruktur wird auf einem Substrat ausgebildet und weist zumindest eine leitende Schicht und eine Nitrid-Kappenschicht, welche auf der leitenden Schicht ausgebildet wird, als ihre oberste Schicht auf. Eine Nitrid-Abstandsschicht wird entlang von Seitenwänden der Gate-Stapelstruktur ausgebildet. Eine Nitrid-Linerschicht wird auf einem freiliegenden Abschnitt des Substrats auf der Stapelstruktur für einen Gate-Anschluss und entlang der Nitrid-Abstandsschicht ausgebildet. Eine Oxid-Abstandsschicht wird entlang eines Abschnitts der Nitrid-Linerschicht, welcher benachbart zur Nitrid-Abstandsschicht liegt, ausgebildet. Eine erste Isolationsschicht wird auf die Nitrid-Linerschicht zwischen der Gate-Stapelstruktur und einer weiteren Gate-Stapelstruktur abgeschieden, und die erste Isolationsschicht wird planarisiert. Eine weitere Isolationsschicht wird auf der ersten Isolationsschicht abgeschieden, und eine Antireflex-Überzugsschicht (ARC für engl. antireflex coating) wird auf die weitere Isolationsschicht abgeschieden. Die Antireflex-Überzugsschicht wird strukturiert und geätzt, um zumindest eine Öffnung in der ARC-Schicht auszubilden. Freigelegte Abschnitte der weiteren Isolationsschicht, welche unterhalb der Öffnung in der ARC-Schicht liegen, werden geätzt, um zumindest eine Öffnung in der weiteren Isolationsschicht auszubilden. Freigelegte Abschnitte der ersten Isolationsschicht, welche unterhalb der Öffnung in der weiteren Isolationsschicht liegen, werden geätzt, um zumindest eine Öffnung in der ersten Isolationsschicht auszubilden. Freigelegte Abschnitte der Nitrid-Linerschicht, welche unterhalb der Öffnung in der ersten Isolationsschicht liegen, werden geätzt, um zumindest eine Öffnung zum Substrat auszubilden, während die Nitrid-Kappenschicht im Wesentlichen unversehrt bleibt.
  • Gemäß einem weiteren Aspekt weist eine Struktur für ein Halbleiterbauelement zumindest eine darin ausgebildete Öffnung für einen Kontakt auf, und sie weist eine Struktur auf, wie zuvor beschrieben.
  • Die vorangehenden Aspekte, Merkmale und Vorteile der vorliegenden Erfindung sind besser einzuschätzen, wenn sie unter Bezugnahme auf die folgende Beschreibung der bevorzugten Ausführungsformen und beiliegenden Zeichnungen betrachtet werden.
  • Kurze Beschreibung der Zeichnungen
  • Die 1 ist eine schematische Darstellung, welche eine Speicherzelle und die Wortleitungs- und Bitleitungskontakte darstellt.
  • Die 2A bis 2D sind Darstellungen im Querschnitt, welche verschiedene Schritte in einem bekannten Verfahren zum Ausbilden und Ätzen der Nitrid-Linerschicht darstellen.
  • Die 3A bis 3D sind Darstellungen im Querschnitt, welche einen Abschnitt eines DRAMs bei verschiedenen Schritten eines Verfahrens gemäß der Erfindung darstellen.
  • Die 4A bis 4C sind Darstellungen im Querschnitt, welche einen Abschnitt eines DRAMs bei verschiedenen Schritten eines anderen Verfahrens gemäß der Erfindung darstellen.
  • Ausführliche Beschreibung
  • 1 ist eine schematische Darstellung, welche eine bekannte Speicherzelle veranschaulicht. Die Zelle umfasst einen Kondensator zur Ladungsspeicherung 22, welcher eine Platte aufweist, die an eine Referenzspannung angeschlossen ist, welche normalerweise auf Masse oder auf der halben Bitleitungsspannung liegt, und welcher eine andere Platte derart aufweist, dass sie mit dem Source-Anschluss eines Durchgangstransistors 24 verbunden ist. Der Drain-Anschluss des Durchgangstransistors 24 ist mit einer Bitleitung 6 verbunden, und der Gate-Anschluss des Durchgangstransistors ist an die Wortleitung 4 gekoppelt. Vorzugsweise ist der Speicherkondensator 22 innerhalb eines tiefen Grabens (nicht dargestellt) ausgebildet, und der Source-Anschluss des Durchgangstransistors kann gleichermaßen in dem tiefen Graben ausgebildet sein. Wenn Planartransistoren verwendet werden, sind die Gate-Anschlüsse und die Drain-Gebiete innerhalb der oberen Fläche des Substrats ausgebildet. Alternativ werden Vertikaltransistoren verwendet, in welchen der Gate-Anschluss des Durchgangstransistors innerhalb einer oberen Region des tiefen Grabens ausgebildet ist und das Drain-Gebiet normalerweise in einem oberen Abschnitt des Substrats ausgebildet ist.
  • 2A bis 2D veranschaulichen verschiedene Schritte, welche Teil eines bekannten Verfahrens zur Ausbildung einer DRAM-Schaltung sind. 2A veranschaulicht eine Stapelstruktur für eine Wortleitung, welche auf einem Halbleitersubstrat 100 ausgebildet ist und mit dem Gate-Anschluss des Planartransistors (nicht dargestellt) Kontakt herstellt. Die Stapelstruktur für eine Wortleitung umfasst normalerweise eine oder mehr leitende Schichten, wie beispielsweise die Polysiliziumschichten 102 und 104, und zumindest eine hochschmelzende Metallschicht 106, beispielsweise aus Wolframsilizid (WSi). Eine Schicht aus Siliziumnitrid (SiN) 108, die als eine Gate-Kappenschicht bekannt ist, wird auf der Metallschicht 106 ausgebildet. Die Schichten werden auf eine bekannte Art und Weise abgeschieden, strukturiert und geätzt, um die dargestellte Stapelstruktur für eine Wortleitung auszubilden. Dann kann ein Schritt des Implantierens von Ionen in den Gebieten zwischen den Strukturen für Wortleitungen ausgeführt werden.
  • Dann werden, wie in 2B zu sehen ist, Siliziumnitrid-Abstandsschichten 110 auf den Seitenwänden der Wortleitungsstapel ausgebildet, und eine weitere Ionenimplantation kann durchgeführt werden. Die Siliziumnitrid-Abstandsschichten 110 der Seitenwände werden auf eine bekannte Art und Weise ausgebildet, und zwar normalerweise durch Abscheiden von Siliziumnitrid auf das Halbleitersubstrat und auf die Seitenwände der Wortleitungsstapel und entlang davon und anschließendes anisotropes Ätzen des Siliziumnitrids von oberhalb der Wortleitungsstapel und des Halbleitersubstrats, während Siliziumnitrid auf den Seitenwänden der Wortleitungsstapel zurückgelassen wird.
  • Als Nächstes wird, wie in 2C zu sehen ist, eine Siliziumnitrid-Linerschicht 120 auf das Halbleitersubstrat, auf die Abstandsschichten an den Seitenwänden und auf den Gate-Wortleitungsstapel abgeschieden. Das Gebiet zwischen den Wortleitungsstapeln wird dann mit einem dotierten Oxid, zum Beispiel bor/phosphordotiertem Silikatglas, gefüllt, und die Oberfläche wird zum Beispiel durch chemisch-mechanisches Polieren (CMP) planarisiert. Eine zusätzliche Oxidschicht 124, zum Beispiel Tetraethylorthosilikat, wird dann abgeschieden.
  • Anschließend werden eine Antireflex-Überzugsschicht (ARC) und eine Photolackschicht (nicht dargestellt) abgeschieden und strukturiert. Die strukturierten Schichten werden dann verwendet, um ein Ätzen der zusätzlichen Oxidschicht 124 und der dotierten Oxidschicht 122 zu maskieren. Dann werden die freigelegten Abschnitte der Siliziumnitrid-Linerschicht 120 geätzt, um die Gebiete des Halbleitersubstrats freizulegen, welche mit den Bitleitungen Kontakt herstellen sollen. Wie in 2D zu sehen ist, verursacht das Ätzen der Siliziumnitrid-Linerschicht 120 jedoch auch eine bedeutende Erosion in der Gate-Kappenschicht aus Nitrid 108. Die Erosion der Gate-Kappenschicht aus Nitrid 108 verringert die effektive Isolation zwischen den leitenden Schichten des Wortleitungsstapels und der anschließend abgeschiedenen leitenden Bitleitungsschichten und verursacht möglicherweise einen elektrischen Kurzschluss zwischen dem Leiter der Wortleitung und dem Leiter der Bitleitung, wenn genügend Nitrid der Gate-Kappenschicht entfernt wird, um die Wortleitungsleiter freizulegen. Obwohl die Siliziumnitrid-Linerschicht normalerweise eine Dicke von etwa 10 nm aufweist und die Gate-Kappenschicht aus Nitrid wesentlich dicker als die Siliziumnitrid-Linerschicht ist, ist die Ätzrate der Gate-Kappenschicht aus Nitrid, welche an der Oberseite des Wortleitungsstapels angeordnet ist, unverhältnismäßig höher als die Ätzrate der Siliziumnitrid-Linerschicht, welche an der Unterseite der Öffnung für den Bitleitungskontakt angeordnet ist.
  • Die vorliegende Erfindung löst das Problem, welches durch die langsamere Ätzrate der Nitrid-Linerschicht, die an der Unterseite der Öffnung für den Bitleitungskontakt angeordnet ist, verursacht wird, durch Einbeziehen einer zusätzlichen Oxid-Abstandsschicht entlang der Seitenwände des Wortleitungsstapels. Das Vorhandensein der Oxid-Abstandsschicht erhöht die Ätzrate der Nitrid-Linerschicht, so dass im Wesentlichen die ganze Nitrid-Linerschicht von der Unterseite der Öffnung für den Bitleitungskontakt ohne bedeutende Erosion der Gate-Kappenschicht aus Nitrid entfernt wird.
  • Die 3A bis 3D veranschaulichen ein Beispiel eines Verfahrens gemäß der Erfindung. Obwohl ein Verfahren für die Herstellung von Planartransistoren hierin beschrieben wird, ist die Erfindung auf ähnliche Weise auf Verfahren für die Herstellung von anderen Bauelementen, wie beispielsweise Vertikaltransistoren in tiefen Gräben, anwendbar.
  • Zunächst wird, wie in 3A zu sehen ist, eine Stapelstruktur für eine Wortleitung auf eine bekannte Art und Weise auf den Gate-Gebieten ausgebildet. Der Wortleitungsstapel umfasst eine oder mehr Polysiliziumschichten 202, 204, auf welchen zumindest eine hochschmelzende Metallschicht 206 ausgebildet wird, auf welcher wiederum eine Gate-Kappenschicht 208 aus Siliziumnitrid oder einem anderen Nitrid ausgebildet wird. Dann werden an den Seitenwänden Abstandsschichten 210 aus Siliziumnitrid oder einem anderen Nitrid auf eine bekannte Art und Weise ausgebildet, und eine Linerschicht 220 aus Siliziumnitrid oder einem anderen Nitrid wird auf die Gate-Kappenschicht aus Nitrid 208, entlang der Seitenwände der Nitrid-Abstandsschichten 210 und des Halbleitersubstrats 200 abgeschieden. Ionenimplantationen in das Halbleitersubstrat 200 können vor und/oder nach der Ausbildung der an den Seitenwänden gelegenen Nitrid-Abstandsschichten 210 durchgeführt werden.
  • Als Nächstes werden gemäß der Erfindung an den Seitenwänden Oxid-Abstandsschichten 230 ausgebildet, wie in 3B zu sehen ist. Normalerweise wird eine Schicht aus Siliziumdioxid, TEOS oder einem anderen Oxid auf die Nitrid-Linerschicht 220 abgeschieden und dann ein anisotroper Ätzschritt ausgeführt, um das Oxid von oberhalb der Abschnitte der Nitrid-Linerschicht, welche auf dem Gate-Stapel der Wortleitung sind, zu entfernen, wodurch vertikale Restabschnitte entlang der Seiten des Stapels der Wortleitung zurückgelassen werden. Die Oxid-Abstandsschichten können alternativ auf eine andere Art und Weise ausgebildet werden.
  • Als Nächstes werden, wie in 3C zu sehen ist, die Gebiete zwischen der Stapelstruktur für die Wortleitung mit einem dotierten Oxid 222, zum Beispiel BPSG, gefüllt, die Oberseite der dotierten Oxidschicht 222 wird zum Beispiel unter Verwendung von CMP planarisiert, und eine weitere Oxidschicht 224, zum Beispiel TEOS, wird abgeschieden. Dann werden eine ARC-Schicht (nicht dargestellt) und eine Photolackschicht abgeschieden, strukturiert und geätzt, und die weitere Oxidschicht 224 und die dotierte Oxidschicht 222 werden geätzt, wobei die strukturierte ARC-Schicht und wahlweise die strukturierte Photolackschicht als Ätzmaske verwendet wird.
  • Danach wird der Abschnitt der Nitrid-Linerschicht, welcher an der Unterseite der Öffnung für den Bitleitungskontakt (CB) angeordnet ist, geätzt. Wie in 3D zu sehen ist, erhöht das Vorhandensein der an den Seitenwänden gelegenen Oxid-Abstandsschicht 230 die Ätzrate des Abschnitts der Nitrid-Linerschicht, welcher an der Unterseite der CB-Öffnung angeordnet ist. Normalerweise wird praktisch der ganze Abschnitt der Nitrid-Linerschicht, der an der Unterseite der CB-Öffnung angeordnet ist, entfernt, bevor es irgendeine bedeutende Erosion der Gate-Kappenschicht aus Nitrid 208 gibt.
  • Als Beispiel wird eine 12 nm dicke Schicht aus Siliziumnitrid als die Nitrid-Linerschicht in dem zuvor beschriebenen Verfahren abgeschieden. Eine 7,5 nm dicke Oxid-Schutzschicht kann vor dem Abscheiden der Siliziumnitrid-Linerschicht abgeschieden werden.
  • Dann wird an der Seitenwand die Oxid-Abstandsschicht ausgebildet, indem zuerst eine 10 bis 20 nm dicke TEOS-Schicht auf die Nitrid-Linerschicht in einer Ozonatmosphäre mit 6 Pa bei 400°C abgeschieden wird. Die Schicht wird dann unter Verwendung eines Verfahrens für reaktives Ionenätzen (RIE für eng. reactive ion etch) mit einer Oxid-zu-Oxid-Selektivität von vorzugsweise 10:1 so geätzt, dass Abstandsschichten nur auf den Seitenwänden zurückbleiben. Das RIE-Verfahren wird zum Beispiel unter Verwendung von C4F8, das mit einer Strömungsgeschwindigkeit von 25 cm3/min zugeführt wird, CO, das mit einer Strömungsgeschwindigkeit von 300 cm3/min zugeführt wird, und Ar, das mit einer Strömungsgeschwindigkeit von 380 cm3/min zugeführt wird, bei einem Kammerdruck von 5,6 Pa durchgeführt, und es wird bei 1.700 W Leistung und einer Temperatur von 60°C geätzt.
  • Als Nächstes wird eine 300 nm dicke BPSG-Schicht abgeschieden und planarisiert, wie zuvor beschrieben, und eine 400 nm dicke TEOS-Schicht und eine 90 nm dicke ARC-Schicht werden auf zuvor beschriebene Art und Weise abgeschieden. Der ARC wird unter Verwendung eines 60 Sekunden langen RIE-Schritts bei 60°C, 120 W und 2,4 Pa geätzt, wobei Reagenzgase mit Strömungsgeschwindigkeiten von 20 cm3/min für O2, 30 cm3/min für CO und 100 cm3/min für N2 verwendet werden. Als Nächstes erfolgt TEOS-Ätzen, wobei 16 cm3/min C4F8, 300 cm3/min CO, 380 cm3/min Ar und 5 cm3/min O2 bei einem Druck von 7,7 Pa, 1.700 W Leistung und einer Temperatur von 60°C 60 Sekunden lang verwendet werden. Dann wird das BPSG in einer Atmosphäre von 7 cm/min C4F8, 4 cm/min CH2F2 und 600 cm3/min Ar bei einem Druck von 7,3 Pa und 1.500 W Leistung 90 Sekunden lang bei 60°C geätzt. Die Nitrid-Linerschicht und ein Abschnitt der Oxid-Abstandsschicht werden dann in einer Atmosphäre von 25 cm3/min CHF3 und 40 cm3/min O2 bei einem Druck von 5,3 Pa und 120 W Leistung 15 Sekunden lang geätzt. Danach wird das Restoxid in einer Atmosphäre von 10 cm3/min CHF3 und 45 cm3/min O2 bei einem Druck von 20 Pa und bei 80 W Leistung 16 Sekunden lang geätzt.
  • Die 4A bis 4C veranschaulichen ein anderes Beispiel eines Verfahrens gemäß der Erfindung. Die anfänglichen Schritte des Verfahrens bis einschließlich des Strukturierens und Ätzens der zusätzlichen Oxidschicht und der dotierten Oxidschicht sind dieselben wie jene, welche zuvor unter Bezugnahme auf die 2A bis 2C beschrieben wurden. Bevor jedoch die Nitrid-Linerschicht geätzt wird, werden an den Seitenwänden Oxid-Abstandsschichten ausgebildet. Die Oxid-Abstandsschichten erhöhen die Ätzrate der Nitrid-Linerschicht derart, dass im Wesentlichen die ganze Nitrid-Linerschicht an der Unterseite der Öffnung für den Bitleitungskontakt ohne bedeutendes Erodieren der Nitrid-Kappenschicht für einen Gate-Anschluss entfernt wird.
  • Zunächst werden, wie in 4A zu sehen ist, ein Wortleitungsstapel, welcher eine oder mehrere Polysiliziumschichten 202, 204 umfasst, zumindest eine hochschmelzende Metallschicht 406 und eine Gate-Kappenschicht 408 aus Siliziumnitrid oder einem anderen Nitrid ausgebildet. An den Seitenwänden werden Abstandsschichten 410 aus Siliziumnitrid oder einem anderen Nitrid dann ausgebildet, und eine Linerschicht 420 aus Siliziumnitrid oder einem anderen Nitrid wird abgeschieden. Dann werden die Gebiete zwischen der Stapelstruktur für eine Wortleitung mit einer BPSG-Schicht 422 oder einer anderen dotierten Oxidschicht gefüllt und planarisiert, wonach eine weitere Oxid schicht 424, zum Beispiel TEOS, und eine ARC-Schicht (nicht dargestellt) abgeschieden werden. Die ARC-Schicht, die weitere Oxidschicht und die dotierte Oxidschicht werden dann strukturiert und geätzt, wie zuvor beschrieben, um CB-Öffnungen zur Nitrid-Linerschicht 420 auszubilden. Dann werden, wie in 4B zu sehen ist, an den Seitenwänden Oxid-Abstandsschichten 430 durch Abscheiden einer Oxidschicht auf alle freiliegenden Oberflächen und anschließendes anisotropes Ätzen des Oxids, um nur die Abstandsschichten übrig zu lassen, ausgebildet.
  • Danach wird, wie in 4C zu sehen, die Nitrid-Linerschicht an der Unterseite der Öffnung geätzt. Im Wesentlichen der ganze Abschnitt der Nitrid-Linerschicht, der an der Unterseite der Öffnung vorhanden ist, wird entfernt, bevor es irgendeine bedeutende Erosion in der Gate-Kappenschicht aus Nitrid gibt, da die an den Seitenwänden gelegenen Oxid-Abstandsschichten 430 die Ätzrate der Nitrid-Linerschicht an der Unterseite der Öffnung erhöhen.
  • Zum Beispiel werden die Definitions- und Ätzschritte unter Verwendung denselben Bedingungen ausgeführt, wie sie unter Bezug auf das vorhergehende Beispiel beschrieben wurden.
  • Vorteilhafterweise wird die Ätzrate der Siliziumnitrid-Linerschicht an der Unterseite der CB-Öffnung wesentlich erhöht, wodurch die Zeit verkürzt wird, die benötigt wird, um die CB-Öffnung auszubilden, während die Integrität der Gate-Kappenschicht aus Nitrid im Wesentlichen aufrechterhalten wird. Folglich wird eine bessere effektive Isolation zwischen der Wortleitung und der Bitleitung bereitgestellt, und die elektrischen Kurz schlösse von Wortleitung zu Bitleitung werden vermieden.

Claims (35)

  1. Verfahren zur Verbesserung einer Ätzrate einer Nitrid-Linerschicht (420) in Bezug auf eine Ätzrate einer weiteren Nitridschicht (408), wobei die Nitrid-Linerschicht zumindest auf einem freigelegten Abschnitt eines Substrats (400) angeordnet ist, der benachbart zu einer Unterseite einer Stapelstruktur (402, 404, 406) ist, die ebenfalls auf dem Substrat angeordnet ist, und die weitere Nitridschicht auf der Stapelstruktur angeordnet ist und das Verfahren umfasst: Abscheiden einer ersten Isolationsschicht (422) auf der Nitrid-Linerschicht zwischen der Stapelstruktur und einer weiteren Stapelstruktur und Planarisieren derselben; Abscheiden einer weiteren Isolationsschicht (424) auf der ersten Isolationsschicht (422); Abscheiden einer Antireflex-Überzugsschicht auf der weiteren Isolationsschicht (424); Strukturieren und Ätzen der Antireflex-Überzugsschicht, um zumindest eine Öffnung in der Antireflex-Überzugsschicht auszubilden, Ätzen von freigelegten Abschnitten der weiteren Isolationsschicht (424), welche unterhalb der Öffnung in der Antireflex-Überzugsschicht liegen, um zumindest eine Öffnung in der weiteren Isolationsschicht auszubilden, und Ätzen von freigelegten Abschnitten der ersten Isolationsschicht (422), welche unterhalb der Öffnung in der weiteren Isolationsschicht liegen, um zumindest eine Öffnung in der ersten Isolationsschicht auszubilden; danach Ausbilden einer Oxid-Abstandsschicht (430) entlang von Seitenwänden der Stapelstruktur; und Strukturieren und Ätzen der Nitrid-Linerschicht, um zumindest eine Öffnung darin zum Substrat auszubilden, während die weitere Nitridschicht unversehrt bleibt.
  2. Verfahren nach Anspruch 1, wobei die Oxid-Abstandsschicht (430) Tetraethylorthosilikat umfasst.
  3. Verfahren nach Anspruch 1 oder 2, wobei der Schritt des Ausbildens einer Oxid-Abstandsschicht (430) umfasst: Abscheiden einer Oxidschicht und anisotropes Ätzen von Abschnitten der Oxidschicht, welche auf der Nitrid-Linerschicht und auf der Stapelstruktur liegen.
  4. Verfahren zur Ausbildung einer Öffnung für einen Kontakt in einem Halbleiterbauelement, wobei das Verfahren umfasst: Ausbilden einer Gate-Stapelstruktur (202, 204, 206, 208) auf einem Substrat (200), wobei die Gate-Stapelstruktur eine Nitrid-Kappenschicht (208) als ihre oberste Schicht aufweist; danach Ausbilden einer Nitrid-Linerschicht (220) auf zumindest einem freiliegenden Abschnitt des Substrats; danach Ausbilden einer Oxid-Abstandsschicht (230) entlang von Seitenwänden der Gate-Stapelstruktur; danach Abscheiden einer Isolationsschicht (222) auf der Nitrid-Linerschicht (220) zwischen der Gate-Stapelstruktur und einer weiteren Gate-Stapelstruktur und Planarisieren derselben; danach Strukturieren und Ätzen der Isolationsschicht (222), um zumindest eine Öffnung in der ersten Isolationsschicht zur Nitrid-Linerschicht auszubilden; und danach Ätzen von freigelegten Abschnitten der Nitrid-Linerschicht (220), welche unterhalb der Öffnung in der Isolationsschicht liegen, um zumindest eine Öffnung zum Substrat auszubilden, während die Nitrid-Kappenschicht (208) unversehrt bleibt.
  5. Verfahren nach Anspruch 4, wobei die Gate-Stapelstruktur zumindest eine leitende Schicht (202, 204, 206) umfasst und die Nitrid-Kappenschicht (208) auf der leitenden Schicht ausgebildet wird.
  6. Verfahren nach Anspruch 4 oder 5, welches zusätzlich Ausbilden einer Nitrid-Abstandsschicht (210) entlang von Seitenwänden der Gate-Stapelstruktur vor dem Ausbilden der Nitrid-Linerschicht umfasst.
  7. Verfahren nach einem der Ansprüche 4 bis 6, wobei die Nitrid-Linerschicht (220) auf freiliegenden Abschnitten des Substrats, auf der Gate-Stapelstruktur und entlang von Seitenwänden der Gate-Stapelstruktur ausgebildet wird und die Oxid-Abstandsschicht (230) entlang eines Abschnitts der Nitrid-Linerschicht (220), welcher benachbart zur Gate-Stapelstruktur liegt, ausgebildet wird.
  8. Verfahren nach einem der Ansprüche 4 bis 7, wobei die Oxid-Abstandsschicht (230) Tetraethylorthosilikat umfasst.
  9. Verfahren nach einem der Ansprüche 4 bis 8, wobei der Schritt des Ausbildens einer Oxid-Abstandsschicht (230) umfasst: Abscheiden einer Oxidschicht und anisotropes Ätzen von Abschnitten der Oxidschicht, welche auf der Nitrid-Linerschicht (220) und auf der Gate-Stapelstruktur liegen.
  10. Verfahren nach einem der Ansprüche 4 bis 9, wobei die Isolationsschicht (222) ein dotiertes Oxid umfasst.
  11. Verfahren nach einem der Ansprüche 4 bis 10, wobei die Isolationsschicht (222) mit Bor/Phosphor dotiertes Silikatglas umfasst.
  12. Verfahren nach einem der Ansprüche 4 bis 11, welches zusätzlich Abscheiden einer weiteren Isolationsschicht (224) auf der Isolationsschicht (222) umfasst.
  13. Verfahren nach Anspruch 12, welches zusätzlich Abscheiden einer Antireflex-Überzugsschicht auf die weitere Isolationsschicht (224) umfasst.
  14. Verfahren nach Anspruch 13, wobei der Schritt des Strukturierens und Ätzens Strukturieren und Ätzen der Antireflex-Überzugsschicht, um zumindest eine Öffnung in der Antireflex-Überzugsschicht auszubilden, Ätzen von freigelegten Abschnitten der weiteren Isolationsschicht (224), welche unterhalb der Öffnung in der Antireflex-Überzugsschicht lie gen, um zumindest eine Öffnung in der weiteren Isolationsschicht auszubilden, und Ätzen von freigelegten Abschnitten der Isolationsschicht (222), welche unterhalb der Öffnung in der weiteren Isolationsschicht liegen, um zumindest eine Öffnung in der Isolationsschicht auszubilden, umfasst.
  15. Verfahren nach einem der Ansprüche 12 bis 14, wobei die weitere Isolationsschicht Tetraethylorthosilikat umfasst.
  16. Verfahren zur Ausbildung einer Öffnung für einen Kontakt in einem Halbleiterbauelement; wobei das Verfahren umfasst: Ausbilden einer Gate-Stapelstruktur (202, 204, 206, 208) auf einem Substrat (200), wobei die Gate-Stapelstruktur zumindest eine leitende Schicht (202, 204, 206) aufweist und eine Nitrid-Kappenschicht (208), welche auf der leitenden Schicht ausgebildet wird, als ihre oberste Schicht aufweist; Ausbilden einer Nitrid-Abstandsschicht (210) entlang von Seitenwänden der Gate-Stapelstruktur; Ausbilden einer Nitrid-Linerschicht (220) auf einem freiliegenden Abschnitt des Substrats, auf der Gate-Stapelstruktur und entlang der Nitrid-Abstandsschicht; Ausbilden einer Oxid-Abstandsschicht (230) entlang eines Abschnitts der Nitrid-Linerschicht, welcher benachbart zur Nitrid-Abstandsschicht liegt; Abscheiden einer ersten Isolationsschicht (222) auf die Nitrid-Linerschicht (220) zwischen der Gate-Stapelstruktur und einer weiteren Gate-Stapelstruktur; Planarisieren der ersten Isolationsschicht (222); Abscheiden einer weiteren Isolationsschicht (224) auf die erste Isolationsschicht (222); Abscheiden einer Antireflex-Überzugsschicht auf die weitere Isolationsschicht; Strukturieren und Ätzen der Antireflex-Überzugsschicht, um zumindest eine Öffnung in der Antireflex-Überzugsschicht auszubilden; Ätzen von freigelegten Abschnitten der weiteren Isolationsschicht (224), welche unterhalb der Öffnung in der Antireflex-Überzugsschicht liegen, um zumindest eine Öffnung in der weiteren Isolationsschicht auszubilden; Ätzen von freigelegten Abschnitten der ersten Isolationsschicht (222), welche unterhalb der Öffnung in der weiteren Isolationsschicht liegen, um zumindest eine Öffnung in der ersten Isolationsschicht auszubilden; und Ätzen von freigelegten Abschnitten der Nitrid-Linerschicht (220), welche unterhalb der Öffnung in der ersten Isolationsschicht liegen, um zumindest eine Öffnung zum Substrat auszubilden, während die Nitrid-Kappenschicht unversehrt bleibt.
  17. Halbleiterbauelementstruktur mit zumindest einer darin ausgebildeten Öffnung für einen Kontakt; wobei die Halbleiterbauelementstruktur umfasst: eine Gate-Stapelstruktur (202, 204, 206, 208), welche auf einem Substrat (200) ausgebildet ist, wobei die Gate-Stapelstruktur eine Nitrid-Kappenschicht (208) als ihre oberste Schicht aufweist; eine Nitrid-Linerschicht (220), welche zumindest auf freiliegenden Abschnitten des Substrats (200) ausgebildet ist; eine Oxid-Abstandsschicht (230), welche entlang von Seitenwänden der Gate-Stapelstruktur ausgebildet ist; eine planarisierte Isolationsschicht (222), welche auf der Nitrid-Linerschicht (220) zwischen der Gate-Stapelstruktur und einer weiteren Gate-Stapelstruktur ausgebildet ist; eine weitere Isolationsschicht (224), die auf der Isolationsschicht (222) ausgebildet ist; eine Antireflex-Überzugsschicht, die auf der weiteren Isolationsschicht (224) ausgebildet ist, wobei die Antireflex-Überzugsschicht zumindest eine Öffnung aufweist; wobei die weitere Isolationsschicht (224) zumindest eine Öffnung unterhalb zumindest einer Öffnung der Antireflex-Überzugsschicht aufweist und die Isolationsschicht zumindest eine Öffnung un terhalb zumindest einer Öffnung der weiteren Isolationsschicht aufweist; und wobei die Nitrid-Linerschicht unterhalb der Öffnung in der Isolationsschicht zumindest eine Öffnung zum Substrat aufweist, während die Nitrid-Kappenschicht unversehrt ist.
  18. Halbleiterbauelementstruktur nach Anspruch 17, wobei die Gate-Stapelstruktur zumindest eine leitende Schicht (202, 204, 206) umfasst und die Nitrid-Kappenschicht (208) auf der leitenden Schicht als ihre oberste Schicht ausgebildet ist.
  19. Halbleiterbauelementstruktur nach Anspruch 17 oder 18, welche ferner eine Nitrid-Abstandsschicht (210) umfasst, welche entlang von Seitenwänden der Gate-Stapelstruktur zwischen der Gate-Stapelstruktur und der Nitrid-Linerschicht ausgebildet ist.
  20. Halbleiterbauelementstruktur nach einem der Ansprüche 17 bis 19, wobei die Nitrid-Linerschicht (220) auf den freiliegenden Abschnitten des Substrats (200), auf der Gate-Stapelstruktur und entlang von Seitenwänden der Gate-Stapelstruktur ausgebildet ist; und die Oxid-Abstandsschicht entlang eines Abschnitts der Nitrid-Linerschicht, welcher benachbart zur Gate-Stapelstruktur liegt, ausgebildet ist.
  21. Halbleiterbauelementstruktur nach einem der Ansprüche 17 bis 20, wobei die Oxid-Abstandsschicht (230) Tetraethylorthosilikat umfasst.
  22. Halbleiterbauelementstruktur nach einem der Ansprüche 17 bis 21, wobei die Isolationsschicht (222) ein dotiertes Oxid umfasst.
  23. Halbleiterbauelementstruktur nach einem der Ansprüche 17 bis 22, wobei die Isolationsschicht (222) mit Bor/Phosphor dotiertes Silikatglas umfasst.
  24. Halbleiterbauelementstruktur nach einem der Ansprüche 17 bis 23, wobei die weitere Isolationsschicht Tetraethylorthosilikat umfasst.
  25. Halbleiterbauelementstruktur mit zumindest einer darin ausgebildeten Öffnung für einen Kontakt; wobei die Halbleiterbauelementstruktur umfasst: eine Gate-Stapelstruktur (202, 204, 206, 208), welche auf einem Substrat (200) ausgebildet ist, wobei die Gate-Stapelstruktur zumindest eine leitende Schicht (202, 204, 206) aufweist und eine Nitrid-Kappenschicht (208), welche auf der leitenden Schicht (206) gebildet ist, als ihre oberste Schicht aufweist; eine Nitrid-Abstandsschicht (210), welche entlang von Seitenwänden der Gate-Stapelstruktur ausgebildet ist; eine Nitrid-Linerschicht (220), welche auf freiliegenden Abschnitten des Substrats, auf der Gate-Stapelstruktur und entlang der Nitrid-Abstandsschicht ausgebildet ist; eine Oxid-Abstandsschicht (230), welche entlang eines Abschnitts der Nitrid-Linerschicht, welcher benachbart zur Nitrid-Abstandsschicht liegt, ausgebildet ist; eine planarisierte erste Isolationsschicht (222), welche auf der Nitrid-Linerschicht zwischen der Gate-Stapelstruktur und einer weiteren Gate-Stapelstruktur ausgebildet ist; eine weitere Isolationsschicht (224), welche auf der ersten Isolationsschicht ausgebildet ist; eine Antireflex-Überzugsschicht, welche auf der weiteren Isolationsschicht ausgebildet ist, wobei die Antireflex-Überzugsschicht zumindest eine Öffnung aufweist, die weitere Isolationsschicht zumindest eine Öffnung unterhalb zumindest einer Öffnung der Antireflex-Überzugsschicht aufweist, die erste Isolationsschicht zumindest eine Öffnung unterhalb zumindest einer Öffnung der weiteren Isolationsschicht aufweist; und die Nitrid-Linerschicht unterhalb zumindest einer Öffnung der ersten Isolationsschicht zumindest eine Öffnung zum Substrat aufweist, während die Nitrid-Kappenschicht unversehrt ist.
  26. Verfahren zur Ausbildung einer Öffnung für einen Kontakt in einem Halbleiterbauelement; wobei das Verfahren umfasst: Ausbilden einer Gate-Stapelstruktur. (402, 404, 406, 408) auf einem Substrat (400), wobei die Gate-Stapelstruktur eine Nitrid-Kappenschicht (408) als ihre oberste Schicht aufweist; Ausbilden einer Nitrid-Linerschicht (420) zumindest auf einem freiliegenden Abschnitt des Substrats; Abscheiden einer Isolationsschicht (422) auf die Nitrid-Linerschicht (420) zwischen der Gate-Stapelstruktur und einer weiteren Gate-Stapelstruktur und Planarisieren derselben; Abscheiden einer weiteren Isolationsschicht (424) auf die Isolationsschicht (422); Abscheiden einer Antireflex-Überzugsschicht auf die weitere Isolationsschicht (424); Strukturieren und Ätzen der Antireflex-Überzugsschicht, um zumindest eine Öffnung in der Antireflex-Überzugsschicht auszubilden, Ätzen von freigelegten Abschnitten der weiteren Isolationsschicht, welche unterhalb der Öffnung in der Antireflex-Überzugsschicht liegen, um zumindest eine Öffnung in der weiteren Isolationsschicht auszubilden, und Ätzen von freigelegten Abschnitten der Isolationsschicht, welche unterhalb der Öffnung in der weiteren Isolationsschicht liegen, um zumindest eine Öffnung in der Isolationsschicht auszubilden; Strukturieren und Ätzen der Isolationsschicht (422), um zumindest eine Öffnung in der Isolationsschicht (422) zur Nitrid-Linerschicht (420) auszubilden; Ausbilden einer Oxid-Abstandsschicht (430) in der Öffnung entlang von Seitenwänden der Gate-Stapelstruktur; und Ätzen von freigelegten Abschnitten der Nitrid-Linerschicht (420), welche unterhalb der Öffnung in der Isolationsschicht (422) liegen, um zumindest eine Öfffnung zum Substrat auszubilden, während die Nitrid-Kappenschicht unversehrt bleibt.
  27. Verfahren nach Anspruch 26, wobei die Gate-Stapelstruktur zumindest eine leitende Schicht (402, 404, 406) umfasst und die Nitrid-Kappenschicht auf der leitenden Schicht ausgebildet wird.
  28. Verfahren nach Anspruch 26 oder 27, welches ferner Ausbilden einer Nitrid-Abstandsschicht (410) entlang von Seitenwänden der Gate-Stapelstruktur vor dem Ausbilden der Nitrid-Linerschicht umfasst.
  29. Verfahren nach einem der Ansprüche 26 bis 28, wobei die Nitrid-Linerschicht auf freiliegenden Abschnitten des Substrats, auf der Gate-Stapelstruktur und entlang der Seitenwände der Gate-Stapelstruktur ausgebildet wird und die Oxid-Abstandsschicht entlang eines Abschnitts der Nitrid-Linerschicht, welcher benachbart zur Gate-Stapelstruktur liegt, ausgebildet wird.
  30. Verfahren nach einem der Ansprüche 26 bis 29, wobei die Oxid-Abstandsschicht Tetraethylorthosilikat umfasst.
  31. Verfahren nach einem der Ansprüche 26 bis 30, wobei der Schritt des Ausbildens einer Oxid-Abstandsschicht umfasst: Abscheiden einer Oxidschicht und anisotropes Ätzen von Abschnitten der Oxidschicht, welche auf der Nitrid-Linerschicht und auf der Gate-Stapelstruktur liegen.
  32. Verfahren nach einem der Ansprüche 26 bis 31, wobei die Isolationsschicht ein dotiertes Oxid umfasst.
  33. Verfahren nach einem der Ansprüche 26 bis 32, wobei die Isolationsschicht bor/phosphordotiertes Silikatglas umfasst.
  34. Verfahren nach einem der Ansprüche 26 bis 33, wobei die weitere Isolationsschicht Tetraethylorthosilikat umfasst.
  35. Verfahren zur Ausbildung einer Öffnung für einen Kontakt in einem Halbleiterbauelement; wobei das Verfahren umfasst: Ausbilden einer Gate-Stapelstruktur (402, 404, 406, 408) auf einem Substrat (400), wobei die Gate-Stapelstruktur zumindest eine leitende Schicht (402, 404, 406) aufweist und eine Nitrid-Kappenschicht (408), welche auf der leitenden Schicht (406) ausgebildet wird, als ihre oberste Schicht aufweist; Ausbilden einer Nitrid-Abstandsschicht (410) entlang von Seitenwänden der Gate-Stapelstruktur; Ausbilden einer Nitrid-Linerschicht (420) auf einem freiliegenden Abschnitt des Substrats, auf der Gate-Stapelstruktur und entlang der Nitrid-Abstandsschicht (410); Abscheiden einer ersten Isolationsschicht (422) auf der Nitrid-Linerschicht (420) zwischen der Gate-Stapelstruktur und einer weiteren Gate-Stapelstruktur; Planarisieren der ersten Isolationsschicht; Abscheiden einer weiteren Isolationsschicht (424) auf der ersten Isolationsschicht; Abscheiden einer Antireflex-Überzugsschicht auf der weiteren Isolationsschicht; Strukturieren und Ätzen der Antireflex-Überzugsschicht, um zumindest eine Öffnung in der Antireflex-Überzugsschicht auszubilden; Ätzen von freigelegten Abschnitten der weiteren Isolationsschicht, welche unterhalb der Öffnung in der Antireflex-Überzugsschicht liegen, um zumindest eine Öffnung in der weiteren Isolationsschicht auszubilden; Ätzen von freigelegten Abschnitten der ersten Isolationsschicht, welche unterhalb der Öffnung in der weiteren Isolationsschicht liegen, um zumindest eine Öffnung in der ersten Isolationsschicht auszubilden; Ausbilden einer Oxid-Abstandsschicht in der Öffnung entlang eines Abschnitts der Nitrid-Linerschicht, welcher benachbart zur Nitrid-Abstandsschicht liegt; Ätzen von freigelegten Abschnitten der Nitrid-Linerschicht, welche unterhalb der Öffnung in der ersten Isolationsschicht liegen, um zumindest eine Öffnung zum Substrat auszubilden, während die Nitrid-Kappenschicht unversehrt bleibt.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101053323B1 (ko) * 2002-05-14 2011-08-01 소니 주식회사 반도체 장치와 그 제조 방법, 및 전자 기기
US20060189080A1 (en) * 2005-02-21 2006-08-24 Hynix Semiconductor Inc. Method for fabricating semiconductor device
US7670902B2 (en) * 2005-07-26 2010-03-02 Semiconductor Manufacturing International (Shanghai) Corporation Method and structure for landing polysilicon contact
US7968949B2 (en) * 2007-01-30 2011-06-28 International Business Machines Corporation Contact forming method and related semiconductor device
US9224655B2 (en) 2013-03-11 2015-12-29 Globalfoundries Inc. Methods of removing gate cap layers in CMOS applications
US9472415B2 (en) 2014-04-30 2016-10-18 International Business Machines Corporation Directional chemical oxide etch technique
US9837351B1 (en) 2016-06-07 2017-12-05 International Business Machines Corporation Avoiding gate metal via shorting to source or drain contacts
CN107665856B (zh) * 2016-07-29 2020-04-03 中微半导体设备(上海)股份有限公司 用于形成接触孔的方法与等离子体刻蚀方法
TWI683418B (zh) * 2018-06-26 2020-01-21 華邦電子股份有限公司 動態隨機存取記憶體及其製造、寫入與讀取方法
TWI685085B (zh) 2019-02-26 2020-02-11 華邦電子股份有限公司 記憶元件及其製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6221714B1 (en) * 1998-06-29 2001-04-24 Samsung Electronics Co., Ltd. Method of forming a contact hole in a semiconductor substrate using oxide spacers on the sidewalls of the contact hole
US20020030234A1 (en) * 1998-10-08 2002-03-14 Kazuya Ohuchi Semiconductor device having gate electrode of stacked structure including polysilicon layer and metal layer and method of manufacturing the same

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6165839A (en) * 1998-06-08 2000-12-26 Taiwan Semiconductor Manufacturing Company Process to fabricate a cylindrical, capacitor structure under a bit line structure for a dynamic random access memory cell

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6221714B1 (en) * 1998-06-29 2001-04-24 Samsung Electronics Co., Ltd. Method of forming a contact hole in a semiconductor substrate using oxide spacers on the sidewalls of the contact hole
US20020030234A1 (en) * 1998-10-08 2002-03-14 Kazuya Ohuchi Semiconductor device having gate electrode of stacked structure including polysilicon layer and metal layer and method of manufacturing the same

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US6960523B2 (en) 2005-11-01
US20040195607A1 (en) 2004-10-07

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