DE10226569A1 - Modifizierter vertikaler Mosfet und Verfahren zu seiner Ausbildung - Google Patents

Modifizierter vertikaler Mosfet und Verfahren zu seiner Ausbildung

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Abstract

Die zum Ausbilden des dynamischen Direktzugriffsspeichers verwendete vertikale MOSFET-Struktur umfaßt: eine Gatestapelstruktur, die einen oder mehrere Siliziumnitridabstandshalter umfaßt; einen in einem Arraygraben angeordneten vertikalen Gatepolysiliziumbereich, der einen oder mehrere Siliziumnitridabstandshalter umfaßt; einen Bitleitungsdiffusionsbereich; einen Shallow-Trench-Isolation-Bereich, der an den Arraygraben angrenzt; und wobei die Gatestapelstruktur derart auf dem vertikalen Gatepolysiliziumbereich angeordnet ist, daß die Siliziumnitridabstandshalter der Gatestapelstruktur und der vertikale Gatepolysiliziumbereich einen grenzenlosen Kontakt mit dem Bitleitungsdiffusionsbereich und dem Shallow-Trench-Isolation-Bereich bilden. Das vertikale Gatepolysilizium ist sowohl von der Bitleitungsdiffusion als auch dem Shallow-Trench-Isolation-Bereich durch den Nitridabstandshalter isoliert, der eine reduzierte Bitleitungskapazität und ein reduziertes Auftreten von Kurzschlüssen von der Bitleitungsdiffusion zum vertikalen Gate liefert.

Description

    ALLGEMEINER STAND DER TECHNIK
  • Die vorliegende Erfindung betrifft Prozesse zur Herstellung integrierter Schaltungsbauelemente auf Halbleitersubstraten und insbesondere Prozesse, durch die selbstjustierte Abstandshalter in vertikalen Gate- DRAMs ausgebildet werden.
  • Eine DRAM-Schaltung (DRAM = dynamic random access memory = dynamischer Zugriffsspeicher) enthält üblicherweise ein Array aus Speicherzellen, die durch als Wortleitungen (WL) beziehungsweise Bitleitungen (BL) bekannte Reihen und Spalten miteinander verbunden sind. Daten werden aus Speicherzellen gelesen oder in diese geschrieben, indem ausgewählte Wortleitungen und Bitleitungen aktiviert werden. Eine DRAM-Speicherzelle umfaßt in der Regel einen an einen Kondensator angeschlossenen MOSFET (Metalloxidhalbleiter-Feldeffekttransistor). Der Transistor enthält Gate- und Diffusionsbereiche, die je nach dem Betrieb des Transistors als Drain- oder Sourcebereiche bezeichnet werden.
  • Es gibt verschiedene Arten von MOSFETs. Ein planarer MOSFET ist ein Transistor, bei dem eine Oberfläche des Kanalbereichs des Transistors allgemein parallel zur Hauptfläche des Substrats verläuft. Ein vertikaler MOSFET ist ein Transistor, bei dem eine Oberfläche des Kanalbereichs des Transistors allgemein senkrecht zur Hauptfläche des Substrats verläuft.
  • Grabenkondensatoren werden ebenfalls häufig mit DRAM- Zellen verwendet. Ein Grabenkondensator ist eine in einem Siliziumsubstrat ausgebildete dreidimensionale Struktur. Diese wird normalerweise dadurch ausgebildet, daß Gräben verschiedener Abmessungen in das Siliziumsubstrat geätzt werden. Gräben weisen üblicherweise als eine Platte des Kondensators (ein Speicherknoten) N+- dotiertes Polysilizium auf. Die andere Platte des Kondensators wird üblicherweise ausgebildet, indem N+- Dotiersubstanzen aus einer Dotiersubstanzquelle in einen den unteren Teil des Grabens umgebenden Teil des Substrats diffundiert wird. Zwischen diese beiden Platten wird eine Dielektrikumsschicht angeordnet, die dadurch den Kondensator bildete.
  • Um die Bewegung von Trägern durch das Substrat zwischen den benachbarten Bauelementen zu verhindern, sind zwischen benachbarten Halbleiterbauelementen Bauelementisolationsbereiche ausgebildet. Bauelementisolationsbereiche nehmen allgemein die Form dicker Oxidbereiche an, die sich unter der Oberfläche des Halbleitersubstrats erstrecken. Ein scharf definierter Graben wird beispielsweise durch anisotropes Ätzen in dem Halbleitersubstrat ausgebildet. Der Graben wird mit Oxid zur Oberfläche des Substrats zurückgefüllt, um einen Bauelementisolationsbereich bereitzustellen. So geformte Grabenisolationsbereiche werden als Shallow Trench Isolation (STI) bezeichnet und weisen die Vorteile auf, daß sie über ihre ganze seitliche Erstreckung Bauelementisolationsbereiche und außerdem eine planarere Struktur bereitstellen.
  • Über den Einhundert-Nanometer-Technologie-Knoten hinausgehende DRAM-Technologie erfordert zur Überwindung der Skalierbarkeitsbegrenzungen planarer MOSFET-DRAM-Zugriffstransistoren die Verwendung vertikaler MOSFETs. Vertikale MOSFETs gestatten die zur effektiven Größenreduzierung erforderlichen Bitdichten. Die vertikalen MOSFETs haben jedoch noch keine breite Anwendung, und mehrere Charakteristiken müssen optimiert werden.
  • So kann beispielsweise infolge einer vergrößerten Diffusionsüberlappungsfläche des Gateleiters zur Bitleitung die Gesamtbitleitungskapazität bei vertikalen MOSFETs größer sein als bei herkömmlichen planaren MOSFET-Strukturen. Fig. 1 ist eine Querschnittsansicht durch einen vertikalen MOSFET, bei dem der vertikale Gateleiter 10 die ganze Tiefe der Bitleitungsdiffusion 20 überlappt. Somit enthält die MOSFET-Struktur 10 eine Grabendeckoxidschicht 12, ein vertikales Gatepolysilizium 14, einen Gateleiter 16, eine Gatenitridkappe 18, eine Bitleitungsdiffusion 20, eine Speicherknotendiffusion 22 und einen Diffusionspfosten 24. Die große Überlappung 26 des vertikalen Gatepolysiliziums 14 über die ganze Tiefe der Bitleitungsdiffusion 20 trägt bei diesem vertikalen MOSFET zu einer größeren Gesamtbitleitungskapazität als mit einem herkömmlichen planaren MOSFET bei. Bei früheren Versuchen, dies zu bewältigen, mußte allgemein die Tiefe der Bitleitungsdiffusion minimiert werden. Die Minimierung der Bitleitungsdiffusionstiefe wird jedoch durch die Tatsache komplizierter, daß Integrationsanforderungen möglicherweise ein relativ hohes Wärmebudget diktieren (d. h., die Bitleitungsdiffusion (BL) muß relativ früh in dem Prozeß durchgeführt werden).
  • Ein weiterer Nachteil vertikaler MOSFETs besteht darin, daß Diffusionskurzschlüsse von der Wortleitung zur Bitleitung auftreten, die auch als WL-BL-Kurzschlüsse bezeichnet werden. Kurzschlüsse von der Wortleitung zur Bitleitung treten deshalb häufiger auf, weil der Gateleiter 16 an das vertikale Gatepolysilizium 14 im Graben angeschlossen ist. Dies ist in Fig. 2 dargestellt, in der eine vertikale MOSFET-Struktur des Stands der Technik mit einer Fehlausrichtung zwischen der Kante des Gateleiters 16 und der Kante des tiefen Grabens gezeigt ist. Diese Fehlausrichtung bewirkt das Auftreten von WL-BL-Kurzschlüssen, wie bei 15 gezeigt. Zur Verhinderung von WL-BL-Kurzschlüssen ist in den eigenen US-Patentanmeldungen mit den laufenden Nummern 09/757,514 und 09/790,011 die Ausbildung von Abstandshaltern in dem tiefen Graben vorgeschlagen worden. Die vorliegende Erfindung lehrt jedoch die Struktur und das Verfahren zur Ausbildung dieser Abstandshalter nach der Ausbildung der STI und zwar auf eine Weise, die im Vergleich zu Verfahren des Stands der Technik die Kosten reduziert.
  • KURZE DARSTELLUNG DER ERFINDUNG
  • Ein Verfahren zum Ausbilden einer Halbleiterspeicherzellenarraystruktur umfaßt folgendes:
    Bereitstellen einer vertikalen MOSFET-DRAM-Zellenstruktur mit einer abgeschiedenen Polysiliziumschicht, die bis auf eine Oberfläche des Grabendeckoxids in einem Arraygraben eines Siliziumsubstrats planarisiert ist;
    Ausbilden eines Shallow-Trench-Isolation-Oxidbereichs entlang des Arraygrabens;
    Ätzen der Polysiliziumschicht selektiv zu einer Nitridschicht auf dem Siliziumsubstrat zum Ausbilden eines oder mehrerer Siliziumnitridabstandshalter zwischen einem Bitleitungsdiffusionsbereich und einem vertikalen Gatepolysiliziumbereich und zwischen dem Shallow-Trench-Isolation-Oxidbereich und dem vertikalen Gatepolysiliziumbereich; und
    Abscheiden einer Gatestapelstruktur über dem vertikalen Gatepolysiliziumbereich und zwischen einem oder mehreren Siliziumnitridabstandshaltern zum Ausbilden eines randlosen Kontakts zwischen der Gatestapelstruktur und dem Bitleitungsdiffusionsbereich und dem Shallow-Trench-Isolation-Oxidbereich. Diese Erfindung unterscheidet sich von den früheren Erfindungen, die aus den beiden US-Patentanmeldungen mit den laufenden Nummern 09/757,514 und 09/790,011 bekannt sind, durch die Tatsache, daß das vertikale Gatepolysilizium nicht nur durch den Nitridabstandshalter von der Bitleitungsdiffusion, sondern auch durch den Nitridabstandshalter von dem Isolationsoxid isoliert ist, da der Nitridabstandshalter nach der Shallow-Trench-Isolation (STI) ausgebildet wird. Dieses zusätzliche Merkmal verhindert eine elektrische Kurzschlußbildung des vertikalen Gatepolysiliziums aus der Richtung des Isolationsoxids.
  • Eine vertikale MOSFET-Struktur, die beim Ausbilden eines dynamischen Direktzugriffsspeichers verwendet wird, umfaßt folgendes: eine Gatestapelstruktur, die einen oder mehrere Siliziumnitridabstandshalter umfaßt; einen in einem Arraygraben angeordneten vertikalen Gatepolysiliziumbereich, der einen oder mehrere Siliziumnitridabstandshalter umfaßt; einen Bitleitungsdiffusionsbereich; einen Shallow-Trench-Isolation- Bereich, der an den Arraygraben angrenzt; und wobei die Gatestapelstruktur derart an dem vertikalen Gatepolysiliziumbereich angeordnet ist, daß die Siliziumnitridabstandshalter der Gatestapelstruktur und der vertikale Gatepolysiliziumbereich einen grenzenlosen Kontakt mit dem Bitleitungsdiffusionsbereich und dem Shallow- Trench-Isolation-Bereich bilden.
  • Der durch dieses Verfahren ausgebildete vertikale MOSFET weist eine reduzierte Diffusionsüberlappungskapazität zwischen dem vertikalen Gate und der Oberseite (reduzierte Bitleitungskapazität) und ein reduziertes Auftreten von Kurzschlüssen von der Bitleitungsdiffusion zum vertikalen Gate (reduziertes Auftreten von WL-BL-Kurzschlüssen) auf.
  • Die oben beschriebenen und weitere Merkmale werden durch die folgenden Figuren und die ausführliche Beschreibung exemplifiziert.
    • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die Fig. 1-2 zeigen Querschnittsansichten durch Ausführungsformen vertikaler MOSFET-Strukturen des Stands der Technik;
  • Fig. 3-10 sind Querschnittsansichten, die die Prozeßschritte für die Ausbildung eines Tiefgrabenabstandshalters in einem vertikalen Gatebereich nach der Ausbildung des STI veranschaulichen;
  • Fig. 11 zeigt eine Draufsicht auf eine vertikale MOSFET-Struktur des Stands der Technik; und
  • Fig. 12 veranschaulicht eine Draufsicht auf eine gemäß den Prozeßschritten der Fig. 3-10 hergestellte vertikale MOSFET-Struktur.
    • AUSFÜHRLICHE BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSFORMEN
  • Die Fig. 3-10 zeigen das Verfahren zur Herstellung einer beliebigen Art von vertikaler MOSFET-Struktur für vertikale Pass-Gate-DRAM-Arrays. Um die Wahrscheinlichkeit zu eliminieren und/oder zu reduzieren, daß in vertikalen Pass-Gate-DRAM-Arrays WL-BL-Kurzschlüsse auftreten, wird im vertikalen Gatepolysiliziumbereich ein Siliziumnitridabstandshalter hinzugefügt, um eine Isolierschicht zwischen dem Gateleiterpfostenpolysilizium und der Bitleitungsdiffusion bereitzustellen. Die Siliziumnitridabstandshalter reduzieren die Überlappungskapazität zwischen der Arraywortleitung und Bitleitungsdiffusionsgrenzfläche und erzeugen einen grenzenlosen Kontakt zwischen dem vertikalen MOSFET und der Bitleitungsdiffusion.
  • Nunmehr unter Bezugnahme auf eine Querschnittsansicht durch ein in Fig. 3 gezeigtes Siliziumsubstrat umfaßt ein Siliziumsubstrat, nachdem es unter Verwendung einer oder mehrerer bekannter Verfahren einer Bearbeitung für einen tiefen Graben, eine vergrabene Brücke, ein vertikales Gate und einen aktiven Bereich unterzogen worden ist oder einer Kombination daraus, eine Siliziumsubstratoberfläche 40 mit einem oder mehreren vertikalen Gatebereichen 42, einem Bitleitungsdiffusionsbereich 44, einem fakultativen Oxidkragen 46, einer Schicht aus Arraydeckoxid 48 und einer auf der Siliziumsubstratoberfläche 40 angeordneten, nicht gezeigten Schicht aus Siliziumnitrid. Das abgeschiedene Polysilizium kann in situ dotiert werden, oder das Siliziumsubstrat und das abgeschiedene Polysilizium können unter Verwendung einer oder mehrerer bekannter Dotiertechniken wie etwa Diffusionsprozessen, Ionenimplantationsprozessen, Kombinationen mit mindestens einer der obigen Dotiertechniken und dergleichen einmal oder mehrmals dotiert werden. Zur Veranschaulichung bilden die vertikalen Gatepolysiliziumbereiche 42 einen N- Feldeffekttransistor (N-FET) in einem P-Typ-Siliziumsubstrat. Es wird angemerkt, daß man durch viele in der Technik bekannte Verfahren zu der Struktur von Fig. 3 kommen kann, wozu unter anderem die obenerwähnten Verfahren zählen. Es wird außerdem angemerkt, daß die Fig. 3-10 nur den vertikalen Transistor einer kompletteren Struktur zeigen, der einen Tiefgrabenkondensator enthalten könnte, der an den unteren Teil des vertikalen Transistors angeschlossen ist, oder eine vergrabene Bitleitung (oder eine andere bekannte Art von Leiter), die an den unteren Teil des vertikalen Transistors angeschlossen ist.
  • Nunmehr unter Bezugnahme auf Fig. 4 werden die vertikalen Gatebereiche 42 mit Polysilizium 50 gefüllt, bevorzugt N+-dotiertem Polysilizium, und unter Verwendung eines in der Technik bekannten Polysiliziumausnehmungsverfahrens, das zu dem Grabendeckoxid 48 und dem Oxid des STI-Bereichs (nicht gezeigt) selektiv ist, ausgenommen. Das abgeschiedene Polysilizium 50 wird um bevorzugt etwa 10 Nanometer bis etwa 100 Nanometer unter die Siliziumoberfläche 40 ausgenommen, besonders bevorzugt etwa 50 Nanomter unter das Siliziumsubstrat. N+-dotiertes Polysilizium kann unter Verwendung von insitu-CVD-Techniken ("chemical vapor deposition"), wie etwa einem Niederdruck-CVD ("LPCVD"), Kombinationen mit mindestens einem der obigen CVD-Verfahren und dergleichen, abgeschieden werden. Als Alternative kann Eigen-Polysilizium auch durch CVD-Techniken abgeschieden und später bei Ausbildung von N+-dotiertem Polysilizium in dem vertikalen Gatebereich 42 dotiert werden.
  • Nunmehr unter Bezugnahme auf Fig. 5 wird das Siliziumsubstrat unter Verwendung von entweder LPCVD- oder plasmaverstärkten CVD-("PECVD")-Techniken sowie Kombinationen mit mindestens einer der obigen Techniken und dergleichen weiter bearbeitet, um eine Schicht aus Siliziumnitrid 52 mit einer Dicke von bevorzugt etwa 5 Nancmetern bis etwa 100 Nanometern auszubilden. Die Siliziumnitridschicht 52 wird über der Grabendeckoxidschicht 48, freiliegenden Seitenwänden des vertikalen Gatebereichs 42 und dem vertikalen Gatepolysilizium 50 angeordnet. Die Siliziumnitridschicht 52 wird dann durch ein Maskierungsverfahren von den nicht gezeigten Peripherie- oder Unterstützungsbereichen, d. h. den nicht zum Array gehörenden Bereichen, entfernt, und über den Unterstützungsbereichen wird eine nicht gezeigte Opferschicht aus Siliziumoxid aufgewachsen. Es ist anzumerken, daß vor dem Aufwachsen des Opferunterstützungsoxids das Arraydeckoxid 48 durch bekannte Verfahren wie etwa Naßätzen in auf Fluorwasserstoff basierenden Chemien in den Unterstützungsbereichen entfernt wird. Das Unterstützungsopferoxid wird dann aus dem freiliegenden Siliziumsubstrat 40 in den Unterstützungsbereichen aufgewachsen. Das Siliziumnitrid 52 in dem Arraybereich schützt das vertikale Gatepolysilizium 50 davor, oxidiert zu werden. Nicht gezeigte Unterstützungsimplantationen werden ausgebildet, das Opferoxid wird abgelöst, das Unterstützungsgateoxid wird aufgewachsen und eine Schicht aus Gatepolysilizium 54 wird abgeschieden. Der resultierende Arraybereich ist in Fig. 6 gezeigt.
  • Nunmehr unter Bezugnahme auf die Fig. 6-7 wird das Unterstützungspolysilizium 54 unter Verwendung einer Resistmaske und eines Ätzprozesses in dem Array maskiert und geätzt. Der Resist wird derart strukturiert, daß das Polysilizium 54 in dem Arraybereich freiliegt, aber in den Unterstützungsbereichen bedeckt ist. Dadurch kann das Polysilizium 54 entfernt werden, und zwar durch eine CDE-Technik ("chemical downstream etching"), die das Polysilizium 54 in dem Array selektiv zu der darunterliegenden Nitridschicht 52 isotrop entfernt. Dann wird die Nitridschicht 52 unter Verwendung bekannter Verfahren wie etwa Reaktives Ionenätzen ("RIE") anisotrop geätzt, um Siliziumnitridabstandshalter 56 wie in Fig. 7 gezeigt auszubilden. Das Resistmaterial wird dann von der ganzen Siliziumwaferoberfläche abgelöst. Als Alternative können nach der Ätzung der Siliziumnitridschicht 52 zur Ausbildung des Abstandshalters zusätzliche Abstandshalter ausgebildet werden. Nach der Ausbildung der Siliziumnitridabstandshalter 56 kann der Gateleiter gemäß in der Technik bekannten Verfahren ausgebildet werden. Der Gateleiter füllt den Raum zwischen den Abstandshaltern 56 in den Arraygräben.
  • Das Fotoresistmaterial kann unter Verwendung eines Ablöseverfahrens oder einer Kombination von Ablöseverfahren abgelöst werden. Bei der Ablösung von Fotoresistmaterial von einer Oberfläche wie etwa Silizium können zu Beispielen möglicher Resistablöseverfahren naßchemische Ablöseverfahren (wie etwa phenolische organische Ablösemittel, Lösungsmittel-/Amin- Ablösemittel, spezielle Naßablösemittel), Trockenablösen und dergleichen zählen.
  • Nunmehr unter Bezugnahme auf eine alternative Ausführungsform in den Fig. 8-10 wird über dem in Fig. 8 gezeigten Siliziumsubstrat eine Schicht aus Polysilizium 58 oder bevorzugt N+-dotiertem Polysilizium 58 mit einer Dicke von bevorzugt etwa 1000 Angström bis etwa 2000 Angström, besonders bevorzugt etwa 1200 Angström, abgeschieden. Die abgeschiedene Polysiliziumschicht 58 wird dann unstrukturiert ausgenommen, um die abgeschiedene Polysiliziumschicht 58 mit der Arraydeckoxidschicht 48 zu planarisieren (siehe Fig. 9).
  • Nunmehr unter Bezugnahme auf Fig. 10 wird der Rest des Gatestapels unter Verwendung von in der Technik bekannten Verfahren abgeschieden. Die Gatestapelstrukturen umfassen ein Gate 64, das bevorzugt aus Wolfram, Wolframnitrid, Wolframsilizid, Kombinationen mit mindestens einem der obigen Materialien und dergleichen besteht, und eine Gatenitridkappe 60. Die Gatestapelstruktur wird vor der Ausbildung einer oder mehrerer Siliziumnitridabstandshalter 62 unter Verwendung von LPCVD-Techniken, PECVD-Techniken, Nitrierungstechniken, Kombinationen mit mindestens einer der obigen Techniken und dergleichen strukturiert. Insbesondere wird ein Siliziumnitridabstandshalter 62 entlang jeder Seitenwand der Gatestapelstruktur ausgebildet. Die Arraydeckoxidschicht 48 wird selektriv zu Nitrid geätzt, d. h. Siliziumnitridabstandshalter 62, bis die Siliziumsubstratoberfläche 40 freiliegt. Die resultierenden Siliziumnitridabstandshalter 62 kontaktieren die Siliziumnitridabstandshalter 56, was eine Isolierschicht zwischen der Gatestapelstruktur und dem Bitleitungsdiffusionsbereich 44 erzeugt und gestattet, daß der nachfolgende Bitleitungskontakt zum vertikalen Arraygatepolysilizium 50 grenzenlos ist.
  • Wie weiter oben erwähnt wurde, kann beginnend mit dem in Fig. 7 gezeigten Siliziumsubstrat unter Verwendung bekannter Verfahren wie etwa CVD-Techniken zum konformen Abscheiden des Gateleiters 64 ein Gate 64 wie oben beschrieben zwischen den Siliziumnitridabstandshaltern 56 auf den vertikalen Gatepolysiliziumbereichen 42 ausgebildet werden, bis die vertikalen Gatepolysiliziumbereiche 42 zwischen den Siliziumnitridabstandshaltern 56 gefüllt sind. Dann wird die Gatenitridkappe 60 unter Verwendung von LPCVD- Techniken, PECVD-Techniken, Nitrierungstechniken, Kombinationen mit mindestens einer der obigen Techniken und dergleichen auf dem Gate 64 ausgebildet werden, um eine oder mehrere Gatestapelstrukturen auszubilden. Die resultierenden Gatestapelstrukturen werden dann geätzt, und auf beiden Seitenwänden der Gatestapelstrukturen werden unter Verwendung von LPCVD-Techniken, PECVD- Techniken, Nitrierungstechniken, Kombinationen mit mindestens einer der obigen, Techniken und dergleichen wie in Fig. 10 dargestellt eine oder mehrere Siliziumnitridabstandshalter 62 ausgebildet.
  • Nach der Ausbildung der Gatestapelstrukturen auf der Siliziumsubstratoberfläche und ihrer Ausrichtung darauf kann das Substrat weiter bearbeitet werden, um Bauelemente und lokale Interconnects zu bilden, wie etwa um Bitleitungen, Zwischenebenendielektrika, zusätzliche Verdrahtungsebenen und dergleichen auszubilden.
  • Bei einer alternativen Ausführungsform wird nach der Opferunterstützungsoxidation und den Unterstützungsimplantationen die Siliziumnitridschicht 52 durch RIE geätzt, um in dem Array einen Abstandshalter 56 auszubilden. Während der Unterstützungsgateoxidation wird das vertikale Arraygatepolysilizium 50 oxidiert (nicht gezeigt), und dieses Oxid wird unter Verwendung von Naßätzverfahren auf der Basis von Fluorwasserstoff entfernt, bevor das Polysilizium 58 oder der Gateleiter 64 abgeschieden wird. Nach einer weiteren Ausführungsform wird der Siliziumnitridabstandshalter 56 vor der Abscheidung der Siliziumnitridschicht 52 ausgebildet.
  • Es ist anzumerken, daß sich die in Fig. 12 gezeigte Draufsicht auf die in der vorliegenden Erfindung vorgestellte Struktur von dem in Fig. 11 gezeigten Stand der Technik unterscheidet. Wie man in Fig. 11 sehen kann, werden die inneren Abstandshalter 70 nur zwischen dem tiefen Graben 72 und dem aktiven Bereich 74 ausgebildet. Bei der vorliegenden Erfindung jedoch werden die inneren Abstandshalter 70 nach der Shallow- Trench-Isolation (STI) ausgebildet, und somit werden die Abstandshalter 70 entlang der ganzen Oberfläche des freiliegenden Grabens 72 und entlang der Kante des STI- Oxidbereichs 76 ausgebildet, wie in Fig. 12 gezeigt.
  • Wenngleich die Erfindung unter Bezugnahme auf ein Ausführungsbeispiel beschrieben worden ist, versteht der Fachmann, daß verschiedene Änderungen vorgenommen werden können und Äquivalente für Elemente davon substituiert werden können, ohne vom Schutzbereich der Erfindung abzuweichen. Außerdem können viele Modifikationen vorgenommen werden, um eine bestimmte Situation oder ein bestimmtes Material an die Lehren der Erfindung anzupassen, ohne von dem wesentlichen Schutzbereich davon abzuweichen. Deshalb soll die. Erfindung nicht begrenzt sein auf die besondere Ausführungsform, die als das beste Verfahren offenbart ist, das zur Ausführung dieser Erfindung in Betracht gezogen wird, sondern die Erfindung soll alle Ausführungsformen einschließen, die in den Schutzbereich der beigefügten Ansprüche fallen.

Claims (15)

1. Verfahren zum Ausbilden einer Halbleiterspeicherzellenarraystruktur, das folgendes umfaßt:
Bereitstellen einer vertikalen MOSFET-DRAM-Zellenstruktur mit einer abgeschiedenen Polysiliziumschicht, die bis auf eine Oberfläche eines Grabendeckoxids in einem Arraygraben eines Siliziumsubstrats planarisiert ist;
Ausbilden eines Shallow-Trench-Isolation-Oxidbereichs entlang des Arraygrabens;
Ätzen der Polysiliziumschicht selektiv zu einer Nitridschicht auf dem Siliziumsubstrat zum Ausbilden eines oder mehrerer Siliziumnitridabstandshalter zwischen einem Bitleitungsdiffusionsbereich und einem vertikalen Gatepolysiliziumbereich und zwischen dem Shallow-Trench-Isolation-Oxidbereich und dem vertikalen Gatepolysiliziumbereich; und
Abscheiden einer Gatestapelstruktur über dem vertikalen Gatepolysiliziumbereich und zwischen dem einen oder den mehreren Siliziumnitridabstandshaltern zum Ausbilden eines grenzenlosen Kontakts zwischen der Gatestapelstruktur und dem Bitleitungsdiffusionsbereich und dem Shallow-Trench-Isolation- Oxidbereich.
2. Verfahren nach Anspruch 1, wobei das Ätzen weiterhin Reaktives Ionenätzen der Nitridschicht zum Ausbilden der Siliziumnitridabstandshalter auf einer oder mehreren Seitenwänden des vertikalen Gatepolysiliziumbereichs und Begrenzen des Bitleitungsdiffusionsbereichs und des Shallow-Trench- Isolation-Oxidbereichs umfaßt.
3. Verfahren nach Anspruch 1, wobei die Abscheidung weiterhin folgendes umfaßt:
Abscheiden einer Polysiliziumschicht auf der Nitridschicht;
unstrukturiertes Ausnehmen der Polysiliziumschicht;
Abscheiden eines Gatestapels und eines Gatekappennitrids zum Ausbilden der Gatestapelstrukturen zwischen den Siliziumnitridabstandshaltern auf dem vertikalen Gatepolysiliziumbereich;
Strukturieren der Gatestapelstruktur;
Ausbilden eines oder mehrerer Siliziumnitridabstandshalter auf einer der mehreren Seitenwänden der Gatestapelstruktur, wobei die Siliziumnitridabstandshalter die Siliziumnitridabstandshalter der vertikalen Gatepolysiliziumbereiche kontaktieren; und
Ätzen des Grabendeckoxids zum Freilegen des Siliziumsubstrats und des Bitleitungsdiffusionsbereichs.
4. Verfahren nach Anspruch 1, wobei das Abscheiden weiterhin folgendes umfaßt:
Abscheiden eines Gatestapels zwischen den Siliziumnitridabstandshaltern auf dem vertikalen Gatepolysiliziumbereich;
Abscheiden eines Gatekappennitrids auf dem Gatestapel zum Ausbilden einer Gatestapelstruktur; und
Ausbilden einer oder mehrerer Siliziumnitridabstandshalter auf einer der mehreren Seitenwänden der Gatestapelstruktur, wobei die Siliziumnitridabstandshalter die Siliziumnitridabstandshalter des Siliziumsubstrats kontaktieren und vertikal auf diese ausgerichtet sind.
5. Verfahren nach Anspruch 1, weiterhin mit dem Abscheiden eines Polysiliziums in dem vertikalen Gatepolysiliziumbereich.
6. Verfahren nach Anspruch 1, weiterhin mit dem Ausbilden einer Nitridschicht mit einer Dicke von etwa fünf Nanometern bis etwa einhundert Nanometern auf der abgeschiedenen Polysiliziumschicht.
7. Verfahren nach Anspruch 6, wobei die Ausbildung weiterhin eine Abscheidungstechnik ausgewählt aus der Gruppe bestehend aus LPCVD-(low pressure chemical vapor deposition)-Techniken, plasmaverstärkten CVD-Techniken und Kombinationen aus mindestens einer der obigen Abscheidungstechniken umfaßt.
8. Verfahren zum Ausbilden einer Halbleiterspeicherzellenarraystruktur, das folgendes umfaßt:
Bereitstellen einer vertikalen MOSFET-DRAM-Zellenstruktur mit einer abgeschiedenen Polysiliziumschicht, die bis auf eine Oberfläche des Grabendeckoxids in einem Arraygraben eines Siliziumsubstrats planarisiert ist;
Ausbilden eines Shallow-Trench-Isolation-Oxidbereichs entlang des Arraygrabens;
Ätzen der Polysiliziumschicht selektiv zu einer Nitridschicht auf dem Siliziumsubstrat;
Ätzen der Nitridschicht zum Ausbilden einer oder mehrerer Siliziumnitridabstandshalter zwischen einem vertikalen Gatepolysiliziumbereich und dem Shallow-Trench-Isolation-Bereich;
Abscheiden einer zweiten Polysiliziumschicht auf der Nitridschicht;
unstrukturiertes Ausnehmen der zweiten Polysiliziumschicht;
Abscheiden eines Gatestapels und eines Gatekappennitrids zum Ausbilden der Gatestapelstrukturen zwischen den Siliziumnitridabstandshaltern auf dem vertikalen Gatepolysiliziumbereich;
Strukturieren der Gatestapelstruktur;
Ausbilden eines oder mehrerer Siliziumnitridabstandshalter auf einer der mehreren Seitenwänden der Gatestapelstruktur, wobei die Siliziumnitridabstandshalter die Siliziumnitridabstandshalter der vertikalen Gatepolysiliziumbereiche kontaktieren; und
Ätzen des Grabendeckoxids zum Freilegen des Siliziumsubstrats und des Bitleitungsdiffusionsbereichs.
9. Verfahren zum Ausbilden einer Halbleiterspeicherzellenarraystruktur, das folgendes umfaßt:
Bereitstellen einer vertikalen MOSFET-DRAM-Zellenstruktur mit einer abgeschiedenen Polysiliziumschicht, die bis auf eine Oberfläche eines Grabendeckoxids in einem Arraygraben eines Siliziumsubstrats planarisiert ist;
Ausbilden eines Shallow-Trench-Isolation-Oxidbereichs entlang des Arraygrabens;
isotropes Entfernen der Polysiliziumschicht selektiv zu einer Nitridschicht auf dem Siliziumsubstrat;
anisotropes Ätzen der Nitridschicht zum Ausbilden einer oder mehrerer Siliziumnitridabstandshalter, die an einen vertikalen Gatepolysiliziumbereich des Siliziumsubstrats angrenzen und zwischen dem vertikalen Gatepolysiliziumbereich und den Shallow-Trench-Isolation-Bereichen angeordnet sind;
Abscheiden eines Gatestapels zwischen den Siliziumnitridabstandshaltern auf dem vertikalen Gatepolysiliziumbereich;
Abscheiden eines Gatekappennitrids auf dem Gatestapel zum Ausbilden einer Gatestapelstruktur; und
Ausbilden einer oder mehrerer Siliziumnitridabstandshalter an einer oder mehreren Seitenwänden der Gatestapelstruktur, wobei die Siliziumnitridabstandshalter die Siliziumnitridabstandshalter des vertikalen Gatepolysiliziumbereichs kontaktieren und die Gatestapelstruktur von dem Bitleitungsdiffusionsbereich isolieren.
10. Vertikale MOSFET-Struktur, die beim Ausbilden eines dynamischen Direktzugriffsspeichers verwendet wird, umfassend:
eine Gatestapelstruktur, die einen oder mehrere Siliziumnitridabstandshalter umfaßt;
einen in einem Arraygraben angeordneten vertikalen Gatepolysiliziumbereich, der einen oder mehrere Siliziumnitridabstandshalter umfaßt;
einen Bitleitungsdiffusionsbereich;
einen Shallow-Trench-Isolation-Bereich, der an den Arraygraben angrenzt; und
wobei die Gatestapelstruktur derart auf dem vertikalen Gatepolysiliziumbereich angeordnet ist, daß die Siliziumnitridabstandshalter der Gatestapelstruktur und der vertikale Gatepolysiliziumbereich einen grenzenlosen Kontakt mit dem Bitleitungsdiffusionsbereich und dem Shallow-Trench- Isolation-Bereich bilden.
11. Vertikale MOSFET-Struktur nach Anspruch 10, weiterhin mit einem an einer Seitenwand des vertikalen Gatepolysiliziumbereichs ausgebildeten Oxidkragen.
12. Vertikale MOSFET-Struktur nach Anspruch 10, wobei die Siliziumnitridabstandshalter an einer Seitenwand der Gatestapelstruktur ausgebildet sind.
13. Vertikale MOSFET-Struktur nach Anspruch 10, wobei die Siliziumnitridabstandshalter an einer Seitenwand des vertikalen Gatepolysiliziumbereichs und zwischen dem Bitleitungsdiffusionsbereich und dem vertikalen Gatepolysiliziumbereich ausgebildet sind.
14. Vertikale MOSFET-Struktur nach Anspruch 10, wobei der grenzenlose Kontakt weiterhin die Siliziumnitridabstandshalter der Gatestapelstruktur umfaßt und die Siliziumnitridabstandshalter des vertikalen Gatepolysiliziumbereichs vertikal ausgerichtet sind.
15. Vertikale MOSFET-Struktur, die zum Ausbilden eines dynamischen Direktzugriffsspeichers verwendet wird, umfassend:
eine Gatestapelstruktur mit einem oder mehreren, an einer Seitenwand der Gatestapelstruktur angeordneten Siliziumnitridabstandshaltern;
einen vertikalen Gatepolysiliziumbereich mit einem oder mehreren, an einer Seitenwand und gegenüber einem Bitleitungsdiffusionsbereich und einem Shallow-Trench-Isolation-Bereich angeordneten Siliziumnitridabstandshaltern; und
wobei die Gatestapelstruktur derart an dem vertikalen Gatepolysiliziumbereich angeordnet ist, daß sich die Siliziumnitridabstandshalter der Gatestapelstruktur und der vertikale Gatepolysiliziumbereich berühren und vertikal ausgerichtet sind, um einen grenzenlosen Kontakt zwischen der Gatestapelstruktur und dem Bitleitungsdiffusionsbereich und zwischen der Gatestapelstruktur und dem Bitleitungsdiffusionsbereich zu bilden.
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