EP1116270A1 - Integrierte schaltungsanordnung mit vertikaltransistoren und verfahren zu deren herstellung - Google Patents

Integrierte schaltungsanordnung mit vertikaltransistoren und verfahren zu deren herstellung

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Publication number
EP1116270A1
EP1116270A1 EP99955764A EP99955764A EP1116270A1 EP 1116270 A1 EP1116270 A1 EP 1116270A1 EP 99955764 A EP99955764 A EP 99955764A EP 99955764 A EP99955764 A EP 99955764A EP 1116270 A1 EP1116270 A1 EP 1116270A1
Authority
EP
European Patent Office
Prior art keywords
layer
trenches
layer sequence
produced
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
EP99955764A
Other languages
English (en)
French (fr)
Inventor
Wolfgang RÖSNER
Franz Hofmann
Emmerich Bertagnolli
Bernd Göbel
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1116270A1 publication Critical patent/EP1116270A1/de
Pending legal-status Critical Current

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/27—ROM only
    • H10B20/40—ROM only having the source region and drain region on different levels, e.g. vertical channel

Definitions

  • the invention relates to an integrated circuit arrangement with at least one transistor and to a method for the production thereof.
  • An electronic circuit that is integrated in a substrate has a high packing density, because on the one hand its switching speed is high due to the short distances between its components and on the other hand its dimensions are small.
  • em upper source / drain region m an upper part of Siliziummsel and the lower source / drain region adjacent generated except ⁇ half and on the side of the Siliziummsel.
  • the channel region is arranged in the silicon cell below the upper source / drain region. The channel length is therefore determined by the etching depth when the silicon granules are produced.
  • German DR 195 19 160 C1 proposes a DRAM cell arrangement in which each memory cell comprises a projection-like semiconductor structure, the first source / drain region, the channel region arranged underneath and the second source / dram region arranged below comprises and which is surrounded by a gate electrode in a ring.
  • Semiconductor structures of memory cells are arranged in rows and columns. Self-aligned around word lines, i.e. Without using masks to be adjusted, distances between semiconductor structures arranged along the columns are smaller than distances between semiconductor structures arranged along the rows.
  • the word lines are formed by depositing and scratching back conductive material in the form of gate electrodes which are adjacent to one another along the columns.
  • an integrated circuit arrangement with at least one vertical MOS transistor for a substrate is provided adjacent to a surface on a top ⁇ of the substrate layer is doped by a first conductivity type.
  • a structured layer sequence with a lower layer, a middle layer doped by the first conductivity type and an upper layer is arranged on the substrate.
  • the layer sequence has at least a first lateral and a second lateral surface, which are each formed by the lower layer, the middle layer and the upper layer.
  • the lower layer can be used as a first source / drain region of the transistor, the middle layer as a channel region of the transistor and the upper layer as a second source / drain region of the transistor.
  • the problem is also solved by a method for producing an integrated circuit arrangement with at least one vertical MOS transistor, in which, in order to form a layer sequence on a substrate which is doped in a layer adjacent to a surface of the substrate of a first conductivity type, first a lower doped layer, which can be used as the first source / drain region of the transistor, above that a middle layer doped of the first conductivity type, which can be used as the channel region of the transistor, and above that a doped upper layer, which can be used as the second source / Drain area of the transistor can be used to be generated.
  • a connection structure doped with the first conductivity type is produced on a first surface of the layer sequence in such a way that it borders least to the middle layer and the lower layer at ⁇ and extends into the substrate.
  • the layer sequence is structured in such a way that a second surface of the layer sequence opposite the first surface is generated. At least on the second surface of the layer sequence, a gate dielectric and an adjacent gate electrode are produced.
  • connection structure enables charge to flow away from the channel area, so that, in contrast to the transistor according to Risch et al (see above), floating body effects are avoided.
  • the channel area does not become electrically charged even at high frequencies.
  • connection structure preferably consists of monocrystalline semiconductor material, such as e.g. Silicon and / or germanium.
  • the connection structure is e.g. generated by epitaxy in a trench that the
  • Layer sequence cuts or cuts It is advantageous to provide a low dopant concentration, for example up to 3 * 10 17 cm -3 , of the connection structure in order to keep capacities between the substrate and the gate electrode small.
  • connection structure polycrystalline semiconductor material such as polysilicon can be used for the connection structure.
  • the trench is filled with the semiconductor material.
  • the semiconductor material can be applied in a thickness that is not sufficient to fill the trench.
  • the semiconductor material can then be etched back are so that the connection structure is produced in the form of a spacer.
  • the connection structure comprises polycrystalline material or material with many defects, it is advantageous to provide a high dopant concentration of the connection structure, for example 5 * 10 8 cm -3 to 10 ⁇ 0 cm -3 , in order to expand space charge zones in the connection structure to decrease in.
  • connection structure To increase breakdown voltages between the connection structure and the source / drain regions and at the same time
  • connection structures To prevent reaching through space charge zones, it is within the scope of the invention to increase their dopant concentration during the production of the connection structures, so that inner parts of the connection structures are doped higher than outer parts.
  • a particularly high packing density of the circuit arrangement can be achieved if a width of the connection structure and / or a distance between the first surface and the second surface of the layer sequence, which is opposite the first surface, is smaller than the minimum one used in the manufacture of the circuit arrangement Structure size F that can be produced by photolithography.
  • connection structure is generated on the first surface of the layer sequence and the gate dielectric is generated on the second surface of the layer sequence, and thus the two surfaces are subjected to different process steps, it is advantageous if the layer sequence is generated in two different process steps.
  • a mask is applied to the surface which leaves at least one area of F-2 of the upper layer free. The mask is made by a
  • Spacer widens by depositing and etching back material. This will expose the exposed area to the top Layer reduced to sublithographic dimensions.
  • the exposed surface of the upper layer is exposed to a first etching process, with selective etching to the spacer and the mask.
  • the connection structure is then created.
  • the mask is removed selectively to the spacer.
  • the second surface of the layer sequence is generated by a second etching process, etching being selective to the spacer.
  • connection structure consists of the same semiconductor material as the upper layer, the middle layer or the lower layer, then an auxiliary structure is produced above the connection structure in order to protect the connection structure when the second surface of the layer sequence is generated. If an upper surface of the connection structure lies under an upper surface of the mask, the auxiliary structure can be produced by depositing material and planarizing it until the mask is exposed.
  • the layer sequence and the further layer sequence are preferably produced by structuring a single upper layer, middle layer and lower layer.
  • the layer sequences are generated, for example, by selective epitaxy within a suitable mask.
  • the designation "upper layer” is used for the continuous upper layer produced at the beginning of the production process, from which parts of the layer sequences are produced.
  • the analogous applies to the "middle layer” and the “lower layer” upper layer of the layer sequence "only a certain part of this layer sequence. If the layer sequences are generated from the upper layer, “the upper layer of the layer sequence” means the same as “the part of the upper layer belonging to the layer sequence”.
  • the upper layer of the layer sequence and an upper layer of the further layer sequence serve as the second source / drain region of the transistor
  • the middle layer of the layer sequence and the middle layer of the further layer sequence serve as the channel region of the transistor and the lower layer of the layer sequence and a lower one Layer of the further layer sequence as the first source / drain region of the transistor
  • the transistor has a particularly large channel width.
  • the gate electrode and the further gate electrode form a common gate electrode.
  • the upper layer, the middle layer and the lower layer can be structured in such a way that they surround the connection structure, so that the layer sequence and the further layer sequence merge into one another.
  • the layer sequence and the further layer sequence can alternatively be separated by the connection structure.
  • the mask leaves a square area, for example, so that a closed spacer is formed when the mask is widened and a correspondingly structured layer sequence can thus be generated.
  • the mask is strip-shaped, for example, so that two spacers separated from one another and thus two layer sequences separated from one another are produced.
  • Em doped by a second conductivity type opposite the first conductivity type opposite ⁇ area may be disposed over the interconnect structure to connect the top layer of the layer sequence and the upper layer of the further layer sequence electrically.
  • an upper part of the connection structure can be implanted, so that said upper part m is converted into the doped region.
  • the upper layer of the further layer sequence serves as a second source / dram region of a further transistor
  • the middle layer of the further layer sequence serves as an channel region of the further transistor
  • the lower layer of the further layer sequence serves as a first source / dram region of the further transistor Transistor
  • the packing density of the circuit arrangement is particularly high, since the connection structure acts on the one hand as a common connection structure of the two layer sequences and on the other hand separates the transistors from one another.
  • the doped region can also be provided here so that the two transistors are connected in series.
  • the circuit arrangement can be used, for example, as a memory cell arrangement.
  • the layer sequence and the further layer sequence form a pair, the second surface of the layer sequence lying opposite the first surface of the layer sequence and the first surface of the further layer sequence lying opposite the first surface of the layer sequence.
  • Several pairs that are analogous to the pair are arranged in an xy grid. At least one part of the pairs are separated from one another by first separating trenches which run essentially parallel to one another, so that one of the pairs and one of the first separating trenches are arranged alternately next to one another and the second areas of the layer sequences of the pairs adjoin the first separating trenches.
  • Word lines that run across the first separation trench are connected to the gate electrodes.
  • Lower bit lines are preferably parts of the lower ones Layer and run across the word lines.
  • the trenches in which the connecting structures belonging to the pairs are produced are produced in the form of strips.
  • the first dividing trenches run parallel to the trenches.
  • the lower layer is structured at least by the trenches, so that the lower bit lines adjoin the connection structures and run parallel to them.
  • first separating trenches are produced in such a way that they reach into the lower layer without cutting them through, one of the lower bit lines and one of the trenches are alternately arranged next to one another.
  • a circuit arrangement can be used, for example, as a ROM cell arrangement. Pairs which are arranged between two of the first separating trenches which are adjacent to one another merge into one another, so that the associated connection structures form a common connection structure which has cross sections parallel to the surface, which are strip-shaped and essentially parallel to the first Divide trench. The analog applies to the doped regions that form upper bit lines.
  • the gate electrodes are parts of the word lines which have strip-shaped cross sections parallel to the surface. Each pair is part of two m series connected transistors, which are each connected between one of the upper bit lines and one of the lower bit lines.
  • Memory cell includes a transistor.
  • the memory cell can be made with an area of 2F-2.
  • Information is stored in the form of dopant concentrations in the channel regions and thus in the form of threshold voltages of the transistors.
  • the associated word line is driven and measured as to whether or not current flows between the associated upper bit line and the associated lower bit line.
  • the dopant concentrations of the channel regions of the transistors can be set by masked oblique implantation. If the first separation trenches are produced in such a way that they cut through the lower layer, one of the lower bit lines is arranged between one of the trenches and one of the first separation trenches.
  • Such a circuit arrangement can be used, for example, as a DRAM cell arrangement.
  • connection structures of pairs which are arranged between two mutually adjacent first separation trenches form a common connection structure.
  • the connecting structure has a cross section parallel to the surface, which is strip-shaped and runs parallel to the first separating trench.
  • the pairs which are arranged between two of the first separation trenches which are adjacent to one another do not merge into one another, but are separated from one another by second separation trenches.
  • Separation trenches run across the first separation trench and extend into the lower layer.
  • the second separation trench does not cut through the lower layer so that the lower bit lines are not interrupted.
  • the connection structures are also not interrupted by the second dividing trench.
  • one of the pairs is part of one of the transistors.
  • the transistor is connected to two lower bit lines which adjoin the associated connection structure.
  • the two lower bit lines are e.g. m connected together in a periphery of the DRAM cell arrangement and act as a single bit line.
  • the upper layers and the doped regions act as first capacitor electrodes of capacitors.
  • a capacitor dielectric is placed over the upper layers and the doped regions, and a second capacitor electrode is used as a common capacitor. satorplatte all capacitors can be formed, arranged ⁇ .
  • the word lines of the DRAM cell arrangement are preferably configured differently, since they would otherwise run over the capacitors which are arranged over the upper layers.
  • the word lines are formed, for example, by the gate electrodes which laterally surround the pairs in an annular manner and adjoin one another within the first separating trench.
  • a memory cell of the DRAM cell arrangement comprises one of the transistors and one of the capacitors, which are connected to one another in a row.
  • the memory cell can be manufactured with an area of 4F2.
  • the information of a memory cell is stored in the form of a charge on the associated capacitor.
  • one of the pairs is part of two transistors.
  • the doped regions are not provided so that the transistors are separated from one another.
  • the lower bit lines act as individual bit lines.
  • a memory cell of such a DRAM cell arrangement can have an area of only 2F 2 .
  • a FRAM (ferroelectric RAM) cell arrangement is generated if the capacitor dielectric contains an ferroelectric material.
  • the mask for generating the layer sequences and the connection structures can comprise a first auxiliary layer and a second auxiliary layer arranged above it, the first auxiliary layer being selectively etchable to the spacer and the second auxiliary layer being selectively etchable to the semiconductor material.
  • the first auxiliary layer and the second auxiliary layer are structured in the form of strips, so that the upper layer is partially exposed.
  • the second auxiliary layer and the spacers act as a mask.
  • the second auxiliary layer and the spacers are removed until the first auxiliary layer is exposed.
  • the first auxiliary layer is then selectively removed from the spacers and the auxiliary structures, so that the spacers and the auxiliary structures can act as a mask when producing the first separating trench.
  • the word lines of the DRAM cell arrangement can be generated in a self-aligned manner, that is to say without using masks to be adjusted, if distances between pairs adjacent to one another transversely to the first separation trench are smaller than distances between pairs adjacent to one another parallel to the first separation trench.
  • material m of such a thickness can be deposited to produce the word lines that the first separating trenches but not the second separating trenches are filled. Scratching then creates the second separating trench spacer, while the bottom of the first
  • the trench remains covered by the material. Without masks, the gate electrodes are thus produced, which surround the pairs in a ring and adjoin one another within the first trench.
  • Auxiliary layer adjacent to the spacers are generated by depositing material and etching back.
  • ⁇ preferably consist de further spacer made of the same material as the spacer.
  • the first separating trenches are created, the spacers, the further spacers and the auxiliary structures acting as a mask.
  • the first separation trenches produced in this way are narrower than the first separation trenches of the ROM cell arrangement described above.
  • the second dividing trenches can be produced with a lithographically structured mask, so that their widths are significantly larger than the widths of the first dividing trenches and are, for example, F.
  • FIG. 1 shows a cross section through a first substrate after a lower layer, a middle layer, an upper layer, a protective layer, a first auxiliary layer, a second auxiliary layer, spacers and trenches have been produced.
  • FIG. 2 shows the cross section from FIG. 1 after connection structures, doped regions and auxiliary structures have been produced and the second auxiliary layer has been removed.
  • FIG. 3 shows the cross section from FIG. 2 after the first auxiliary layer, the protective layer, the spacers and the auxiliary structures have been removed and separating trenches and layer sequences of transistors have been produced.
  • FIG. 4a shows the cross section from FIG. 3 after a gate dielectric and word lines have been generated.
  • FIG. 4b shows a top view of the first substrate, in which the upper layer, the doped regions, the trenches and the word lines are shown.
  • FIG. 5 shows a cross section through a second substrate after a lower layer, a middle layer, an upper layer, spacers, connection structures, doped regions, auxiliary structures and further spacers have been produced.
  • Figure 6a shows the cross section of Figure 5 after the first
  • Isolation trench, second isolation trench and layer sequences of transistors were generated.
  • Figure ⁇ b shows a cross section perpendicular to the cross section from Figure 6a through the second substrate, after the process steps from Figure 6a.
  • FIG. 6c shows a top view of the second substrate, which shows the upper layer, the doped regions, the first separation trench and the second separation trench.
  • FIG. 7a shows the cross section from FIG. 6a after insulating structures, a gate dielectric, word lines, a capacitor dielectric and a capacitor electrode have been produced.
  • FIG. 7b shows the cross section from FIG. 6b after the process steps from FIG. 7a.
  • a 250 nm technology is used, that is to say the minimum photolithographically producible structure size F is 250 nm.
  • a first substrate 1 is provided as the starting material, which is p-doped in a layer adjacent to a surface of the first substrate 1 with a dopant concentration of approximately 10 * * - 7 cm -3 . Epitaxy doped in situ results in an approx.
  • n-doped lower layer U 500 nm thick n-doped lower layer U is generated.
  • the dopant concentration of the lower layer U is approximately 10 20 cm " 3rd
  • An approximately 200 nm thick p-doped middle layer M is generated by m situ doped epitaxy on the lower layer U.
  • the dopant concentration of the middle layer M is approx. 3 x 10 * 17 cm -3 .
  • an approximately 200 nm thick n-doped upper layer 0 is generated on the middle layer M by in situ doped epitaxy, the dopant concentration of which is approximately 10 * 21 cm - 3 (see FIG. 1).
  • S1O2 is deposited using a TEOS method with a thickness of approximately 50 nm.
  • a first auxiliary layer H1 is produced by depositing polysilicon with a thickness of approximately 200 nm.
  • a second auxiliary layer H2 is produced over the first auxiliary layer H1 by depositing S1O2 m with a thickness of approximately 100 nm (see FIG. 1).
  • the protective layer S, the first auxiliary layer H1 and the second auxiliary layer H2 are structured into a strip-like mask by means of a photolithographic process.
  • the strips of the mask are approximately 250 nm wide and are spaced approximately 250 nm apart.
  • CHF3 + O2 and C2F5 + O2, for example, are suitable as etchants for structuring.
  • S1O2 is deposited to a thickness of approximately 80 nm and etched back with CHF 3 + O2. As a result, the mask is widened by the spacer Sp (see FIG. 1).
  • silicon is etched selectively to S1O2 with, for example, HBr + NF3 + He + O2 to a depth of approximately 1.1 ⁇ m, so that trenches G parallel to the strips of the mask are produced (see FIG. 1) .
  • connection structures V are generated in the trench G by selective epitaxy with a doping substance concentration of 3 ⁇ 10 17 cm -3 , which electrically connect the middle layer M to the first substrate 1 (see FIG. 2).
  • a The upper surface of the connection structure V is approximately the same height as an upper surface of the upper layer 0.
  • the connection structures V have a width of approximately 90 nm. The width of the connection structures V is therefore sublithographic. Connection structures V which are adjacent to one another are at a distance of approximately 410 nm from one another.
  • V n-doped regions are generated in the upper parts of the connection structures, the dopant concentration of which is approximately 5 ⁇ 10 20 cm -3 (see FIG. 2).
  • S1O2 is deposited with a thickness of approx. 300 nm and chemically-mechanically polished.
  • the second auxiliary layer H2 is removed and part of the spacer Sp is removed.
  • Auxiliary structures H made of S1O2 are formed over the doped regions Ge (see FIG. 2).
  • the first auxiliary layer Hl is removed by selectively etching polysilicon to S1O2 with, for example, C2F5 + O2, so that the spacers Sp and the auxiliary structures H act as a mask.
  • S1O2 is then etched to a depth of approximately 50 nm with CHF3 + O2, so that the protective layer S is removed and the upper layer 0 is partially exposed.
  • separation trench T silicon is etched with HBr + NF3 + He + O2, for example, the auxiliary structures H and the spacers Sp acting as a mask.
  • the separating trenches T are approximately 600 nm deep and extend into the lower layer U without cutting them through (see FIG. 3).
  • Layer sequences SF, SF * arise from the upper layer 0, the middle layer M and the lower layer U, which adjoin the connection structures V with first areas and adjoin the separating trench T with second areas.
  • the distance between the first surface and the second surface of a layer sequence SF, SF * is approximately 80 nm and is therefore sublithographical.
  • the separating trenches T are self-aligned to the trenches G.
  • the spacers Sp and the auxiliary structures H are then selectively removed to silicon by etching SiO 2.
  • selected layer sequences SF * are implanted in such a way that the dopant concentration of the associated parts C of the middle layer M increases to approximately 10-1 c -3 (see FIG. 3).
  • n-doped polysilicon is deposited in situ to a thickness of approximately 200 nm and structured in a strip shape using a photolithographic method (see FIGS. 4a and 4b).
  • the word lines W run transversely to the trenches G. Parts of the word lines W located in the separating trenches T can be used as gate electrodes of vertical transistors. Cross sections through the word lines W parallel to the surface and above the upper layer 0 are strip-shaped.
  • the structured lower layer U acts as lower bit lines and as source / drain regions of the transistors.
  • the lower bit lines and the connection structures V are arranged alternately next to one another.
  • the middle layer M acts as channel regions of the transistors.
  • the upper layer 0 and the doped regions Ge act as further source / drain regions of the transistors and as upper bit lines, which are strip-shaped and run parallel to the lower bit lines.
  • Each layer sequence SF, SF * is part of one of the transistors.
  • the transistors are connected in series with one another in the word line direction.
  • the transistors are each connected between one of the upper bit lines and one of the lower bit lines.
  • the circuit arrangement generated is suitable as a ROM cell arrangement.
  • Egg- ne memory cell comprises one of the transistors.
  • the space requirement per memory cell is only 2F 2 .
  • the associated word line W is driven and checked whether a current flows or not between the upper bit line and the lower bit line between which the transistor is connected. If the part of the middle layer M, which belongs to the associated layer sequence SF *, was implanted obliquely, none flows due to the higher threshold voltage of this transistor
  • a second substrate 2 made of silicon is provided as the starting material and, analogously to the first exemplary embodiment, is p-doped in a layer adjacent to a surface.
  • a lower layer U ', a middle layer M', an upper layer 0 ', spacer Spl', connecting structures V, doped regions Ge 'and auxiliary structures H' are produced (see FIG. 5).
  • SiO 2 is deposited to a thickness of approximately 80 nm and etched back with CH 3 + O2 (see FIG. 5). This exposes an exposed area of the upper layer 0 '.
  • second separating trenches T2 are produced which extend to the lower layer U 'enough without cutting them.
  • the second dividing trenches T2 cross the first dividing trenches Tl and are approximately 600 nm deep outside the first dividing trenches Tl.
  • HBr + NF3 + He + O2 is suitable as an etchant (see FIGS. 6b and 6c).
  • Layer sequences SF ' which are adjacent to one another and are separated from one another by one of the connecting structures V are at a distance of approximately 90 nm, while mutually adjacent layer sequences SF' which are separated from one another by one of the second trenches T2 'are at a distance of approx Have 250 nm from each other.
  • second insulating structures 12 m in the second separation trench T2 SiO 2 is deposited to a thickness of approximately 300 nm and planarized by chemical mechanical polishing until the upper layer 0 'is exposed. S1O2 is then jerked back so that the upper surfaces of the first insulating structures II and the second insulating structures 12 are approximately 500 nm below the surface of the sub- strats 2 lie.
  • the first insulating structures II thus have a thickness of approximately 600 nm and the second insulating structures 12 have a thickness of approximately 100 nm.
  • This process step ensures that a lattice-shaped flat base of S1O2 is formed within the first separating trench T1 and the second separating trench T2. The formation of undesirable conductive spacers between adjacent word lines W 'is avoided by the flat floor.
  • a thermal dielectric approx. 5 nm thick gate dielectric Gd ' is produced (see FIGS. 7a and 7b).
  • n-doped polysilicon is deposited in situ to a thickness of approximately 80 nm and etched back to a depth of approximately 150 nm.
  • the word lines W ' are self-aligned in the form of mutually adjacent gate electrodes which surround pairs of layer sequences SF' in a ring.
  • Parts of the word lines W 'located in the second trench T2 are spacer-shaped (see FIG. 7b).
  • connection structures V Two mutually adjacent layer sequences SF ', which are separated from one another by one of the connection structures V, form a pair which is part of a transistor.
  • the parts of the lower layer U 'belonging to the pair can be used as the first source / dram region of the transistor.
  • the parts of the middle layer M 'belonging to the pair can be used as channel regions of the transistor.
  • the parts of the upper layer 0 'and the doped regions Ge' belonging to the pair are suitable as the second source / dram region of the transistor.
  • the connection structures V connect the channel regions of the transistors to the substrate 2, as a result of which floating body effects are prevented.
  • a third insulating structure 13 is then produced by depositing S1O2 m with a thickness of approximately 300 nm and planarizing it by chemical-mechanical polishing until the upper layer 0 'is exposed (see FIGS. 7a and 7b). Subsequently, barium strontium titanate is applied in a thickness of approx. 20 nm, whereby a capacitor dielectric Kd is formed. The second source / drain regions of the transistors simultaneously act as first capacitor electrodes of capacitors.
  • n-doped polysilicon is deposited in situ to a thickness of approximately 200 nm (see FIGS. 7a and 7b).
  • the circuit arrangement produced is a DRAM cell arrangement in which a memory cell comprises one of the transistors and one of the capacitors which are connected in series.
  • Transistors arranged between two mutually adjacent first separation trenches T1 have first source / drain regions which are interconnected and form bit lines.
  • the bit lines are divided into two, so that said transistors are connected to two separate bit lines, which, however, are interconnected in a periphery of the DRAM cell arrangement.
  • the memory cell has an area of 4F 2 .
  • the capacitor dielectric can also consist of another material or comprise several layers, for example in the form of an ONO layer sequence.
  • the doped regions can be omitted in the DRAM cell arrangement.
  • Each transistor comprises a layer sequence.
  • the bit lines are operated as individual bit lines and are not connected in pairs in the periphery. In this case, a memory cell has an area of only 2F 2 .

Abstract

Der Transistor ist als vertikaler MOS-Transistor ausgestaltet und umfasst eine auf einem von einem ersten Leitfähigkeitstyp dotierten Substrat (1) angeordnete Schichtenfolge (SF, SF*) mit einer unteren Schicht (U) für ein erstes Source/Drain-Gebiet, einer vom ersten Leitfähigkeitstyp dotierten mittleren Schicht (M) für ein Kanalgebiet und einer oberen Schicht (O) für ein zweites Source/Drain-Gebiet. Zur elektrischen Verbindung des Kanalgebiets mit dem Substrat (1) ist eine vom ersten Leitfähigkeitstyp dotierte Verbindungsstruktur (V) an mindestens einer ersten Fläche der Schichtenfolge (SF, SF*) angeordnet. Eine Gateelektrode des Transistors ist an mindestens einer zweiten Fläche der Schichtenfolge (SF, SF*) angeordnet. Die Verbindungsstruktur (V) kann zwischen der Schichtenfolge (SF, SF*) und einer weiteren Schichtenfolge (SF, SF*) angeordnet sein, die zum selben oder zu einem weiteren Transistor gehören kann. Abmessungen der Verbindungsstruktur (V) und der Schichtenfolge (SF, SF*) können sublithografisch sein. Die Erzeugung erfolgt selbstjustiert. Die Schaltungsanordnung ist als Speicherzellenanordnung mit hoher Packungsdichte geeignet.

Description

INTEGRIERTE SCHALTUNGSANORDNUNG MIT VERTIKALTRANSISTOREN UND VERFAHREN ZU DEREN HERSTELLUNG
Die Erfindung bezieht sich auf eine integrierte Schaltungsanordnung mit mindestens einem Transistor und auf ein Verfahren zu deren Herstellung.
Für eine integrierte Schaltungsanordnung, d.h. eine elektronische Schaltung, die in einem Substrat integriert ist, ist eine hohe Packungsdichte vorteilhaft, da zum einen ihre Schaltgesch indigkeit aufgrund kurzer Abstände zwischen ihren Bauelementen hoch ist und zum anderen ihre Abmessungen gering sind.
In L. Risch et al, Vertical MOS Transistors with 70 nm Channel Length, ESSDERC (1995) 101, wird ein Transistor beschrieben, dessen Source/Dram-Gebiete und Kanalgebiet untereinan- der angeordnet sind. Dieser sogenannte vertikale Transistor nimmt weniger Flache ein als ein herkömmlicher planarer Transistor, dessen Source/Dram-Gebiete und Kanalgebiet nebeneinander angeordnet sind, und kann folglich zur Erhöhung der Packungsdichte einer integrierten Schaltungsanordnung beitra- gen. Es ist zu befurchten, daß bei diesem Transistor Floa- ting-Body-Effekte, wie z.B. Leckstrome aufgrund eines parasitären Bipolartransistors, auftreten. Insbesondere bei hohen Frequenzen wird sich vermutlich das Kanalgebiet elektrisch aufladen.
In H. Takato et al, „High Performance CMOS Surroundmg Gate Transistor (SGT) for Ultra High Density LSIs", IEDM (1988) 222, wird em vertikaler Transistor beschrieben, bei dem em unteres Source/Drain-Gebiet nicht direkt unter einem Kanalge- biet angeordnet ist, sondern unterhalb aber seitlich dazu versetzt. Das Kanalgebiet ist mit dem Substrat elektrisch verbunden. Zur Erzeugung des Transistors wird eine Siliziu- msel in em Substrat geatzt. Anschließend werden em Gate- dielektπkum und eine spacerformige Gateelektrode, die die Siliziummsel seitlich umgibt, erzeugt. Durch Implantation werden em oberes Source/Drain-Gebiet m einem oberen Teil der Siliziummsel und das untere Source/Drain-Gebiet außer¬ halb und seitlich an die Siliziummsel angrenzend erzeugt. Das Kanalgebiet ist n der Siliziummsel unterhalb des oberen Source/Drain-Gebiets angeordnet. Die Kanallange wird folglich durch die Atztiefe bei der Erzeugung der Siliziummsel be- stimmt.
In der deutschen Patentschrift 195 19 160 Cl ist eine DRAM- Zellenanordnung vorgeschlagen worden, bei der jede Speicherzelle eine vorsprungsartige Halbleiterstruktur umfaßt, die em erstes Source/Drain-Gebiet, e darunter angeordnetes Kanalgebiet und em darunter angeordnetes zweites Sour- ce/Dram-Gebiet umfaßt und die von einer Gateelektrode ringförmig umgeben wird. Halbleiterstrukturen von Speicherzellen sind m Reihen und Spalten angeordnet. Um Wortleitungen selbstjustiert, d.h. ohne Verwendung von zu justierenden Masken zu erzeugen, sind Abstände zwischen entlang den Spalten angeordneten Halbleiterstrukturen kiemer als Abstände zwischen entlang den Reihen angeordneten Halbleiterstrukturen. Die Wortleitungen entstehen durch Abscheiden und Ruckatzen von leitendem Material m Form von entlang der Spalten aneinander angrenzenden Gateelektroden.
Der Erfindung liegt die Aufgabe zugrunde, eine integrierte Schaltungsanordnung mit mindestens einem Transistor anzuge- ben, bei der Floatmg-Body-Effekte im Transistor vermieden werden können und die zugleich im Vergleich zum Stand der Technik mit erhöhter Packungsdichte und Prozeßgenauigkeit herstellbar ist. Ferner soll em Verfahren zur Herstellung einer solchen Schaltungsanordnung angegeben werden.
Das Problem wird gelost durch eine integrierte Schaltungsan- ordnung mit mindestens einem vertikalen MOS-Transistor, für die ein Substrat vorgesehen ist, das in einer an eine Ober¬ fläche des Substrats angrenzenden Schicht von einem ersten Leitfähigkeitstyp dotiert ist. Auf dem Substrat ist eine strukturierte Schichtenfolge mit einer unteren Schicht, einer vom ersten Leitfähigkeitstyp dotierten mittleren Schicht und einer oberen Schicht angeordnet. Die Schichtenfolge weist mindestens eine erste seitliche und eine zweite seitliche Fläche auf, die jeweils durch die untere Schicht, die mittlere Schicht und die obere Schicht gebildet werden. Die untere Schicht ist als ein erstes Source/Drain-Gebiet des Transistors, die mittlere Schicht als eine Kanalgebiet des Transistors und die obere Schicht als ein zweites Source/Drain- Gebiet des Transistors verwendbar. Zur elektrischen Verbindung des Kanalgebiets mit dem Substrat ist eine vom ersten Leitfähigkeitstyp dotierte Verbmdungsstruktur derart an mindestens der ersten Fläche der Schichtenfolge angeordnet, daß sie seitlich mindestens an die mittlere Schicht und an die untere Schicht angrenzt und in das Substrat hinein reicht. Ein Gatedielektrikum grenzt an mindestens die zweite Fläche der Schichtenfolge an, und eine Gateelektrode des Transistors grenzt an das Gatedielektrikum an.
Das Problem wird ferner gelöst durch ein Verfahren zur Herstellung einer integrierten Schaltungsanordnung mit minde- stens einem vertikalen MOS-Transistor, bei dem zur Bildung einer Schichtenfolge auf einem Substrat, das in einer an eine Oberfläche des Substrats angrenzenden Schicht von einem ersten Leitfähigkeitstyp dotiert ist, zunächst eine untere dotierte Schicht, die als erstes Source/Drain-Gebiet des Tran- sistors verwendbar ist, darüber eine vom ersten Leitfahigkeitstyp dotierte mittlere Schicht, die als Kanalgebiet des Transistors verwendbar ist, und darüber eine dotierte obere Schicht, die als zweites Source/Drain-Gebiet des Transistors verwendbar ist, erzeugt werden. Zur elektrischen Verbindung des Kanalgebiets mit dem Substrat wird an einer ersten Fläche der Schichtenfolge eine vom ersten Leitfähigkeitstyp dotierte Verbindungsstruktur derart erzeugt, daß sie seitlich minde- stens an die mittlere Schicht und an die untere Schicht an¬ grenzt und in das Substrat hinein reicht. Die Schichtenfolge wird so strukturiert, daß eine der ersten Fläche gegenüberliegende zweite Fläche der Schichtenfolge erzeugt wird. Min- destens an der zweiten Fläche der Schichtenfolge werden ein Gatedielektrikum und daran angrenzend eine Gateelektrode erzeugt .
Die Kanallänge des Transistors der Schaltungsanordnung ist durch die Dicke der mittleren Schicht bestimmt. Im Vergleich zum Transistor gemäß H. Takato et al (s.o.), bei dem die Kanallänge durch eine Ätztiefe bestimmt wird, kann die Kanallänge genauer eingestellt werden. Die Schaltungsanordnung ist folglich mit erhöhter Prozeßgenauigkeit herstellbar.
Die Verbindungsstruktur ermöglicht ein Abfließen von Ladung aus dem Kanalgebiet, so daß im Gegensatz zum Transistor gemäß Risch et al (s.o.) Floating-Body-Effekte vermieden werden. Auch bei hohen Frequenzen lädt sich das Kanalgebiet elek- trisch nicht auf.
Um Leckströme zu vermeiden, besteht die Verbindungsstruktur vorzugsweise aus monokristallinem Halbleitermaterial, wie z.B. Silizium und/oder Germanium. Die Verbindungsstruktur wird z.B. durch Epitaxie in einem Graben erzeugt, der die
Schichtenfolge anschneidet oder durchtrennt. Es ist vorteilhaft, eine niedrige Dotierstoffkonzentration, zum Beispiel bis 3*1017 cm-3, der Verbindungsstruktur vorzusehen, um Kapazitäten zwischen dem Substrat und der Gateelektrode klein zu halten.
Alternativ kann polykristallines Halbleitermaterial, wie z.B. Polysilizium, für die Verbmdungsstruktur verwendet werden. In diesem Fall wird der Graben mit dem Halbleitermaterial ge- füllt. Alternativ kann das Halbleitermaterial in einer Dicke aufgebracht werden, die nicht zur Füllung des Grabens ausreicht. Das Halbleitermaterial kann anschließend rückgeätzt werden, so daß die Verbindungsstruktur in Form eines Spacers erzeugt wird. Umfaßt die Verbindungsstruktur polykristallines Material oder Material mit vielen Defekten, so ist es vorteilhaft, eine hohe Dotierstoffkonzentration der Verbindungs- Struktur, z.B. 5*lθl8 cm-3 bis 10^0 cm-3, vorzusehen, um eine Ausdehnung von Raumladungszonen in die Verbindungsstruktur hinein zu verringern.
Um DurchbruchsSpannungen zwischen der Verbindungsstruktur und den Source/Drain-Gebieten zu erhöhen und gleichzeitig ein
Durchgreifen von Raumladungszonen zu verhindern, liegt es im Rahmen der Erfindung, während der Erzeugung der Verbindungsstrukturen ihre Dotierstoffkonzentration zu erhöhen, so daß innere Teile der Verbindungsstrukturen höher dotiert sind als äußere Teile.
Eine besonders hohe Packungsdichte der Schaltungsanordnung läßt sich erzielen, wenn eine Breite der Verbindungsstruktur und/oder ein Abstand zwischen der ersten Fläche und der zwei- ten Fläche der Schichtenfolge, die der ersten Fläche gegenüberliegt, kleiner als die minimale in der zur Herstellung der Schaltungsanordnung angewendeten Fotolithografie herstellbare Strukturgröße F sind.
Zur Erzeugung einer solch schmalen Schichtenfolge, kann ein Spacer als Maske verwendet werden.
Da an der ersten Fläche der Schichtenfolge die Verbindungsstruktur und an der zweiten Fläche der Schichtenfolge das Ga- tedielektrikum erzeugt werden, und somit die beiden Flächen unterschiedlichen Prozeßschritten unterworfen werden, ist es vorteilhaft, wenn die Schichtenfolge in zwei unterschiedlichen Prozeßschritten erzeugt wird. Dazu wird auf die Oberfläche eine Maske aufgebracht, die mindestens eine Fläche von F-2 der oberen Schicht freiläßt. Die Maske wird durch einen
Spacer verbreitert, indem Material abgeschieden und rückgeätzt wird. Dadurch wird die freiliegende Fläche der oberen Schicht auf sublithografische Abmessungen verkleinert. Zur Erzeugung des Grabens und damit der ersten Fläche der Schichtenfolge wird die freiliegende Fläche der oberen Schicht einem ersten Ätzprozeß ausgesetzt, wobei selektiv zu dem Spacer und der Maske geätzt wird. Anschließend wird die Verbindungsstruktur erzeugt. Die Maske wird selektiv zum Spacer entfernt. Durch einen zweiten Ätzprozeß wird die zweite Fläche der Schichtenfolge erzeugt, wobei selektiv zum Spacer geätzt wird.
Besteht die Verbmdungsstruktur aus demselben Halbleitermaterial wie die obere Schicht, die mittlere Schicht oder die untere Schicht, so wird eine Hilfsstruktur über der Verbindungsstruktur erzeugt, um die Verbindungsstruktur bei der Er- zeugung der zweiten Fläche der Schichtenfolge zu schützen. Liegt eine obere Fläche der Verbindungsstruktur unter einer oberen Fläche der Maske, so kann die Hilfsstruktur erzeugt werden, indem Material abgeschieden und planarisiert wird, bis die Maske freigelegt wird.
Die Schaltungsanordnung kann eine zur Schichtenfolge analog aufgebaute weitere Schichtenfolge aufweisen, deren erste Fläche so an die Verbindungsstruktur angrenzt, daß die Verbindungsstruktur zwischen der Schichtenfolge und der weiteren Schichtenfolge angeordnet ist und eine mittlere Schicht der weiteren Schichtenfolge mit dem Substrat elektrisch verbindet. Ein weiteres Gatedielektrikum grenzt an mindestens eine zweite Fläche der weiteren Schichtenfolge, und eine weitere Gateelektrode grenzt an das weitere Gatedielektrikum an.
Die Schichtenfolge und die weitere Schichtenfolge werden zur Prozeßvereinfachung vorzugsweise durch Strukturierung einer einzigen oberen Schicht, mittleren Schicht und unteren Schicht erzeugt. Alternativ werden die Schichtenfolgen z.B. durch selektive Epitaxie innerhalb einer geeigneten Maske erzeugt. Im Folgenden wird die Bezeichnung „obere Schicht" für die zu Beginn des Herstellungsverfahrens erzeugte durchgangige obere Schicht, aus der Teile der Schichtenfolgen erzeugt werden, verwendet. Das Analoge gilt für die „mittlere Schicht" und die „untere Schicht". Dagegen bezeichnet „die obere Schicht der Schichtenfolge" nur einen bestimmten Teil dieser Schichtenfolge. Wenn die Schichtenfolgen aus der oberen Schicht erzeugt werden, bedeutet „die obere Schicht der Schichtenfolge" dasselbe, wie „der zur Schichtenfolge zugehörige Teil der oberen Schicht".
Dienen die obere Schicht der Schichtenfolge und eine obere Schicht der weiteren Schichtenfolge als das zweite Source/Drain-Gebiet des Transistors, die mittlere Schicht der Schichtenfolge und die mittlere Schicht der weiteren Schichtenfolge als das Kanalgebiet des Transistors und die untere Schicht der Schichtenfolge und eine untere Schicht der weiteren Schichtenfolge als das erste Source/Drain-Gebiet des Transistors, so weist der Transistor eine besonders große Ka- nalweite auf. Die Gateelektrode und die weitere Gateelektrode bilden eine gemeinsame Gateelektrode.
Die obere Schicht, die mittlere Schicht und die untere Schicht können so strukturiert werden, daß sie die Verbm- dungsstruktur umgeben, so daß die Schichtenfolge und die weitere Schichtenfolge ineinander übergehen. Die Schichtenfolge und die weitere Schichtenfolge können alternativ durch die Verbindungsstruktur getrennt sein. Im ersten Fall laßt die Maske einen zum Beispiel quadratischen Bereich frei, so daß sich em m sich geschlossener Spacer bei der Verbreiterung der Maske bildet und damit eine entsprechend strukturierte Schichtenfolge erzeugt werden kann. Im zweiten Fall ist die Maske beispielsweise streifenformig, so daß zwei voneinander getrennte Spacer und damit zwei voneinander getrennte Schich- tenfolgen erzeugt werden. Em von einem zweiten zum ersten Leitfahigkeitstyp entgegen¬ gesetzten Leitfahigkeitstyp dotiertes Gebiet kann ber der Verbindungsstruktur angeordnet sein, um die obere Schicht der Schichtenfolge und die obere Schicht der weiteren Schichten- folge elektrisch miteinander zu verbinden.
Zur Erzeugung des dotierten Gebiets kann em oberer Teil der Verbindungsstruktur implantiert werden, so daß besagter oberer Teil m das dotierte Gebiet umgewandelt wird.
Dienen die obere Schicht der weiteren Schichtenfolge als em zweites Source/Dram-Gebiet eines weiteren Transistors, die mittlere Schicht der weiteren Schichtenfolge als em Kanalgebiet des weiteren Transistors und die untere Schicht der wei- teren Schichtenfolge als em erstes Source/Dram-Gebiet des weiteren Transistors, so ist die Packungsdichte der Schaltungsanordnung besonders hoch, da die Verbmdungsstruktur zum einen als gemeinsame Verbindungsstruktur der beiden Schich- tenfolgen wirkt und zum anderen die Transistoren voneinander trennt. Auch hier kann das dotierte Gebiet vorgesehen sein, so daß die beiden Transistoren m Reihe geschaltet sind.
Die Schaltungsanordnung ist zum Beispiel als Speicherzellen- anordnung verwendbar. Die Schichtenfolge und die weitere Schichtenfolge bilden em Paar, wobei die zweite Flache der Schichtenfolge der ersten Flache der Schichtenfolge gegenüberliegt und die erste Flache der weiteren Schichtenfolge der ersten Flache der Schichtenfolge gegenüberliegt. Mehrere zum Paar analoge Paare sind in einem xy-Raster angeordnet. Mindestens em Teil der Paare werden durch im wesentlichen parallel zueinander verlaufende erste Trenngraben voneinander getrennt, so daß abwechselnd eines der Paare und einer der ersten Trenngraben nebeneinander angeordnet sind, und die zweiten Flachen der Schichtenfolgen der Paare an die ersten Trenngraben angrenzen. Wortleitungen, die quer zu den ersten Trenngraben verlaufen, sind mit den Gateelektroden verbunden. Untere Bitleitungen sind vorzugsweise Teile der unteren Schicht und verlaufen quer zu den Wortleitungen. Die Graben, in denen die zu den Paaren zugehörigen Verbindungsstrukturen erzeugt werden, werden in Form von Streifen erzeugt. Die ersten Trenngraben verlaufen parallel zu den Graben. Mindestens durch die Graben wird die untere Schicht strukturiert, so daß die unteren Bitleitungen an die Verbindungsstrukturen angrenzen und parallel zu ihnen verlaufen.
Werden die ersten Trenngraben so erzeugt, daß sie bis in die untere Schicht reichen ohne sie zu durchtrennen, sind abwechselnd eine der unteren Bitleitungen und einer der Graben nebeneinander angeordnet. Eine solche Schaltungsanordnung ist zum Beispiel als ROM-Zellenanordnung verwendbar. Paare, die zwischen zwei der ersten Trenngraben, die zueinander benach- bart sind, angeordnet sind, gehen ineinander über, so daß die zugehörigen Verbindungsstrukturen eine gemeinsame Verbmdungsstruktur bilden, die zur Oberflache parallele Querschnitte aufweist, d e streifenformig sind und im wesentlichen parallel zu den ersten Trenngraben verlaufen. Das Analo- ge gilt für die dotierten Gebiete, die obere Bitleitungen bilden. Die Gateelektroden sind Teile der Wortleitungen, die zur Oberflache parallele streifenformige Querschnitte aufweisen. Jedes Paar ist Teil von zwei m Reihe geschalteten Transistoren, die jeweils zwischen einer der oberen Bitleitungen und einer der unteren Bitleitungen geschaltet sind. Eine
Speicherzelle umfaßt einen Transistor. Die Speicherzelle kann mit einer Flache von 2F-2 hergestellt werden. Information wird in Form von Dotierstoffkonzentrationen der Kanalgebiete und damit m Form von Einsatzspannungen der Transistoren gespei- chert. Zum Auslesen der Information eines Transistors wird die zugehörige Wortleitung angesteuert und gemessen, ob zwischen der zugehörigen oberen Bitleitung und der zugehörigen unteren Bitleitung em Strom fließt oder nicht. Die Dotierstoffkonzentrationen der Kanalgebiete der Transistoren kann durch maskierte schräge Implantation eingestellt werden. Werden die ersten Trenngraben so erzeugt, daß sie die untere Schicht durchtrennen, so ist eine der unteren Bitleitungen zwischen einem der Graben und einem der ersten Trenngraben angeordnet. Eine solche Schaltungsanordnung ist beispielswei- se als DRAM-Zellenanordnung verwendbar. Auch dieser Spei- cherzellenanordnung ist es vorteilhaft, wenn Verbindungsstrukturen von Paaren, die zwischen zwei zueinander benachbarte der ersten Trenngraben angeordnet sind, eine gemeinsame Verbindungsstruktur bilden. Die Verbindungsstruktur weist ei- nen zur Oberflache parallelen Querschnitt auf, der streifen- formig ist und parallel zu den ersten Trenngraben verlauft. Bei der DRAM-Zellenanordnung gehen jedoch die Paare, die zwischen zwei der ersten Trenngraben, die zueinander benachbart sind, angeordnet sind, nicht ineinander über, sondern sind durch zweite Trenngraben voneinander getrennt. Die zweiten
Trenngraben verlaufen quer zu den ersten Trenngraben und reichen bis in die untere Schicht hinein. Die zweiten Trenngraben durchtrennt die unteren Schicht nicht, damit die unteren Bitleitungen nicht unterbrochen werden. Auch die Verbmdungs- Strukturen werden durch die zweiten Trenngraben nicht unterbrochen.
Es liegt im Rahmen der Erfindung, wenn jeweils eines der Paare Teil eines der Transistoren ist. In diesem Fall ist es vorteilhaft, die dotierten Gebiete vorzusehen, die die oberen Schichten der Schichtenfolgen des Paares miteinander verbindet. Der Transistor ist mit zwei unteren Bitleitungen, die an die zugehörige Verbindungsstruktur angrenzen, verbunden. Die zwei unteren Bitleitungen sind z.B. m einer Peripherie der DRAM-Zellenanordnung zusammengeschaltet und wirken als eine einzige Bitleitung.
Es liegt im Rahmen der Erfindung, wenn die oberen Schichten und die dotierten Gebiete als erste Kondensatorelektroden von Kondensatoren wirken. Dazu wird über den oberen Schichten und den dotierten Gebiete em Kondensatordielektrikum und darüber eine zweite Kondensatorelektrode, die als gemeinsame Konden- satorplatte aller Kondensatoren ausgebildet sein kann, ange¬ ordnet .
Im Gegensatz zur ROM-Zellenanordnung, bei der die Wortleitun- gen über den oberen Schichten verlaufen, sind die Wortleitungen der DRAM-Zellenanordnung vorzugsweise anders ausgestaltet, da sie sonst über den Kondensatoren verlaufen, die über den oberen Schichten angeordnet sind. Die Wortleitungen werden zum Beispiel durch die Gateelektroden gebildet, die die Paare seitlich ringförmig umgeben und innerhalb der ersten Trenngraben aneinander angrenzen.
Eine Speicherzelle der DRAM-Zellenanordnung umfaßt einen der Transistoren und einen der Kondensatoren, die zueinander m Reihe geschaltet sind. Die Speicherzelle kann mit einer Flache von 4F2 hergestellt werden.
Die Information einer Speicherzelle wird m Form einer Ladung auf dem zugehörigen Kondensator gespeichert.
Zur Erhöhung der Packungsdichte liegt es im Rahmen der Erfindung, wenn jeweils eines der Paare Teil zweier Transistoren ist. In diesem Fall sind die dotierten Gebiete nicht vorgesehen, damit die Transistoren voneinander getrennt sind. Die unteren Bitleitungen wirken als einzelne Bitleitungen. Eine Speicherzelle einer solchen DRAM-Zellenanordnung kann eine Flache von nur 2F2 aufweisen.
Eine FRAM (ferroelectric RAM) -Zellenanordnung wird erzeugt, wenn das Kondensatordielektrikum em ferroelektπsches Material enthalt.
Die Maske zur Erzeugung der Schichtenfolgen und der Verbindungsstrukturen kann eine erste Hilfsschicht und eine darüber angeordnete zweite Hilfsschicht umfassen, wobei die erste Hilfsschicht selektiv zum Spacer atzbar ist, und die zweite Hilfsschicht selektiv zum Halbleitermaterial atzbar ist. Zur Erzeugung der Speicherzellen-Anordnungen werden die erste Hilfsschicht und die zweite Hilfsschicht streifenformig strukturiert, so daß die obere Schicht teilweise freigelegt wird. Bei der Erzeugung der Graben wirken die zweite Hilfsschicht und die Spacer als Maske. Bei der Erzeugung der Hilfsstrukturen werden die zweite Hilfsschicht und die Spacer abgetragen, bis die erste Hilfsschicht freigelegt wird. Anschließend wird die erste Hilfsschicht selektiv zu den Spacern und den Hilfsstrukturen entfernt, so daß die Spacer und die Hilfsstrukturen als Maske bei der Erzeugung der ersten Trenngraben wirken können.
Zum Schutz der oberen Schicht kann zwischen der oberen Schicht und der ersten Hilfsschicht eine Schutzschicht erzeugt werden. Die Schutzschicht, die zweite Hilfsschicht, die Spacer und die Hilfsstrukturen können zum Beispiel S1O2 enthalten. Die erste Hilfsschicht kann beispielsweise Polysili- zium enthalten.
Die Wortleitungen der DRAM-Zellenanordnung können selbstjustiert, das heißt ohne Verwendung von zu justierenden Masken, erzeugt werden, wenn Abstände zwischen quer zu den ersten Trenngraben zueinander benachbarten Paare kleiner als Abstan- de zwischen parallel zu den ersten Trenngraben zueinander benachbarten Paaren sind. In diesem Fall kann zur Erzeugung der Wortleitungen Material m einer solchen Dicke abgeschieden werden, daß die ersten Trenngraben aber nicht die zweiten Trenngraben gefüllt werden. Durch Ruckatzen entstehen dann m den zweiten Trenngraben Spacer, wahrend Boden der ersten
Trenngraben weiterhin vom Material bedeckt bleiben. Ohne Masken werden also dadurch die Gateelektroden erzeugt, die die Paare ringförmig umgeben und innerhalb der ersten Graben aneinander angrenzen.
Um bei hoher Packungsdichte die unterschiedlich großen Abstände zu realisieren, können nach Entfernung der ersten Hilfsschicht an die Spacer angrenzende weitere Spacer erzeugt werden, indem Material abgeschieden und ruckgeatzt wird. Vor¬ zugsweise bestehen d e weiteren Spacer aus demselben Material wie die Spacer. Die ersten Trenngraben werden erzeugt, wobei die Spacer, die weiteren Spacer und die Hilfsstrukturen als Maske wirken. Die so erzeugten ersten Trenngraben sind enger als die ersten Trenngraben der oben beschriebenen ROM- Zellenanordnung. Die zweiten Trenngraben können mit einer lithographisch strukturierten Maske erzeugt werden, so daß ihre Breiten deutlich großer als die Breiten der ersten Trenngraben sind und z.B. F betragen.
Im folgenden werden Ausfuhrungsbeispiele der Erfindung, die m den Figuren dargestellt sind, naher erläutert.
Figur 1 zeigt einen Querschnitt durch em erstes Substrat, nachdem eine untere Schicht, eine mittlere Schicht, eine obere Schicht, eine Schutzschicht, eine erste Hilfsschicht, eine zweite Hilfsschicht, Spacer und Graben erzeugt wurden.
Figur 2 zeigt den Querschnitt aus Figur 1, nachdem Verbindungsstrukturen, dotierte Gebiete und Hilfsstrukturen erzeugt wurden und die zweite Hilfsschicht entfernt wurde.
Figur 3 zeigt den Querschnitt aus Figur 2, nachdem die erste Hilfsschicht, die Schutzschicht, die Spacer und die Hilfsstrukturen entfernt wurden und Trenngraben und Schichtenfolgen von Transistoren erzeugt wurden.
Figur 4a zeigt den Querschnitt aus Figur 3, nachdem em Gate- dielektπkum und Wortleitungen erzeugt wurden.
Figur 4b zeigt eme Aufsicht auf das erste Substrat, in der die obere Schicht, die dotierten Gebiete, die Trenngraben und die Wortleitungen dargestellt sind. Figur 5 zeigt einen Querschnitt durch em zweites Substrat, nachdem eine untere Schicht, eine mittlere Schicht, eine obere Schicht, Spacer, Verbmdungsstrukturen, dotierte Gebiete, Hilfsstrukturen und weitere Spacer erzeugt wurden.
Figur 6a zeigt den Querschnitt aus Figur 5, nachdem erste
Trenngraben, zweite Trenngraben und Schichtenfolgen von Transistoren erzeugt wurden.
Figur βb zeigt einen vom Querschnitt aus Figur 6a senkrechten Querschnitt durch das zweite Substrat, nach den Prozeßschritten aus Figur 6a.
Figur 6c zeigt eine Aufsicht auf das zweite Substrat, m der die obere Schicht, die dotierten Gebiete, die ersten Trenngraben und die zweiten Trenngraben dargestellt sind.
Figur 7a zeigt den Querschnitt aus Figur 6a, nachdem isolierende Strukturen, em Gatedielektrikum, Wortleitungen, em Kondensatordielektrikum und eine Kondensatorelektrode erzeugt wurden.
Figur 7b zeigt den Querschnitt aus Figur 6b nach den Prozeß- schritten aus Figur 7a.
In einem ersten Ausfuhrungsbeispiel wird eine 250nm- Technologie verwendet, d.h. die minimale photolithographisch herstellbare Strukturgroße F betragt 250nm. Als Ausgangsmate- rial ist em erstes Substrat 1 vorgesehen, das m einer an eine Oberflache des ersten Substrats 1 angrenzenden Schicht mit einer Dotierstoffkonzentration von ca. 10**--7 cm-3 p- dotiert ist. Durch m situ dotierte Epitaxie wird eine ca.
500 nm dicke n-dotierte untere Schicht U erzeugt. Die Dotierstoffkonzentration der unteren Schicht U betragt ca. 1020 cm" 3. Eine ca. 200 nm dicke p-dotierte mittlere Schicht M wird durch m situ dotierte Epitaxie auf der unteren Schicht U erzeugt. Die Dotierstoffkonzentration der mittleren Schicht M betragt ca. 3 x lO*17 cm-3. Anschließend wird auf der mittle- ren Schicht M durch in situ dotierte Epitaxie eine ca. 200 nm dicke n-dotierte obere Schicht 0 erzeugt, deren Dotierstoffkonzentration ca. 10*21 cm-3 betragt (siehe Figur 1). Zur Erzeugung einer Schutzschicht S wird S1O2 m einem TEOS- Verfahren m einer Dicke von ca. 50 nm abgeschieden. Darüber wird durch Abscheiden von Polysilizium m einer Dicke von ca. 200 nm eine erste Hilfsschicht Hl erzeugt. Über der ersten Hilfsschicht Hl wird durch Abscheiden von S1O2 m einer Dicke von ca. 100 nm eine zweite Hilfsschicht H2 erzeugt (siehe Figur 1 ) .
Durch em fotolithografisches Verfahren werden die Schutzschicht S, die erste Hilfsschicht Hl und die zweite Hilfsschicht H2 zu einer streifenformigen Maske strukturiert. Die Streifen der Maske sind ca. 250 nm breit und weisen einen Ab- stand von ca. 250 nm voneinander auf. Als Atzmittel bei der Strukturierung sind zum Beispiel CHF3 + O2 und C2F5 + O2 geeignet .
Zur Erzeugung von Spacern Sp an Flachen der Maske wird S1O2 m einer Dicke von ca. 80 nm abgeschieden und mit CHF3 + O2 zuruckgeatzt . Dadurch wird die Maske durch die Spacer Sp verbreitert (siehe Figur 1) .
Mit Hilfe der durch die Spacer Sp verbreiterten Maske wird Silizium selektiv zu S1O2 mit zum Beispiel HBr + NF3 + He + O2 ca. 1,1 μm tief geatzt, so daß zu den Streifen der Maske parallele Graben G erzeugt werden (siehe Figur 1).
In den Graben G werden durch selektive Epitaxie mit einer Do- tierstoffkonzentration von 3 x 1017 cm-3 p-dotierte Verbindungsstrukturen V erzeugt, die die mittlere Schicht M mit dem ersten Substrat 1 elektrisch verbinden (siehe Figur 2). Eine obere Flache der Verbindungsstruktur V liegt etwa m derselben Hohe wie eine obere Flache der oberen Schicht 0. Die Ver- bmdungsstrukturen V weisen eine Breite von ca. 90nm auf. Die Breite der Verbindungsstrukturen V ist damit sublithogra- phisch. Zueinander benachbarte Verbindungsstrukturen V weisen einen Abstand von ca. 410nm voneinander auf.
Durch Implantation mit n-dotierenden Ionen werden m oberen Teilen der Verbindungsstrukturen V n-dotierte Gebiete Ge er- zeugt, deren Dotierstoff onzentration ca. 5 x 1020 cm-3 betragt (siehe Figur 2) .
Anschließend wird S1O2 m einer Dicke von ca. 300 nm abgeschieden und chemisch-mechanisch poliert. Dabei wird die zweite Hilfsschicht H2 entfernt und em Teil der Spacer Sp abgetragen. Über den dotierten Gebieten Ge entstehen HilfsStrukturen H aus S1O2 (siehe Figur 2) .
Die erste Hilfsschicht Hl wird entfernt, indem Polysilizium selektiv zu S1O2 mit zum Beispiel C2F5 + O2 geatzt wird, so daß die Spacer Sp und die Hilfsstrukturen H als Maske wirken. Anschließend wird S1O2 ca. 50 nm tief mit CHF3 + O2 geatzt, so daß die Schutzschicht S entfernt wird und die obere Schicht 0 teilweise freigelegt wird.
Zur Erzeugung von Trenngraben T wird Silizium zum Beispiel mit HBr + NF3 + He + O2 geatzt, wobei die Hilfsstrukturen H und die Spacer Sp als Maske wirken. Die Trenngraben T sind ca. 600 nm tief und reichen bis in die untere Schicht U hin- em ohne sie zu durchtrennen (siehe Figur 3) . Dabei entstehen aus der oberen Schicht 0, der mittleren Schicht M und der unteren Schicht U Schichtenfolgen SF, SF*, die mit ersten Flachen an die Verbmdungsstrukturen V angrenzen und mit zweiten Flachen an die Trenngraben T angrenzen. Em Abstand zwischen der ersten Flache und der zweiten Flache einer Schichtenfolge SF, SF* betragt ca. 80nm und ist damit sublithographisch. Die Trenngraben T werden selbst ustiert zu den Graben G erzeugt. Anschließend werden die Spacer Sp und die Hilfsstrukturen H durch Ätzen von Siθ2 selektiv zu Silizium entfernt.
Durch maskierte schräge Implantation mit p-dotierenden Ionen werden ausgewählte Schichtenfolgen SF* so implantiert, daß die Dotierstoffkonzentration der zugehörigen Teile C der mittleren Schicht M auf ca. 10-1 c -3 ansteigt (siehe Figur 3) .
Durch thermische Oxidation wird ein ca. 5 nm dickes Gatedielektrikum Gd erzeugt (siehe Figur 4a) .
Zur Erzeugung von Wortleitungen W wird in situ n-dotiertes Polysilizium in einer Dicke von ca. 200 nm abgeschieden und durch ein photolithographisches Verfahren streifenförmig strukturiert (siehe Figuren 4a und 4b) .
Die Wortleitungen W verlaufen quer zu den Gräben G. In den Trenngräben T befindliche Teile der Wortleitungen W sind als Gateelektroden von vertikalen Transistoren verwendbar. Zur Oberfläche parallele und oberhalb der oberen Schicht 0 verlaufende Querschnitte durch die Wortleitungen W sind streifenförmig. Die strukturierte untere Schicht U wirkt als unte- re Bitleitungen und als Source/Drain-Gebiete der Transistoren. Die unteren Bitleitungen und die Verbindungsstrukturen V sind abwechselnd nebeneinander angeordnet. Die mittlere Schicht M wirkt als Kanalgebiete der Transistoren. Die obere Schicht 0 und die dotierten Gebiete Ge wirken als weitere Source/Drain-Gebiete der Transistoren und als obere Bitleitungen, die streifenförmig sind und parallel zu den unteren Bitleitungen verlaufen. Jede Schichtenfolge SF, SF* ist Teil eines der Transistoren. Die Transistoren sind in Wortleitungsrichtung in Reihe zueinander geschaltet. Die Transisto- ren sind jeweils zwischen einer der oberen Bitleitungen und einer der unteren Bitleitungen geschaltet. Die erzeugte Schaltungsanordnung ist als ROM-Zellenanordnung geeignet. Ei- ne Speicherzelle umfaßt einen der Transistoren. Der Platzbedarf pro Speicherzelle beträgt nur 2F2.
Zum Auslesen der Information eines Transistors wird die zuge- hörige Wortleitung W angesteuert und geprüft, ob zwischen der oberen Bitleitung und der unteren Bitleitung, zwischen denen der Transistor geschaltet ist, ein Strom fließt oder nicht. Wurde der Teil der mittleren Schicht M, die zur zugehörigen Schichtenfolge SF* gehört, schräg implantiert, so fließt auf- grund der höheren Einsatzspannung dieses Transistors kein
Strom. Wurde der Teil der mittleren Schicht M, die zur zugehörigen Schichtenfolge SF gehört, nicht schräg implantiert, so fließt ein Strom. Die Information ist demnach in Form von Dotierstoffkonzentrationen der Kanalgebiete der Transistoren gespeichert.
In einem zweiten Ausführungsbeispiel wird ebenfalls die 250nm-Technologie verwendet. Als Ausgangsmaterial ist ein zweites Substrat 2 aus Silizium vorgesehen, das analog zum ersten Ausführungsbeispiel in einer an eine Oberfläche angrenzenden Schicht p-dotiert ist.
Analog wie im ersten Ausführungsbeispiel werden eine untere Schicht U' , eine mittlere Schicht M' , eine obere Schicht 0' , Spacer Spl', Verbindungsstrukturen V, dotierte Gebiete Ge' und Hilfsstrukturen H' erzeugt (siehe Figur 5) . Zur Erzeugung von weiteren Spacern Sp2, die an die ersten Spacer Spl angrenzen, wird Siθ2 in einer Dicke von ca. 80 nm abgeschieden und mit CH3 + O2 rückgeätzt (siehe Figur 5) . Dadurch wird ein freiliegender Bereich der oberen Schicht 0' kleiner.
Durch Ätzen von Silizium selektiv zu Siθ2 werden ca. 1,1 μm tiefe erste Trenngräben Tl erzeugt, die die untere Schicht U' durchtrennen, wobei die Spacer Spl, die weiteren Spacer Sp2 und die Hilfsstrukturen H' als Maske dienen (siehe Figur 6a) . Zur Erzeugung von ersten isolierenden Strukturen II wird S1O2 m einer Dicke von ca. 300 nm abgeschieden und durch chemisch mechanisches Polieren planarisiert, bis die obere Schicht 0' freigelegt wird (siehe Figur 6a) . Dabei werden die Spacer Spl, die weiteren Spacer Sp2 und die Hilfsstrukturen H' entfernt .
Mit Hilfe einer streifenforrαigen Fotolackmaske (nicht dargestellt) , deren Streifen ca. 250 nm breit sind, einen Abstand von ca. 250 nm voneinander aufweisen und quer zu den Graben G' verlaufen, werden zweite Trenngraben T2 erzeugt, die bis m die untere Schicht U' reichen ohne sie zu durchtrennen. Die zweiten Trenngraben T2 kreuzen die ersten Trenngraben Tl und sind außerhalb der ersten Trenngraben Tl ca. 600 nm tief. Als Atzmittel ist HBr + NF3 + He + O2 geeignet (siehe Figuren 6b und 6c) .
Aus der oberen Schicht 0' , der mittleren Schicht M' und der unteren Schicht U' entstehen Schichtenfolgen SF' , die durch die Verbindungsstrukturen V , die ersten isolierenden Strukturen II und die zweiten Trenngraben T2 voneinander getrennt sind.
Zueinander benachbarte Schichtenfolgen SF' , die durch eine der Verbindungsstrukturen V voneinander getrennt sind, weisen einen Abstand von ca. 90 nm voneinander auf, wahrend zueinander benachbarte Schichtenfolgen SF' , die durch einen der zweiten Trenngraben T2' voneinander getrennt sind, einen Abstand von ca. 250 nm voneinander aufweisen.
Zur Erzeugung von zweiten isolierenden Strukturen 12 m den zweiten Trenngraben T2 wird Siθ2 in einer Dicke von ca. 300 nm abgeschieden und durch chemisch mechanisches Polieren planarisiert, bis die obere Schicht 0' freigelegt wird. An- schließend wird S1O2 ruckgeatzt, so daß obere Flachen der ersten isolierenden Strukturen II und der zweiten isolierenden Strukturen 12 ca. 500 nm unterhalb der Oberflache des Sub- strats 2 liegen. Die ersten isolierenden Strukturen II weisen damit eine Dicke von ca. 600nm und die zweiten isolierenden Strukturen 12 eine Dicke von ca. lOOnm auf. Durch diesen Prozeßschritt wird gewährleistet, daß innerhalb der ersten Trenngraben Tl und der zweiten Trenngraben T2 em gitterfor- miger ebener Boden aus S1O2 entsteht. Durch den ebenen Boden wird die Bildung unerwünschter leitender Spacer zwischen benachbarten Wortleitungen W' vermieden.
Durch thermische Oxidation wird em ca. 5 nm dickes Gatedielektrikum Gd' erzeugt (siehe Figuren 7a und 7b) .
Zur Erzeugung von Wortleitungen W' wird in situ n-dotiertes Polysilizium m einer Dicke von ca. 80 nm abgeschieden und etwa 150 nm tief ruckgeatzt. Dadurch werden die Wortleitungen W' selbstjustiert m Form von aneinander angrenzenden Gateelektroden erzeugt, die Paare von Schichtenfolgen SF' ringförmig umgeben. In den zweiten Trenngraben T2 befindliche Teile der Wortleitungen W' sind spacerformig (siehe Figur 7b) .
Zwei zueinander benachbarte der Schichtenfolgen SF' , die durch eine der Verbmdungsstrukturen V voneinander getrennt sind, bilden em Paar, das Teil eines Transistors ist. Die zum Paar zugehörigen Teile der unteren Schicht U' sind als erstes Source/Dram-Gebiet des Transistors verwendbar. Die zum Paar zugehörigen Teile der mittleren Schicht M' sind als Kanalgebiete des Transistors verwendbar. Die zum Paar zugehörigen Teile der oberen Schicht 0' und der dotierten Gebiete Ge' sind als zweites Source/Dram-Gebiet des Transistors geeignet. Die Verbindungsstrukturen V verbinden die Kanalgebiete der Transistoren mit dem Substrat 2, wodurch Floatmg- Body-Effekte verhindert werden.
Anschließend wird eine dritte isolierende Struktur 13 erzeugt, indem S1O2 m einer Dicke von ca. 300 nm abgeschieden wird und durch chemisch-mechanisches Polieren planarisiert wird, bis die obere Schicht 0' freigelegt wird (siehe Figuren 7a und 7b) . Anschließend wird Barium-Strontium-Titanat in einer Dicke von ca. 20 nm aufgebracht, wodurch ein Kondensatordielektrikum Kd gebildet wird. Die zweiten Source/Drain- Gebiete der Transistoren wirken gleichzeitig als erste Kondensatorelektroden von Kondensatoren.
Zur Erzeugung einer für alle Kondensatoren gemeinsamen zweiten Kondensatorelektrode P wird in situ n-dotiertes Polysili- zium in einer Dicke von ca. 200 nm abgeschieden (siehe Figuren 7a und 7b) .
Die erzeugte Schaltungsanordnung ist eine DRAM- Zellenanordnung, bei der eine Speicherzelle einen der Transi- stören und einen der Kondensatoren, die in Reihe geschaltet sind, umfaßt. Zwischen zwei zueinander benachbarten ersten Trenngräben Tl angeordnete Transistoren weisen erste Source/Drain-Gebiete auf, die miteinander zusammenhängen und Bitleitungen bilden. Die Bitleitungen sind zweigeteilt, so daß besagte Transistoren mit zwei voneinander getrennten Bitleitungen verbunden sind, die jedoch in einer Peripherie der DRAM-Zellenanordnung zusammengeschaltet werden. Die Speicherzelle weist eine Fläche von 4F2 auf.
Es sind viele Variationen der Ausführungsbeispiele denkbar, die ebenfalls im Rahmen der Erfindung liegen. So können Abmessungen der Schichten, Strukturen und Gräben an die jeweiligen Erfordernisse angepaßt werden.
Das Kondensatordielektrikum kann auch aus einem anderen Material bestehen oder mehrere Schichten, zum Beispiel in Form einer ONO-Schichtenfolge, umfassen.
Die Verbindungsstrukturen können auch durch Füllen der Gräben mit in situ dotiertem Polysilizium erzeugt werden. Bei der Erzeugung der Verbindungsstrukturen kann die Dotierstoffkonzentration stetig oder unstetig erhöht werden, so daß innere Teile der Verbindungsstrukturen höher dotiert sind als äußere Teile.
Bei der DRAM-Zellenanordnung können die dotierten Gebiete weggelassen werden. Jeder Transistor umfaßt eine Schichtenfolge. Die Bitleitungen werden als einzelne Bitleitungen betrieben und nicht in der Peripherie paarweise zusammenge- schaltet. Eine Speicherzelle weist in diesem Fall eine Fläche von nur 2F2 auf.

Claims

Patentansprüche
1. Integrierte Schaltungsanordnung mit mindestens einem Transistor, - bei der der Transistor als vertikaler MOS-Transistor ausgestaltet ist,
- für die ein Substrat (1) vorgesehen ist, das in einer an eine Oberfläche des Substrats (1) angrenzenden Schicht von einem ersten Leitfahigkeitstyp dotiert ist, - bei der auf dem Substrat (1) eine strukturierte Schichtenfolge (SF, SF*) mit einer unteren Schicht (U) , einer vom ersten Leitfähigkeitstyp dotierten mittleren Schicht (M) und einer oberen Schicht (0) angeordnet ist,
- bei der die Schichtenfolge (SF, SF*) mindestens eine erste seitliche und eine zweite seitliche Fläche aufweist, die jeweils durch die untere Schicht (U) , die mittlere Schicht (M) und die obere Schicht (0) gebildet werden,
- bei der die untere Schicht (U) als ein erstes Source/Drain- Gebiet des Transistors, die mittlere Schicht (M) als ein Kanalgebiet des Transistors und die obere Schicht (O) als ein zweites Source/Drain-Gebiet des Transistors verwendbar sind,
- bei der zur elektrischen Verbindung des Kanalgebiets mit dem Substrat (1) eine vom ersten Leitfähigkeitstyp dotierte Verbindungsstruktur (V) derart an mindestens der ersten
Fläche der Schichtenfolge (SF, SF*) angeordnet ist, daß sie seitlich mindestens an die mittlere Schicht (M) und an die untere Schicht (U) angrenzt und in das Substrat (1) hinein reicht, - bei der ein Gatedielektrikum (Gd) an mindestens die zweite Fläche der Schichtenfolge (SF, SF*) angrenzt,
- bei der eine Gateelektrode des Transistors an das Gatedielektrikum (Gd) angrenzt.
2. Schaltungsanordnung nach Anspruch 1,
- mit einer zur Schichtenfolge (SF, SF*) analog aufgebauten strukturierten weiteren Schichtenfolge (SF, SF*), - bei der mindestens eine erste seitliche Fläche der weiteren Schichtenfolge (SF, SF*) so an die Verbindungsstruktur (V) angrenzt, daß die Verbindungsstruktur (V) zwischen der Schichtenfolge (SF, SF*) und der weiteren Schichtenfolge (SF, SF*) angeordnet ist und eine mittlere Schicht (M) der weiteren Schichtenfolge (SF, SF*) mit dem Substrat (1) elektrisch verbindet,
- bei der ein weiteres Gatedielektrikum (Gd) an mindestens eine zweite seitliche Fläche der weiteren Schichtenfolge (SF, SF*) angrenzt,
- bei der eine weitere Gateelektrode an das weitere Gatedielektrikum (Gd) angrenzt.
3. Schaltungsanordnung nach Anspruch 2, - bei der ein von einem zweiten zum ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyp dotiertes Gebiet (Ge) über der Verbindungsstruktur (V) angeordnet ist, so daß die obere Schicht (0) der Schichtenfolge (SF, SF*) und eine obere Schicht (0) der weiteren Schichtenfolge (SF, SF*) elektrisch miteinander verbunden sind.
4. Schaltungsanordnung nach Anspruch 3,
- bei der die obere Schicht (0' ) der Schichtenfolge (SF' ) und die obere Schicht (0' ) der weiteren Schichtenfolge (SF' ) als das zweite Source/Drain-Gebiet des Transistors verwendbar sind,
- bei der die mittlere Schicht (M' ) der Schichtenfolge (SF' ) und die mittlere Schicht (M' ) der weiteren Schichtenfolge (SF' ) als das Kanalgebiet des Transistors verwendbar sind, - bei der die untere Schicht (U' ) der Schichtenfolge (SF' ) und eine untere Schicht (U' ) der weiteren Schichtenfolge (SF' ) als das erste Source/Drain-Gebiet des Transistors verwendbar sind,
- bei der die Gateelektrode und die weitere Gateelektrode ei- ne gemeinsame Gateelektrode bilden.
5. Schaltungsanordnung nach Anspruch 2, - bei der die obere Schicht (0) der weiteren Schichtenfolge
(SF, SF*) als ein zweites Source/Drain-Gebiet eines weiteren Transistors verwendbar ist,
- bei der die mittlere Schicht (M) der weiteren Schichtenfolge (SF, SF*) als ein Kanalgebiet des weiteren Transistors verwendbar ist,
- bei der die untere Schicht (U) der weiteren Schichtenfolge
(SF, SF*) als ein erstes Source/Drain-Gebiet des weiteren Transistors verwendbar ist.
6. Schaltungsanordnung nach Anspruch 2,
- die als Speicherzellenanordnung verwendbar ist,
- bei der die zweite Fläche der Schichtenfolge (SF, SF*) der ersten Fläche der Schichtenfolge (SF, SF*) gegenüberliegt, und die erste Fläche der Schichtenfolge (SF, SF*) der ersten Fläche der weiteren Schichtenfolge (SF, SF*) gegenüberliegt,
- bei der die Schichtenfolge (SF, SF*) und die weitere Schichtenfolge (SF, SF*) ein Paar bilden, - mit mehreren zum Paar analogen Paaren, die in einem x-y- Raster angeordnet sind,
- mit im wesentlichen parallel zueinander verlaufenden ersten Trenngräben (T) ,
- bei der abwechselnd eines der Paare und einer der ersten Trenngräben (T) nebeneinander angeordnet sind, so daß die zweiten Flächen der Schichtenfolgen (SF, SF*) an die ersten Trenngräben (T) angrenzen,
- mit Wortleitungen (W) , die quer zu den ersten Trenngräben
(T) verlaufen und mit den Gateelektroden verbunden sind, - bei der untere Bitleitungen Teile der unteren Schicht (U) sind und quer zu den Wortleitungen (W) verlaufen.
7. Schaltungsanordnung nach den Ansprüchen 3, 5 und 6,
- die als eine ROM-Speicherzellenanordnung verwendbar ist, - bei der Paare, die zwischen zwei der ersten Trenngräben
(T) , die zueinander benachbart sind, angeordnet sind, ineinander übergehen, so daß die zugehörigen Verbindungs- Strukturen (V) eine gemeinsame Verbmdungsstruktur (V) bilden, die zur Oberfläche parallele Querschnitte aufweist, die streifenförmig sind und im wesentlichen parallel zu den ersten Trenngräben (T) verlaufen, - bei der die ersten Trenngräben (T) bis in die untere
Schicht (U) reichen ohne sie zu durchtrennen, so daß abwechselnd eine der unteren Bitleitungen und eine der Verbindungsstrukturen (V) nebeneinander angeordnet sind,
- mit oberen Bitleitungen, die durch die oberen Schichten (0) der Schichtenfolge (SF, SF*) und durch die dotierten Gebiete (Ge) gebildet werden,
- bei der die Gateelektroden Teile der Wortleitungen (W) sind, die zur Oberfläche parallele Querschnitte aufweisen, die streifenförmig sind, - bei der Teile (C) von mittleren Schichten (M) von ausgewählten Schichtenfolgen (SF*) eine andere Dotierstoffkonzentration aufweisen als die mittleren Schichten (M) der übrigen Schichtenfolgen (SF) , so daß Information in Form von Dotierstoffkonzentrationen der Kanalgebiete der Transi- stören gespeichert ist.
8. Schaltungsanordnung nach den Ansprüchen 4 und 6 oder nach den Ansprüchen 5 und 6,
- die als DRAM-Zellenanordnung verwendbar ist, - bei der die ersten Trenngräben (Tl) die untere Schicht (U' ) durchtrennen,
- bei der Verbindungsstrukturen (V ) von Paaren, die zwischen zwei zueinander benachbarten der ersten Trenngräben (Tl) angeordnet sind, eine gemeinsame Verbindungsstruktur (V ) bilden, die zur Oberfläche parallele Querschnitte aufweist, die streifenförmig sind und parallel zu den ersten Trenngräben (Tl) verlaufen,
- bei der zwischen einer der Verbindungsstrukturen (V ) und einem der ersten Trenngräben (Tl) eine der unteren Bitlei- tungen angeordnet ist, - bei der zweite Trenngraben (T2) quer zu den ersten Trenngraben (Tl) verlaufen, die bis m die unteren Schichten (U' ) hmem reichen ohne sie zu durchtrennen,
- bei der die Gateelektroden Teile der Wortleitungen (W ) sind, die die Paare seitlich ringförmig umgeben und m den ersten Trenngraben (Tl) und den zweiten Trenngraben (T2) angeordnet sind,
- bei der em Kondensatordielektrikum (Kd) auf den oberen Schichten (0' ) angeordnet ist, die als erste Kondensatore- lektroden verwendbar sind,
- bei der über dem Kondensatordielektrikum (Kd) eine zweite Kondensatorelektrode (P) angeordnet ist.
9. Schaltungsanordnung nach Anspruch 8, - bei dem Abstände zwischen quer zu den ersten Trenngraben (Tl) zueinander benachbarten Paaren kleiner als Abstände zwischen parallel zu den ersten Trenngraben (Tl) zueinander benachbarten Paaren sind,
- bei der Teile der Wortleitungen (W ) , die m den zweiten Trenngraben (T2) verlaufen, spacerformig sind.
10. Schaltungsanordnung nach einem der Ansprüche 1 bis 9,
- bei dem eine Breite der Verbindungsstruktur (V) kleiner als die minimale m der angewendeten Technologie herstellbare Strukturgroße ist.
11. Schaltungsanordnung nach einem der Ansprüche 1 bis 10,
- bei dem em Abstand zwischen der ersten Flache und der zweiten Flache der Schichtenfolge (SF, SF*), die der ersten Flache gegenüberliegt, kiemer als die minimale m der angewendeten Technologie herstellbare Strukturgroße ist.
12. Schaltungsanordnung nach einem der Ansprüche 1 bis 11,
- bei der die Verbindungsstruktur (V) im wesentlichen aus monokristallmem Halbleitermaterial besteht.
13. Schaltungsanordnung nach den Anspr chen 10 uns 11, - bei der die Verbmdungsstruktur (V) im wesentlichen aus po- lykristallmem Halbleitermateπal besteht und eine Dotier¬ stoffkonzentration aufweist, die hoher als 5*lθl8cm-3 ist.
14. Verfahren zur Herstellung einer integrierten Schaltungs¬ anordnung mit mindestens einem Transistor,
- bei der der Transistor als vertikaler MOS-Transistor gebil¬ det wird,
- bei dem auf einem Substrat (1), das in einer an eine Ober- flache des Substrats (1) angrenzenden Schicht von einem er¬ sten Leitfahigkeitstyp dotiert ist, a) eine untere dotierte Schicht (U) , die als erstes Source/Dram-Gebiet des Transistors verwendbar ist, b) darüber eine vom ersten Leitfahigkeitstyp dotierte mitt- lere Schicht (M) , die als Kanalgebiet des Transistors verwendbar ist, c) und darüber eine dotierte obere Schicht (0) , die als zweites Source/Dram-Gebiet des Transistors verwendbar ist, erzeugt werden,
- bei dem die obere Schicht (0) , die mittlere Schicht (M) und die untere Schicht (U) so strukturiert werden, daß eine Schichtenfolge (SF, SF*) erzeugt wird, die mindestens eine erste Flache und eine der ersten Flache gegenüberliegende zweite Flache aufweist,
- bei dem zur elektrischen Verbindung des Kanalgebiets mit dem Substrat (1) an der ersten Flache der Schichtenfolge
(SF, SF*) eine vom ersten Leitfahigkeitstyp dotierte Verbindungsstruktur (V) derart erzeugt, daß sie seitlich mm- destens an die mittlere Schicht (M) und an die untere
Schicht (U) angrenzt und in das Substrat (1) hinein reicht,
- bei dem mindestens an der zweiten Flache der Schichtenfolge
(SF, SF*) em Gatedielektrikum (Gd) und daran angrenzend eine Gateelektrode erzeugt werden.
15. Verfahren nach Anspruch 14, - bei dem ein Graben (G) erzeugt wird, der die obere Schicht (0) , die mittlere Schicht (M) und die untere Schicht (U) durchtrennt, so daß die Schichtenfolge (SF, SF*) und eine dazu analog aufgebaute weitere Schichtenfolge (SF, SF*) er- zeugt werden,
- bei dem der Graben (G) mit Material gefüllt wird, das vom ersten Leitfähigkeitstyp dotiert ist, so daß die Verbmdungsstruktur (V) erzeugt wird, die an die erste Fläche der Schichtenfolge (SF, SF*) und an eine erste Fläche der wei- teren Schichtenfolge (SF, SF*) angrenzt,
- bei dem an einer zweiten Fläche der weiteren Schichtenfolge
(SF, SF*) ein weiteres Gatedielektrikum (Gd) und daran angrenzend eine weitere Gateelektrode erzeugt werden.
16. Verfahren nach Anspruch 15,
- bei dem über der Verbindungsstruktur (V) ein von einem zweiten, zum ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyp dotiertes Gebiet (Ge) erzeugt wird, das an die obere Schicht (0) angrenzt.
17. Verfahren nach Anspruch 15 oder 16,
- bei dem die Schichtenfolge (SF, SF*) und die weitere Schichtenfolge (SF, SF*) ein Paar bilden,
- bei dem mehrere Paare erzeugt werden, - bei dem die Gräben (G) , in denen die zu den Paaren zugehörigen Verbindungsstrukturen (V) erzeugt werden, in Form von Streifen erzeugt werden,
- bei dem mehrere zu den Gräben (G) parallele erste Trenngräben (T) und erzeugt werden, so daß abwechselnd einer der Paare und einer der ersten Trenngräben (T) nebeneinander angeordnet sind,
- bei dem mindestens Teile der Gateelektroden in den ersten Trenngräben (T) erzeugt werden,
- bei dem untere Bitleitungen aus der unteren Schicht (U) durch deren Strukturierung erzeugt werden, so daß sie an die Verbindungsstrukturen (V) angrenzen und parallel zu ihnen verlaufen, - bei dem quer zu den unteren Bitleitungen verlaufende Wortleitungen (W) erzeugt werden, die mit den Gateelektroden verbunden werden.
18. Verfahren nach Anspruch 17,
- bei dem die ersten Trenngräben (T) so erzeugt werden, daß sie bis in die untere Schicht (U) reichen ohne sie zu durchtrennen,
- bei dem die unteren Bitleitungen aus der unteren Schicht (U) durch Erzeugung der Gräben (G) erzeugt werden, so daß abwechselnd eine der unteren Bitleitungen und einer der Gräben (G) nebeneinander angeordnet sind,
- bei dem die dotierten Gebiete (Ge) nach Erzeugung der ersten Trenngräben (T) durch Dotierung von oberen Teilen der Verbindungsstrukturen (V) erzeugt werden, so daß besagte obere Teile in die dotierten Gebiete (Ge) umgewandelt werden.
19. Verfahren nach Anspruch 17, - bei dem die ersten Trenngräben (Tl) so erzeugt werden, daß sie die untere Schicht (U' ) durchtrennen,
- bei dem die unteren Bitleitungen aus der unteren Schicht
(U' ) durch Erzeugung der Gräben (G' ) und der ersten Trenngräben (Tl) erzeugt werden, so daß eine der unteren Bitlei- tungen zwischen einem der Gräben (G' ) und einem der ersten Trenngräben (Tl) angeordnet ist,
- bei dem zweite Trenngräben (T2) quer zu den ersten Trenngräben (Tl) erzeugt werden, die bis in die untere Schicht (U' ) reichen ohne sie zu durchtrennen, - bei dem die Wortleitungen (W ) als aneinander angrenzende Gateelektroden erzeugt werden, die die Schichtenfolgen (F') seitlich ringförmig umgeben,
- bei dem über der oberen Schicht (0' ) , die als erste Kondensatorelektroden von Kondensatoren verwendbar ist, ein Kon- densatordielektrikum (Kd) erzeugt wird,
- bei dem über dem Kondensatordielektrikum (Kd) eine zweite Kondensatorelektrode (P) erzeugt wird.
20. Verfahren nach einem der Ansprüche 17 bis 19, - bei dem auf der oberen Schicht (0) eine erste Hilfsschicht (Hl) und darüber eine zweite Hilfsschicht (H2) erzeugt werden,
- bei dem die erste Hilfsschicht (Hl) und die zweite Hilfsschicht (H2) streifenförmig strukturiert werden, so daß die obere Schicht (0) teilweise freigelegt wird,
- bei dem durch Abscheiden und Rückätzen von Material Spacer
(Sp) erzeugt werden, die an die strukturierte erste Hilfsschicht (Hl) und die strukturierte zweite Hilfsschicht (H2) angrenzen, - bei dem die Gräben (G) erzeugt werden, wobei die Spacer (Sp) und die zweite Hilfsschicht (H2) als Maske wirken,
- bei dem nach Erzeugung der Verbindungsstrukturen (V) Material abgeschieden wird, so daß über den Verbindungsstrukturen (V) Hilfsstrukturen (H) erzeugt werden, - bei dem anschließend planarisiert wird, bis die erste Hilfsschicht (Hl) freigelegt wird,
- bei dem die erste Hilfsschicht (Hl) entfernt wird,
- bei dem die ersten Trenngräben (T) erzeugt werden, wobei die Spacer (Sp) und die Hilfsstrukturen (H) als Maske wir- ken.
21. Verfahren nach den Ansprüchen 19 und 20,
- bei dem nach Entfernung der ersten Hilfsschicht (Hl' ) an die Spacer (Spl) angrenzende weitere Spacer (Sp2) erzeugt werden, indem Material abgeschieden und rückgeätzt wird,
- bei dem die ersten Trenngräben (Tl) erzeugt werden, wobei die Spacer (Spl), die weiteren Spacer (Sp2) und die HilfsStrukturen (H' ) als Maske wirken,
- bei dem die zweiten Trenngräben (T2) erzeugt werden, so daß ihre Breiten größer als Breiten der ersten Trenngräben (Tl) sind, - bei dem die Wortleitungen (W) erzeugt werden, indem Material in einer solchen Dicke abgeschieden und rückgeätzt wird, daß sie in Form von aneinander angrenzenden Gateelektroden ohne Maske erzeugt werden.
22. Verfahren nach einem der Ansprüche 14 bis 21,
- bei dem die Verbindungsstrukturen (V) durch Epitaxie erzeugt werden.
23. Verfahren nach einem der Ansprüche 14 bis 22,
- bei dem die Verbindungsstrukturen (V) durch Abscheiden von polykristallinem Halbleitermaterial erzeugt werden.
24. Verfahren nach Anspruch 22 oder 23, - bei dem die Verbindungsstrukturen (V) in situ dotiert erzeugt werden,
- bei dem während der Erzeugung der Verbindungsstrukturen (V) die Dotierstoffkonzentration erhöht wird, so daß innere Teile der Verbindungsstrukturen (V) höher dotiert sind als äußere Teile.
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