DE10126604C1 - Speicherzellenanordnung und Verfahren zu ihrer Herstellung - Google Patents

Abstract

Die vorliegende Erfindung bezieht sich auf eine Speicherzellenanordnung und ein Herstellunsgverfahren für diese Speicherzellenanordnung. Die auf einer Halbleiterscheibe regelmäßig angeordneten Speicherzellen (15a, 15b, 15c) weisen hierbei jeweils einen im Halbleitersubstrat (10) ausgebildeten Grabenkondensator (20a, 20b, 20c) und einen über dem Grabenkondensator (20a, 20b, 20c) ausgebildeten Auswahltransistor(30a, 30b, 30c)-Speichergrabenkontakt(40a, 40b)- DOLLAR A Grabenisolation(52)-Anordnung auf.

Description

Die Erfindung betrifft eine Speicheranordnung mit einer Viel­ zahl von regelmäßig in einer Matrixform angeordneten Spei­ cherzellen, die jeweils einen Speicherkondensator und einen Auswahltransistor aufweisen, die in Bitleitungsrichtung durch dazu orthogonal angeordnete, selbstjustierte Isolationsstruk­ turen voneinander getrennt sind, sowie ein Herstellungsver­ fahren für eine solche Speicheranordnung.

Ein dynamischer Schreib/Lesespeicher mit wahlfreiem Zugriff (DRAM) enthält eine Vielzahl von Speicherzellen, die regel­ mäßig in Form einer Matrix auf einer Halbleiterscheibe ausge­ bildet sind. Jede dieser Speicherzellen besteht in der Regel aus einem Speicherkondensator und einem Auswahltransistor. Bei einem Lese- bzw. Schreibvorgang wird der Speicherkonden­ sator mit einer elektrischen Ladung, die der jeweiligen Da­ teneinheit (Bit) entspricht, über den Auswahltransistor ge- bzw. entladen. Hierzu wird die Speicherzelle mit Hilfe einer Bit- und einer Wortleitung adressiert, welche zeilen- und spaltenförmig angeordnet sind und in der Regel senkrecht zu­ einander verlaufen.

Der anhaltende Trend zur Erhöhung der Packungsdichte integ­ rierter Schaltungen (ICs), speziell auch dynamischer Spei­ cher-IC, bedingt, dass die für eine einzelne Speicherzelle zur Verfügung stehende Substratfläche reduziert wird, wovon die elektrisch aktiven Elemente der Speicherzelle (Transis­ tor, Kontakte, Speicherkapazität) wie auch die Isolations­ strukturen (Feldisolation) betroffen sind. Für Trenchspei­ cherzellen vermindert sich der Grabendurchmesser des Spei­ chertrench und damit auch dessen Kapazität, wodurch sich die Gefahr von Lesefehlern erhöht. Bei den Isolationsstrukturen (Feldisolation) reduziert sich der Isolationsabstand, wodurch sich die Sicherheit der Isolation benachbarter Elemente verringert. Beides muss durch geeignete Maßnahmen verhindert werden.

Eine mögliche Lösung dieser Probleme stellt eine geeignete Anordnung der Elemente der Speicherzellen dar. Bei dieser An­ ordnung wird eine epitaktische Halbleiter schicht über den Grabenkondensatoren aufgebracht und die Auswahltransistoren in dieser Halbleiterschicht über dem jeweiligen Grabenkonden­ sator ausgebildet. Da jedes dieser beiden Funktionselemente vorteilhaft in einer anderen Ebene des aktiven Siliziums "ge­ stapelt" angeordnet ist, muss die Speicherzellenfläche nicht zwischen diesen Elementen anteilig aufgeteilt werden und kann dadurch insgesamt minimal gestaltet werden. Schwierig bei dieser Anordnung ist jedoch die Herstellung der sogenannten Strapkontakte, der Kontaktierung der beiden Speicherzellen­ bauteile, da diese Strapkontakte innerhalb der Halbleiter­ schicht ein relativ hohes Aspektverhältnis aufweisen.

DE 199 41 148 A1 beschreibt ein solches Verfahren zum Her­ stellen von Kontakten zwischen einem Grabenkondensator und einem oberhalb des Grabenkondensators ausgebildeten Auswahl­ transistor.

Die Aufgabe der vorliegenden Erfindung ist es, eine Speicher­ zellenanordnung mit Speicherzellen zu schaffen, bei denen eine einfache und platzsparende Kontaktierung von Auswahl­ transistor und Speicherkondensator, die übereinander angeord­ net sind, gewährleistet ist, sowie ein Verfahren zur Herstel­ lung einer solchen Speicherzellenanordnung bereitzustellen.

Diese Aufgabe wird durch ein Verfahren zur Herstellung einer Speicherzellenanordnung gemäß Anspruch 1 und einer Speicher­ zellenanordnung gemäß Anspruch 8 gelöst. Bevorzugte Weiter­ bildungen sind in den abhängigen Ansprüchen angegeben.

Erfindungsgemäß wird in der Halbleiterschicht im Zwischenraum zweier in Bitleitungsrichtung benachbarter Speicherzellen eine Kontaktöffnung ausgebildet, die bis zu den inneren Elektroden der jeweiligen Grabenkondensatoren reicht, die nach der Herstellung einer Collar-Isolatorschicht auf den freigelegten Seitenwänden der Kontaktöffnung mit einem lei­ tenden Material derart gefüllt wird, dass die inneren Elektroden der Grabenkondensatoren mit den darüber angeordneten Auswahltransistoren elektrisch leitend verbunden werden. An­ schließend wird in der Kontaktöffnung eine Isolationsöffnung bis zu einem Niveau unterhalb der Oberkante der Speicherkon­ densatoren erzeugt und mit einem Isolator aufgefüllt, wodurch die elektrisch leitende Schicht in der Kontaktöffnung in zwei voneinander isolierte Teilbereiche unterteilt wird, so dass jeder der Teilbereiche einen Strapkontakt bildet, der die in­ nere Elektrode des Grabenkondensators mit dem Auswahltransis­ tor der jeweiligen Speicherzelle elektrisch verbindet.

Von wesentlichem Vorteil bei dem erfindungsgemäßen Verfahren bzw. der erfindungsgemäßen Struktur ist es, dass die zunächst als eine Kontaktstelle hergestellten Strapkontakte erst durch die Ausbildung der Grabenisolation in dieser Kontaktstelle aufgetrennt werden. Das breitere Kontaktloch der Kontakt­ stelle weist ein für die Prozessierung wesentlich günstigeres Aspektverhältnis als zwei separate Kontaktlöcher auf, wodurch sich der Prozessaufwand reduziert. Darüber hinaus lassen sich mit dem erfindungsgemäßen Verfahren im Vergleich zu den her­ kömmlichen Verfahren sehr schmale Strapkontakte und Strapiso­ lationen herstellen.

Da die Ausbildung und die Verfüllung des Kontaktloches selbstjustiert zu den Wortleitungen bzw. den Isolationshüllen der Wortleitungen der beiden Speicherzellen erfolgt, können aufwendige Verfahrensschritte eingespart werden.

Gemäß einer vorteilhaften Ausführungsform wird durch eine anisotrope Ätzung einer auf der elektrisch leitenden Schicht in der Kontaktöffnung abgeschiedenen Spacerschicht eine Öff­ nung mit einem trichterförmigen Profil erzeugt, wobei die Breite der Öffnung mit der Tiefe abnimmt. In den darauf fol­ genden Prozeßschritten dient die strukturierte Spacerschicht als Maske für die Herstellung und Verfüllung der Isolations­ öffnung in den elektrisch leitenden Schichten der Kontaktöff­ nung. Hierdurch wird ein photolithographischer Maskenschritt zur Herstellung und Verfüllung der Isolationsöffnung einge­ spart. Die Dicke der Spacerschicht, die sich sehr genau ein­ stellen lässt, bestimmt sehr exakt die Breite der geätzten Öffnung und die Breite der darunter erzeugten Isolationsöff­ nung. Dies ermöglicht zugleich auch die sehr genaue Bestim­ mung der Breite der Strapkontakte. Insbesondere jedoch werden mit Hilfe dieses Verfahrens Isolationsöffnungen möglich, de­ ren Breite schmaler ist als die minimal mögliche lithographi­ sche Stegbreite.

In einer vorteilhaften Ausführungsform der Erfindung wird an den freiliegenden Seitenwänden der Halbleiterschicht in der Kontaktöffnung eine dünne Collar-Isolatorschicht erzeugt. Diese Isolatorschicht dient als Isolation der elektrisch lei­ tenden Schicht in der Kontaktöffnung gegenüber der Halblei­ terschicht. Hierdurch werden Leckströme vermieden, die den Grabenkondensator entladen könnten.

In einer vorteilhaften Ausführungsform der Erfindung wird die dünne Collar-Isolatorschicht in der Kontaktöffnung mit Hilfe eines Oxidationsschrittes erzeugt. Dieses Verfahren hat den Vorteil, dass sich so sehr einfach eine gleichmäßige Isola­ torschicht erzeugen lässt, was sich beim üblicherweise einge­ setzten Schichtabscheideverfahren insbesondere an den steilflankigen Seitenwänden der Halbleiterschicht schwierig gestaltet.

Die Erfindung wird anhand der beigefügten Zeichnungen näher erläutert.

Es zeigen:

Fig. 1A bis 1L eine erfindungsgemäße Prozessfolge zur Her­ stellung einer selbstjustierten Strapkontakt-Grabenisolation- Anordnung in einer erfindungsgemäßen Speicherzellenanordnung;

Fig. 2 einen Querschnitt durch einen Bereich einer erfin­ dungsgemäßen Speicherzellenanordnung, die mit der in den Fig. 1A bis 1F dargestellten Prozessfolge erzeugt wurde; und

Fig. 3 eine Aufsicht auf eine erfindungsgemäße Speicherzel­ lenanordnung.

Die erfindungsgemäße Prozessfolge wird am Beispiel einer selbstjustierten Strapkontakt-Grabenisolation-Anordnung zweier benachbarten Speicherzellen in einem dynamischen Schreib/Lese-Speicher (DRAM) dargestellt. Die erfindungsge­ mäße Prozessfolge lässt sich jedoch auch zur Ausbildung von Kontakten zwischen versetzt angeordneten Bauteilen bei ande­ ren bekannten Halbleiterbauelementen einsetzen.

Fig. 1A bis 1L zeigen jeweils einen Querschnitt durch eine Halbleiterscheibe mit drei Speicherzellen 15a, 15b, 15c nach verschiedenen Prozeßschritten, wobei im unteren Teil der Fig. 1A drei Grabenkondensatoren 20a, 20b, 20c im Halbleiter­ substrat 10 ausgebildet sind. Jeder dieser Grabenkondensato­ ren 20a, 20b, 20c besteht aus einer inneren Elektrode 21, die als ein mit vorzugsweise dotiertem Polysilizium gefüllter Graben ausgebildet ist, einer die Grabenfüllung 21 umgebenden Isolatorschicht 22 und einer die Grabenfüllung 21 bedeckenden Isolationsdeckschicht 23. Bedingt durch die hohe Integrati­ onsdichte der Speicherzellenanordnung sind die Grabenkonden­ satoren 20a, 20b, 20c sehr nahe zueinander angeordnet, wobei sie in Bitleitungsrichtung durch relativ dünne Stege 11 im Halbleitersubstrat 10 voneinander getrennt sind. Die äußere Elektrode jedes der Grabenkondensatoren 20a, 20b, 20c bildet ein, hier nicht dargestellter, elektrisch leitender Bereich innerhalb des Halbleitersubstrates 10, der den Grabenkonden­ sator 20a, 20b, 20c vorzugsweise zumindest im unteren Bereich umgibt.

Auf der Isolationsdeckschicht 23 der Grabenkondensatoren 20a, 20b, 20c ist eine Halbleiterschicht 12 aufgebracht, die vorzugsweise als eine epitaktisch gewachsene einkristalline Si­ liziumschicht ausgebildet ist. Zwischen den in Bitleitungs­ richtung verlaufenden Reihen der Speicherzellen 15 sind, wie die Draufsicht in Fig. 3 zeigt, Isolationsgräben 53 aus vor­ hergehenden Prozeßschritten innerhalb der Halbleiterschicht 12 ausgebildet, die sich vorzugsweise bis zur Substratober­ fläche erstrecken. Diese Isolationsgräben 53 sind mit einem Isolatormaterial gefüllt und bilden eine Feldisolation in Wortleitungsrichtung zwischen den Speicherzellen 15.

Über jedem der Grabenkondensatoren 20a, 20b, 20c ist in der Halbleiterschicht 12 jeweils ein Auswahltransistor 30a, 30b, 30c ausgebildet. Hierzu sind im oberen Bereich der Halblei­ terschicht 12 im wesentlichen über den, die Grabenkondensato­ ren 20a, 20b, 20c trennenden Stegen 11 des Halbleitersubstra­ tes 10 elektrisch leitende Bereiche 31a, 31b ausgebildet, die durch jeweils einen im wesentlichen über dem jeweiligen Gra­ benkondensator 20a, 20b, 20c befindlichen Kanalbereich 32 ge­ trennt werden.

Über jedem Kanalbereich 32 ist wiederum eine elektrisch lei­ tende Schicht 37 ausgebildet, die die Gate-Elektrode des je­ weiligen Auswahltransistors 30a, 30b, 30c bzw. die Wortlei­ tung 33a, 33b, 33c bildet und die gegenüber dem Kanalbereich 32 und den elektrisch leitenden Bereichen 31a, 31b innerhalb der Halbleiterschicht 12 durch eine dünne Gate-Isolator­ schicht (hier nicht dargestellt) elektrisch isoliert ist. Jede Wortleitung 33a, 33b, 33c ist seitlich und nach oben hin durch eine Isolationshülle 34 elektrisch isoliert.

Die Bereiche zwischen den Isolationshüllen 34 der Wortleitun­ gen 33a, 33b, 33c sind in dem in Fig. 1A gezeigten ersten Prozeßstadium im wesentlichen vollständig mit einer ersten Isolatorschicht 13 aufgefüllt. Die beiden Speicherzellen 15b, 15c sind in dem hier dargestellten Ausführungsbeispiel über einen gemeinsamen Bitleitungskontakt 35a mit einer Bitleitung 35 verbunden.

Zwischen den beiden Speicherzellen 15a, 15b wird mit den nachfolgend erläuterten Prozeßschritten eine erfindungsgemäße Strapkontakt-Grabenisolation-Anordnung hergestellt. Zum Schutz des Bitleitungskontaktes 35a zwischen den Speicherzel­ len 15b, 15c wird, wie in Fig. 1A gezeigt ist, auf der Iso­ latorschicht 13 und den Isolationshüllen 34 der Wortleitungen 33a, 33b, 33c eine Schutzschicht 14 aufgebracht, die mit Hilfe eines photolithographischen Schrittes so strukturiert wird, dass sich in Richtung der Wortleitungen 33a, 33b, 33c eine steifenförmige Struktur ausbildet, wobei die Schicht­ streifen den Bereich zwischen den Wortleitungen 33b, 33c be­ decken, während der Bereich zwischen den Wortleitungen 33a, 33b freigelegt ist. Die streifenförmige Schutzschicht 14 weist vorzugsweise eine hohe Resistenz gegenüber den abtra­ genden Methoden der nachfolgenden Prozeßschritte auf und dient als Auswahlmaske bei der Herstellung der erfindungsge­ mäßen Strapkontakt-Grabenisolation-Anordnung.

In einem weiteren Prozeßschritt wird zwischen den Speicher­ zellen 15a, 15b eine Öffnung 44b hergestellt, die im weiteren als Spacergraben bezeichnet wird. Wie in Fig. 1B gezeigt, wird hierzu die Isolatorschicht 13 zwischen den Isolations­ hüllen 34 der Wortleitungen 33a, 33b bis zur Halbleiter­ schicht 12 vorzugsweise mittels eines anisotropen Ätzverfah­ rens abgetragen. Da der Zwischenraum der Speicherzellen 15b, 15c durch die streifenförmige Schutzschicht 14 bedeckt wird, erfolgt dieser Prozeßschritt vorteilhafter Weise ohne einen weiteren lithographischen Maskenschritt, wobei die streifen­ förmige Schutzschicht 14 und die Isolationshüllen 34 der Wortleitungen 33a, 33b als Ätzmaske dienen. Hierbei bilden sich, wie in Fig. 3 gezeigt, entlang der Isolationshüllen 34 der Wortleitungen 33a, 33b verlaufende Spacergräben 44b aus.

Im nächsten Prozeßschritt wird nun im Spacergraben 44b in ei­ nem Bereich zwischen den Isolationshüllen 34 der Wortleitun­ gen 33a, 33b und den Isolationsstrukturen in Bitleitungsrichtung 53 eine Kontaktöffnung 44a in der Halbleiterschicht 12 bis zu den Isolationsdeckschichten 23 der polykristallinen Grabenfüllung 21 der Grabenkondensatoren 20a, 20b ausgebil­ det. Hierzu wird, wie in Fig. 1C gezeigt, vorzugsweise mit­ tels eines anisotropen Ätzverfahrens die Halbleiterschicht 12 selektiv geätzt, wobei bei diesem Ätzschritt die streifenför­ mige Schutzschicht 14, die Isolationshüllen 34 der Wortlei­ tungen 33a, 33b und die in der Halbleiterschicht 12 ausgebil­ deten Isolationsstrukturen 53 als Ätzmaske dienen.

Fig. 1D zeigt einem weiteren Prozeßschritt, mit dem der Zu­ gang zu den polykristallinen Grabenfüllungen 21 der Graben­ kondensatoren 20a, 20b in der Kontaktöffnung 44a erzeugt wird. Hierzu werden die freiliegenden Teilbereiche der Isola­ tionshüllen 22 sowie der Isolationsdeckschichten 23 der Gra­ benkondensatoren 20a, 20b mittels eines selektiven Ätzverfah­ rens abgetragen, so dass die darunter liegenden Teilbereiche der jeweiligen Grabenfüllung 21 freigelegt werden.

In Fig. 1E wird in der Kontaktöffnung 44a an den freigeleg­ ten Seitenwänden der Halbleiterschicht 12, den elektrisch leitenden Bereichen 31b der Auswahltransistoren 30a, 30b, den polykristallinen Grabenfüllungen 21 der Grabenkondensator 20a, 20b sowie den oberen freigelegten Bereichen des Steges 11 des Halbleitersubstrates 10 zwischen den Grabenkondensato­ ren 20a, 20b eine dünne Isolatorschicht 43 ausgebildet, die vorzugsweise mittels CVD-Abscheidung (Chemical Vapour Deposi­ tion) oder Oxidation hergestellt wird.

In Fig. 1F wird die erzeugte dünne Isolatorschicht 43 in der Kontaktöffnung 44a mittels eines anisotropen Ätzschrittes bis auf die Bereiche an den steilen Flanken der Kontaktöffnung 44a wieder abgetragen. Die verbleibenden Bereiche der Isola­ torschicht 43 dient in der Speicherzellenanordnung als eine elektrische Isolation der nachfolgend ausgebildeten Strapkon­ takte 40a, 40b gegenüber der Halbleiterschicht 12 und vermin­ dert so die Leckströme, die zur Entladung der Grabenkondensatoren 20a, 20b und zur Verkürzung der Retentionszeit, der maximalen Zeitspanne, nach der die in einer Speicherzelle 15 gespei­ cherte Ladung aufgefrischt werden muss.

Im folgenden Schritt wird, wie die Fig. 1 G zeigt, in der Kontaktöffnung 44a eine erste elektrisch leitende Schicht 41a, die vorzugsweise aus dotiertem Polysilizium besteht und im weiteren als erste Kontaktschicht bezeichnet wird, abge­ schieden.

Zur Kontaktierung der Auswahltransistoren 30a, 30b werden im folgenden Prozeßschritt die Teilbereiche der die elektrisch leitenden Bereiche 31b der Auswahltransistoren 30a, 30b bede­ ckende Isolatorschicht 43 abgetragen. Hierzu wird zunächst die erste Kontaktschicht 41a wieder bis zu einem Niveau kurz unterhalb der Oberfläche der Halbleiterschicht 12 mittels ei­ ner planarisierenden Ätzmethode abgetragen. Anschließend wer­ den die freigelegten Teilbereiche der Isolatorschicht 43 mit Hilfe eines isotropen Ätzverfahrens soweit abgetragen, bis die elektrisch leitenden Bereiche 31b der Auswahltransistoren 30a, 30b freigelegt sind. Hierbei dienen, wie in Fig. 1H dargestellt, die erste Kontaktschicht 41a in der Kontaktöff­ nung 44a, die Isolationshüllen 34 der Wortleitungen 33a, 33b sowie die streifenförmige Schutzschicht 14 als Ätzmaske.

Wie in Fig. 1I gezeigt, wird im nachfolgenden Prozeßschritt zur Kontaktierung der Auswahltransistoren 30a, 30b eine zweite elektrisch leitende Schicht 41b, die vorzugsweise aus dotiertem Polysilizium besteht und im weiteren als zweite Kontaktschicht bezeichnet wird, auf die erste Kontaktschicht 41a in der Kontaktöffnung 44a bis zu einem Niveau vorzugs­ weise knapp oberhalb der elektrisch leitenden Bereiche 31b der Auswahltransistoren 30a, 30b abgeschieden, so dass der, aus den beiden Kontaktschichten 41a, 41b bestehende Kontakt­ block 40 in der Kontaktöffnung 44a eine elektrisch leitende Verbindung zwischen den Auswahltransistoren 30a, 30b und den Grabenkondensatoren 20a, 20b bildet.

Um jedoch jede der Speicherzellen 15a, 15b einzeln laden bzw. entladen zu können, wird in einem weiteren Prozeßschritt dann eine Auftrennung des Kontaktblockes 40 in der Kontaktöffnung 44a vorgenommen. Gleichzeitig wird hierdurch eine Isolations­ struktur 52 zwischen den beiden Speicherzellen 15a, 15b er­ zeugt.

Wie in Fig. 1J gezeigt, wird hierzu zunächst eine Ätzmaske für die Ätzung des Kontaktblocks 40 in der Kontaktöffnung 44a erzeugt. Dabei wird eine als Spacerschicht 42 bezeichnete Isolatorschicht auf die Kontaktschichten 41a, 41b und die freiliegenden Bereiche der in Bitleitungsrichtung verlaufen­ den Isolationsstrukturen 53 im Spacergraben 44b abgeschieden, wodurch der Zwischenraum zwischen den Isolationshüllen 34 der Wortleitungen 33a, 33b entlang der Wortleitungsrichtung mit der Spacerschicht 42 gefüllt wird. Die Dicke dieser Spacer­ schicht 42 gestaltet sich dabei prozessabhängig und ist in dem dargestellten Ausführungsbeispiel in etwa gleich der Breite des Spacergrabens 44b. Anschließend wird die Spacer­ schicht 42 mit Hilfe eines anisotropen Ätzverfahrens bis zu dem darunter liegenden Kontaktblock 40 abgeätzt. Da die hori­ zontalen und die vertikalen Bereiche der Spacerschicht 42 un­ terschiedliche Abtragungsgeschwindigkeiten beim anisotropen Ätzen aufweisen, wird die Spacerschicht 42 vollständig in zwei Teilbereiche 42a, 42b geteilt, die im folgenden als Spacer bezeichnet werden.

Die hierbei erzeugte Isolationsöffnung 50b zeigt das in Fig. 1J dargestellte trichterförmige Ätzprofil, wobei sich die Öffnung 50b in der Spacerschicht 42 zunehmend mit der Tiefe verjüngt, so dass sie im untersten Bereich, direkt auf dem Kontaktblock 40 die geringste Breite aufweist. In dem hier dargestellten Ausführungsbeispiel besitzt die Isolationsöff­ nung 50b im untersten Bereich der Spacerschicht 42 in etwa die Breite des darunter liegenden, die Grabenkondensatoren 20a, 20b voneinander trennenden Steges 11 im Halbleitersubstrat 10. Um eine möglichst effiziente Flächennutzung der Speicherzellenanordnung zu gewährleisten wird die Isolations­ öffnung 50b im allgemeinen möglichst schmal erzeugt. Hierbei wird in vorteilhafter Weise die Abhängigkeit dieser Breite von der Ätztiefe genutzt, wodurch sich die Breite der Isola­ tionsöffnung 50b durch die Dicke der abgeschiedenen Spacer­ schicht 42 im Zwischenraum der Wortleitungen 33a, 33b sehr genau einstellen lässt. So lassen sich mit Hilfe dieser Me­ thode Isolationsöffnungen 50b herstellen, deren Breite schma­ ler ist als die minimal mögliche lithographische Stegbreite.

In einem folgenden Prozeßschritt wird die Isolationsöffnung 50b der Spacerschicht 42 in dem Kontaktblock 40 bis in das Halbleitersubstrat 10 hinein erweitert. Hierbei dienen die Spacer 42a, 42b, die freiliegenden Teilbereiche der Isolati­ onshüllen 34 der Wortleitungen 33a, 33b, die streifenförmige Schutzschicht 14 sowie die in Bitleitungsrichtung orientierte Isolationsstrukturen 53 in der Halbleiterschicht 12 als Ätz­ maske, so dass lediglich der Bereich des Kontaktblocks 40, der sich unterhalb der Isolationsöffnung 50b und zwischen den Speicherzellen 15a, 15b befindet, mit Hilfe eines anisotropen Ätzverfahrens selektiv abgetragen wird. Bei diesem Pro­ zeßschritt wird, wie in Fig. 1K gezeigt ist, auch ein Teil­ bereich des Steges 11 des Halbleitersubstrates 10 sowie Teil­ bereiche der Isolationshüllen 22 der Grabenkondensatoren 20a, 20b mit abgetragen, so dass die so erzeugte Isolationsöffnung 50a den Kontaktblock 40 in der Kontaktöffnung 44a vollständig auftrennt und jeder der Auswahltransistoren 30a, 30b nur mit dem Grabenkondensator 20a, 20b der jeweiligen Speicherzelle 15a, 15b elektrisch verbunden ist.

In einer modifizierten Ausführungsform wird die Isolations­ öffnung 50a grabenförmig entlang der gesamten Länge der Spacer 42a, 42b ausgebildet. Hierbei werden neben den Kon­ taktblöcken 40 auch die in der Halbleiterschicht 12 in Bit­ leitungsrichtung ausgebildeten Isolationsstrukturen 53 mit Hilfe eines selektiven Ätzverfahrens bis unterhalb der Sub­ stratoberfläche abgetragen.

In einem folgenden Prozeßschritt wird der durch die Isolati­ onsöffnungen 50a, 50b gebildete Isolationsgraben 50 mit einem weiteren Isolator 51 aufgefüllt, wodurch die beiden Speicher­ zellen 15a, 15b, wie in Fig. 1L gezeigt, voneinander elekt­ risch isoliert werden.

Fig. 2 zeigt einen Querschnitt durch die Halbleiterscheibe mit den drei Speicherzellen 15a, 15b, 15c nach weiteren Pro­ zeßschritten zur Herstellung eines Bitleitungskontaktes 35a. Hierzu ist im Zwischenraum der Isolationshüllen 34 der Wort­ leitungen 33b, 33c eine Kontaktöffnung 36 bis zu dem elekt­ risch leitenden Bereich 31a der beiden Auswahltransistoren 30b, 30c ausgebildet. Die Kontaktöffnung 36 des Bitleitungs­ kontaktes 35a ist mit einem elektrisch leitenden Material aufgefüllt und verbindet die gemeinsame Source/Drain-Elekt­ rode 31a der Auswahltransistoren 30a, 30b der beiden Spei­ cherzellen 15b, 15c mit der Bitleitung 35, die in dem darge­ stellten Ausführungsbeispiel in einem rechten Winkel zu den Wortleitungen 33a, 33b, 33c oberhalb der die Strapkontakte 40a, 40b von der Bitleitung 35 trennenden Isolatorschicht 51b angeordnet ist.

Fig. 3 zeigt ein Layout einer erfindungsgemäßen Speicherzel­ lenanordnung mit insgesamt 24 Speicherzellen 15, die in vier Zeilen und sechs Spalten angeordnet sind, wobei jeweils drei Speicherzellen 15 einer Zeile entsprechend den Speicherzellen 15a, 15b, 15c nach Fig. 2 ausgebildet sind.

Hierbei weisen die Speicherzellen 15 eine Anordnung von Gra­ benkondensatoren 20, die mit einer unterbrochenen Linie dar­ gestellt sind, und Auswahltransistoren 30 auf, die im wesent­ lichen über den Grabenkondensatoren 20 ausgebildet sind und deren Gate-Elektroden 37 gleichzeitig die gemeinsame Wortlei­ tung 33 der jeweiligen Spalte der Speicherzellenanordnung bilden. Die, wie in Fig. 2 gezeigt ist, zwischen den Graben­ kondensatoren 20 und den Auswahltransistoren 30 ausgebildete einkristalline Halbleiterschicht 12 wird in Bitleitungsrich­ tung durch Isolationsgräben 53, die sich vorzugsweise bis in das Halbleitersubstrat hinein erstrecken, streifenförmig un­ terteilt. Diese in Fig. 3 horizontal verlaufenden Isolati­ onsgräben 53 bilden die Feldisolation in Wortleitungsrichtung zwischen den Speicherzellen 15.

Die Speicherzellen 15 der Speicherzellenanordnung befinden sich in den Kreuzungsbereichen der senkrecht zueinander ange­ ordneten Wortleitungen 33 und Bitleitungen 35, wobei die Bit­ leitungen 35, in Fig. 3 der Übersichtlichkeit wegen nicht dargestellt, horizontal und die Wortleitungen 33 vertikal verlaufen.

Wie in Fig. 3 gezeigt, besitzen Speicherzellen 15, die in einer Zeile der Speicherzellenanordnung angeordnet sind, in ihren Zwischenräumen abwechselnd einen gemeinsamen Bitlei­ tungskontakt 35a und eine erfindungsgemäße Strapkontakt-Gra­ benisolation-Anordnung. Der Zwischenraum der Wortleitungen 33, in dem ein Bitleitungskontakt 35a ausgebildet ist, ist vorzugsweise kleiner als die erfindungsgemäße doppelte Strap­ kontakt-Grabenisolation-Anordnung, so dass die Wortleitungen 33, wie in Fig. 3 gezeigt, paarweise zueinander versetzt an­ geordnet sind.

Jeder Bitleitungskontakt 35a besteht aus einer leitenden Schicht die in einer Kontaktöffnung 36 zwischen den Wortlei­ tungen 33 zweier Speicherzellen 15 ausgebildet ist, und die elektrisch leitenden Bereiche 31a der jeweiligen Auswahltran­ sistoren 30 kontaktiert.

Die erfindungsgemäßen Strapkontakt-Grabenisolation-Anordnun­ gen sind in den breiteren Zwischenräumen der Wortleitungen 33 jeweils zwischen zwei Speicherzellen 15 ausgebildet. Hierzu ist zwischen den in Bitleitungsrichtung benachbarten Speicherzellen 15 jeweils eine Kontaktöffnung 44a in der Halblei­ terschicht 12 ausgebildet, die in Wortleitungsrichtung durch die Isolationsstrukturen 53 begrenzt ist, wobei die Kontakt­ öffnung 44a sich bis zu der polykristallinen Grabenfüllung 21 der jeweiligen Grabenkondensatoren 20 erstreckt. Innerhalb der Kontaktöffnung 44a ist ein Kontaktblock 40 ausgebildet, der aus einer ersten Kontaktschicht 41a, die bis zu dem unte­ ren Niveau der elektrisch leitenden Bereiche 31b in der Halb­ leiterschicht 12 reicht, und einer zweiten Kontaktschicht 41b, die bis zu dem oberen Niveau dieser Bereiche 31b reicht, besteht.

Der mittlere Bereich jedes Kontaktblocks 40 der Speicherzel­ lenanordnung ist mit einer Isolationsöffnung 50a versehen, die mit einer Isolatorschicht 51a aufgefüllt ist. Die Isola­ tionsöffnung 50a reicht dabei bis unterhalb der Oberkante der Isolationsdeckschichten 23 und wird in Wortleitungsrichtung von den Isolationsstrukturen 53 begrenzt, so dass der Kon­ taktblock 40 in zwei voneinander unabhängige Strapkontakte 40a, 40b aufgetrennt ist, die jeweils nur den Speicherkonden­ sator 20 mit dem Auswahltransistor 30 der jeweiligen Spei­ cherzelle 15 elektrisch verbinden.

Der durch die Wortleitungen 33 begrenzte Bereich über den Strapkontakten 40a, 40b, den Isolationsöffnungen 50a und den in Bitleitungsrichtung angeordneten Isolationsstrukturen 53 weist eine weitere Isolatorschicht auf. Diese Isolatorschicht besteht, wie aus dem Querschnitt in Fig. 1L und Fig. 2 er­ sichtlich, jeweils aus einer Isolatorschicht 51b und zwei Spacern 42a, 42b, wobei jeder Spacer 42a, 42b über den jewei­ ligen Strapkontakten 40a, 40b entlang jeder Wortleitung 33 ausgebildet ist und die Isolatorschicht 51b die die Spacer 42a, 42b trennende Isolationsöffnung 50b bis oberhalb der Isolationshüllen 34 der Wortleitungen 33 auffüllt.

Die Isolatorschicht 51a bildet die Feldisolationsstruktur der Speicherzellenmatrix senkrecht zur Bitleitungsrichtung, und zusammen mit den in Bitleitungsrichtung orientierten Feldiso­ lationsgräben 53 die vollständige Isolationsmatrix der Spei­ cherzellenanordnung.

Bezugszeichenliste

10

Halbleitersubstrat

11

Steg im Halbleitersubstrat

12

epitaktische Halbleiterschicht

13

Isolatorschicht zwischen Wortleitungen

14

streifenförmige Schutzschicht

15

a-c Speicherzelle

20

a-c Grabenkondensator

21

polykristalline Grabenfüllung

22

Collar bildende Isolatorschicht

23

Isolationsdeckschicht

30

a-c Auswahltransistor

31

a, b Source/Drain bildender elektrisch leitender Bereich

32

Kanalbereich

33

a-c Wortleitung

34

Isolationshülle der Wortleitung

35

Bitleitung

35

a Bitleitungskontakt

36

Kontaktöffnung des Bitleitungskontaktes

37

Gate-Elektrode bildende elektrisch leitende Schicht

40

Kontaktblock

40

a, b Strapkontakt bildender Teilbereich

41

a erste Kontaktschicht

41

b zweite Kontaktschicht

42

Spacerschicht

42

a, b Spacer bildender Teilbereich

43

Collar bildende Isolatorschicht

44

a Kontaktöffnung des Strapkontaktes

44

b Spacergraben bildende Öffnung

50

Isolationsgraben

50

a Isolationsöffnung im Kontaktblock

50

b Isolationsöffnung in der Spacerschicht

51

Isolatorschicht

51

a erste Isolatorschicht in der Isolationsöffnung

51

b zweite Isolatorschicht in der Isolationsöffnung

52

Grabenisolation in Bitleitungsrichtung

53

Grabenisolation in Wortleitungsrichtung

Claims (11)

1. Verfahren zum Herstellen einer Speicherzellenanordnung mit den Verfahrensschritten:

• A) Ausbilden eines Grabenkondensators (20) für jede Speicher­ zelle (15) in einem Halbleitersubstrat (10) mit jeweils einer elektrisch leitenden Grabenfüllung (21);
• B) Erzeugen einer Halbleiterschicht (12) über den Grabenkon­ densatoren (20); und
• C) Ausbilden eines Auswahltransistors (30) für jede Speicher­ zelle (15) mit je zwei elektrisch leitenden Bereichen (31a, 31b) in der Oberfläche der Halbleiterschicht (12), einem Kanalbereich (32) in der Halbleiterschicht (12) zwischen den beiden elektrisch leitenden Bereichen (31a, 31b) und einer über dem Kanalbereich (32) befindlichen und von diesem sowie von den elektrisch leitenden Bereichen (31a, 31b) isolierten, elektrisch leitenden Schicht (37) auf der Halbleiterschicht (12), die als Wortleitung (33) für die jeweilige Speicher­ zelle (15) dient;

gekennzeichnet durch

• A) Ausbilden jeweils einer Kontaktöffnung (44a) in der Halb­ leiterschicht (12) im Bereich zwischen zwei benachbarten Speicherzellen (15), wobei jede Kontaktöffnung (44a) jeweils einen Teil der elektrisch leitenden Grabenfüllung (21) der beiden zugehörigen Grabenkondenstoren (20) und jeweils einen zum jeweiligen Auswahltransistor (30) gehörenden elektrisch leitenden Bereich (31b) in der Halbleiterschicht (12) frei­ legt;
• B) Auffüllen der Kontaktöffnung (44a) mit einer elektrisch leitenden Schicht (41a),
• C) Ausbilden einer Isolationsöffnung (50a) in der Kontaktöff­ nung (44a) wenigstes bis zur Oberkante des Grabenkondensators (20), so dass die elektrisch leitende Schicht (41a) in der Kontaktöffnung (44a) in zwei Teilbereiche (40a, 40b) geteilt wird, wobei jeder der beiden Teilbereiche (40a, 40b) die elektrisch leitende Grabenfüllung (21) eines Grabenkondensa­ tors (20) mit dem elektrisch leitenden Bereich (31b) des zugehörigen Auswahltransistors (30) verbindet; und
• D) Auffüllen der Isolationsöffnung (50a) mit einer Isolator­ schicht (51), so dass die beiden Teilbereiche (40a, 40b) der elektrisch leitenden Schicht (41a) in der Kontaktöffnung (44a) voneinander elektrisch isoliert sind.

2. Verfahren nach Anspruch 1, wobei im Verfahrensschritt E zum Ausbilden der Isolationsöffnung (50a) eine weitere Isola­ torschicht (42) über der elektrisch leitenden Schicht (41a) in der Kontaktöffnung (44a) aufgebracht und mittels eines anisotropen Ätzschrittes maskenfrei in zwei Teilbereiche (42a, 42b) unterteilt wird, so dass auf der darunter liegen­ den elektrisch leitenden Schicht (41a) der Bereich für die Isolationsöffnung (50a) freigelegt und anschließend mittels eines anisotropen Ätzschrittes bis unterhalb der Oberkante des Grabenkondensators (20) abgetragen wird, wobei die Teil­ bereiche (42a, 42b) der Isolatorschicht (42) Bestandteile der bei diesem Prozeßschritt verwendeten Ätzmaskierung sind.

3. Verfahren nach Anspruch 1 oder 2, wobei das Auffüllen der Isolationsöffnung (50a) mit der Isolatorschicht (51) im Verfahrensschritt G so erfolgt, dass der Zwischenraum der Wortleitungen (33) bzw. die Isolationsöffnung (50b) zwischen den beiden Teilbereichen (42a, 42b) der Isolatorschicht (42) mit aufgefüllt wird.

4. Verfahren nach einem der Ansprüche 1 bis 3, wobei vor dem Auffüllen der Kontaktöffnung (44a) mit der elektrisch leitenden Schicht (41a) im Verfahrensschritt E auf den Sei­ tenwänden der Kontaktöffnung (44a) eine vorzugsweise dünne Isolatorschicht (43) erzeugt wird, in der Kontaktöffnung (44a) dann eine erste elektrisch leitende Schicht (41a) bis zu einer Höhe ausgebildet wird, die im wesentlichen der Tiefe der elektrisch leitenden Bereiche (31b) in der Halbleiter­ schicht (12) entspricht, die dünne Isolatorschicht (43) auf den Seitenwänden der Kontaktöffnung (44a) an den elektrisch leitenden Bereichen (31b) in der Halbleiterschicht (12) wenigstens teilweise entfernt wird, und eine zweite elektrisch leitende Schicht (41b) auf die erste elektrisch leitende Schicht (41a) in der Kontaktöffnung (44a) wenigstens bis zu einer Höhe erzeugt wird, die dem Niveau der elektrisch lei­ tenden Bereiche (31b) entspricht.

5. Verfahren nach Anspruch 4, wobei die dünne Isolator­ schicht (43) mittels eines chemischen Abscheideverfahrens aus der Gasphase oder durch Oxidation erzeugt wird.

6. Verfahren nach einem der Ansprüche 1 bis 5, wobei die Wortleitungen (33) der beiden Speicherzellen (15) Isolations­ hüllen (34) aufweisen, die auch als Maske für die Verfahrens­ schritte D und E dienen.

7. Verfahren nach einem der Ansprüche 1 bis 6, wobei die Speicherzellen (15) in Reihen entlang der vorgesehenen Bit­ leitungen ausgebildet werden und nach dem Verfahrensschritt B jeweils zwischen zwei benachbarten Reihen von Speicherzellen (15) Isolationsgräben (53) in der Halbleiterschicht (12) er­ zeugt werden, die mit einer Isolatorschicht aufgefüllt werden und die vorzugsweise als Maske für einen oder mehrere der Verfahrensschritte 1D bis 1G dienen.

8. Speicherzellenanordnung auf einer Halbleiterscheibe mit einer Vielzahl von in einer Matrixform angeordneten Speicher­ zellen (15),
die jeweils einen in dem Halbleitersubstrat (10) ausgebilde­ ten Grabenkondensator (20) mit einer elektrisch leitenden Grabenfüllung (21) und
einen oberhalb des Grabenkondensators (20) in der Oberfläche einer auf dem Halbleitersubstrat (10) angeordneten Halblei­ terschicht (12) ausgebildeten Auswahltransistor (30) aufwei­ sen, wobei der Auswahltransistor (30) durch zwei in der Halb­ leiterschicht (12) ausgebildete elektrisch leitende Bereiche (31a, 31b), einen die beiden elektrisch leitenden Bereiche (31a, 31b) trennenden Kanalbereich (32), der im wesentlichen über dem Grabenkondensator (20) ausgebildet ist, und eine von den elektrisch leitenden Bereichen (31a, 31b) und dem Kanal­ bereich (32) isolierte, auf der Halbleiterschicht (12) über dem Kanalbereich (32) ausgeführte elektrisch leitende Schicht (37) gebildet ist,
und einer Vielzahl von im wesentlichen parallelen Bitleitun­ gen (35) und im wesentlichen parallelen Wortleitungen (33), wobei die Wortleitungen (33) senkrecht zu den Bitleitungen (35) und die Speicherzellen (15) jeweils an den Kreuzungs­ punkten der Bit- (35) und Wortleitungen (33) angeordnet sind, wobei bei jeweils drei entlang einer Bitleitung (35) angeord­ neten Speicherzellen (15a, 15b, 15c), die von jeweils einer Wortleitung (33a, 33b, 33c) an der elektrisch leitenden Schicht (37) ankontaktiert sind, die Bitleitung (35) im Be­ reich zwischen der mittleren Wortleitung (33b) und der einen benachbarten Wortleitung (33c) den einen elektrisch leitenden Bereich (31a) der Auswahltransistoren (30b, 30c) der den bei­ den Wortleitungen (33b, 33c) zugeordneten Speicherzellen (15b, 15c) ankontaktiert und ein Kontaktblock (40) in der Halbleiterschicht (12) im Bereich zwischen der mittleren Wortleitung (33b) und der anderen benachbarten Wortleitung (33a) unterhalb der Bitleitung (35), von dieser mittels einer zweiten Isolatorschicht (51b) elektrisch getrennt ausgebildet ist, wobei der Kontaktblock (40) jeweils mit einer seitlich angeordneten, elektrisch leitenden Schicht (40a, 40b) die Grabenfüllung (21) des Grabenkondensators (20a, 20b) mit dem anderen elektrisch leitenden Bereich (31b) des Auswahltran­ sistors (30a, 30b) der den beiden Wortleitungen (33a, 33b) zugeordneten Speicherzellen (15a, 15b) ankontaktiert, wobei die beiden seitlich angeordneten elektrisch leitenden Schich­ ten (40a, 40b) in der Kontaktöffnung (44a) von einer dazwi­ schen ausgebildeten ersten Isolatorschicht (51a) voneinander elektrisch isoliert sind, die sich in das Halbleitersubstrat (10) bis in den Bereich zwischen den Grabenkondensatoren (20a, 20b) erstreckt und deren Breite im wesentlich dem Ab­ stand zwischen den Grabenkondensatoren (20a, 20b) entspricht.

9. Speicherzellenanordnung nach Anspruch 8, wobei über den seitlich angeordneten elektrisch leitenden Schichten (40a, 40b) des Kontaktblocks (40) im Bereich zwischen den Wortlei­ tungen (33a, 33b) der Speicherzellen (15a, 15b) jeweils eine Spacer-Isolationschicht (42a, 42b) ausgebildet ist.

10. Speicherzellenanordnung nach einem der Ansprüche 8 oder 9, wobei die erste Isolatorschicht (51a) und die zweite Iso­ latorschicht (51b) als eine durchgängige Schicht (51) ausge­ führt sind.

11. Speicherzellenanordnung nach einem der Ansprüche 8 bis 10, wobei zwischen den seitlich ausgebildeten elektrisch lei­ tenden Schichten (40a, 40b) des Kontaktblocks (40) und der Halbleiterschicht (12) unterhalb der elektrisch leitenden Be­ reiche (31b) in der Halbleiterschicht (12) eine dünne Isola­ torschicht (43) ausgebildet ist.