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Speicherzellenfeld
und Verfahren zu dessen Herstellung Die Erfindung betrifft ein Verfahren
zum Herstellen eines Speicherzellenfeldes als auch ein Speicherzellenfeld.
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Speicherzellen
von Speichern mit wahlfreiem Zugriff (DRAMs) weisen einen Speicherkondensator
zum Speichern einer elektrischen Ladung, die eine zu speichernden
Information kennzeichnet, sowie einen Zugriffstransistor zum Ansteuern
des Speicherkondensators auf. Der Zugriffstransistor enthält ein erstes
und ein zweites Source/Drain-Gebiet, einen benachbart zu den ersten
und zweiten Source/Drain-Gebieten liegenden leitfähigen Kanal
als auch eine Gateelektrode zum Steuern eines zwischen dem ersten
und zweiten Source/Drain-Gebiet fließenden elektrischen Stroms.
Der Transistor ist üblicherweise
in einem Halbleitersubstrat ausgebildet. Die in dem Speicherkondensator
gespeicherte Information wird durch Ansteuern des Zugriffstransistors ausgelesen.
Es existiert eine untere Grenze einer Kanallänge des Zugriffstransistors,
unterhalb derer die Isolationseigenschaften des Zugriffstransistors
in einem nichtangesteuerten Zustand unzureichend sind. Die untere
Grenze der effektiven Kanallänge
Leff begrenzt die Skalierbarkeit planarer
Transistorzellen mit Zugriffstransistor, der in Bezug auf die Substratoberfläche des
Halbleitersubstrats horizontal ausgebildet sind.
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Ein
spezielles Transistorkonzept betrifft einen FinFET. Das aktive Gebiet
eines FinFETs weist üblicherweise
die Form einer Rippe oder eines Stegs auf, welche im Halbleitersubstrat
zwischen den ersten und zweiten Source/Drain-Gebieten ausgebildet ist.
Eine Gateelektrode umgibt die Rippe an zwei oder drei ihrer Seiten.
In einem Doppel-Gate-FinFET sind insbesondere zwei Gateelektroden
an den beiden lateralen Seiten des aktiven Gebiets angeordnet. Zusätzlich kann
ein Top-Gate angegeben werden, das auf der Oberseite des aktiven
Gebiets ausgebildet ist. Die Bereiche der Gateelektrode, welche
sich lateral entlang des aktiven Gebiets erstrecken, können bis
zu einer vorbestimmten Tiefe reichen. Insbesondere können die
lateralen Bereiche der Gateelektrode derart vorgesehen sein, dass
diese bis zu einer Tiefe reichen, die oberhalb der Hälfte der
Tiefe des Isolationsgrabens, der benachbart zum aktiven Gebiet angeordnet
ist, liegt.
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In
gegenwärtig
verwendeten DRAM-Speicherzellen kann der Speicherkondensator als
Grabenkondensator implementiert werden. Bei einem solchen Grabenkondensator
sind die beiden Kondensatorelektroden in einem Graben ausgebildet, der
sich in das Substrat in einer zur Substratoberfläche senkrechten Richtung erstreckt.
Gemäß einer weiteren
Implementierung einer DRAM-Speicherzelle
wird die elektrische Ladung in einem Stapelkondensator gespeichert,
der über
der Oberfläche
des Substrats ausgebildet ist.
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"Novel Body Tied FinFET
Cell Array Transistor DRAM with Negative Word Line Operation for
sub 60 nm Technology and beyond" von
C.H. Lee et al., 2004 Symposium on VLSI technology, Digest of Technical
Papers, S. 130 beschreibt ein Verfahren zum Ausbilden eines Speicherzellenfeldes,
in dem jede Speicherzelle einen Speicherkondensator aufweist, der
als Stapelkondensator ausgebildet ist. Zum Ausbilden des Transistorfeldes
werden zunächst
segmentierte aktive Gebiete mittels bekannter Verfahren ausgebildet.
Danach wird das gesamte Transistorfeld von einer Isolationsschicht
bedeckt. Zum Entfernen der Isolationsschicht von lateralen Seiten
der aktiven Gebiete wird ein Ätzschritt
ausgeführt,
in dem der benachbarte Bereich der Speichervorrichtung von einer
Blockmaske maskiert wird. In einem späteren Schritt wird ein Hartmaskenmaterial abgeschieden
und strukturiert, wodurch Streifen erstellt werden, die sich senkrecht
zu den aktiven Gebieten erstrecken. Danach werden die aktiven Gebiete
lokal gedünnt,
wobei die strukturierte Hartmaskenschicht als Ätzmaske herangezogen wird.
Die strukturierte Hartmaskenschicht wird ebenso als Maske für einen
nachfolgenden Implantationsschritt herangezogen. In einem späteren Schritt
werden Stapelkondensatoren mittels herkömmlicher Verfahren ausgebildet.
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Beim
Ausbilden eines Speicherzellenfeldes mit Grabenkondensatoren tritt
das Problem auf, dass beim gesamtheitlichen Entfernen der Isolationsschicht
vom Feldbereich des Speicherzellenfeldes ebenso ein Topoxid des
Grabens, welches den oberen Bereich der Kondensatorgräben auffüllt, entfernt wird.
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Ebenso
können
Probleme hinsichtlich des Buried Straps, der Verbindung zwischen
dem Grabenkondensator und dem Feldbauelement auftreten. Insbesondere
können
durch das Entfernen des Oxids auf der Oberfläche des Buried Straps Probleme
im Hinblick auf die Ausbildung des Gateleiters verursacht werden.
Falls speziell ein 8 F2-Schachbrettmuster-Feld
implementiert wird, verläuft
die passierende Wortleitung über
den tiefen Gräben.
Verbleibt kein Topoxid auf den Gräben, so isoliert lediglich
das Gateoxid die passierende Wortleitung von der Füllung des
tiefen Grabens, was nicht ausreichend ist.
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Der
Erfindung liegt die Aufgabe zugrunde, ein verbessertes Verfahren
zum Ausbilden eines Speicherzellenfeldes anzugeben. Zusätzlich ist
es Aufgabe der Erfindung, ein verbessertes Speicherzellenfeld anzugeben.
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Erfindungsgemäß wird die
Aufgabe durch das Verfahren nach Patentanspruch 1 und das Speicherzellenfeld
nach Patentanspruch 14 gelöst.
Bevorzugte Ausführungsformen
sind Gegenstand der abhängigen
Patentansprüche.
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Ausführungsformen
der Erfindung geben ein Verfahren zum Ausbilden eines Speicherzellenfeldes als
auch ein Speicherzellenfeld an. In einer Ausführungsform gibt die Erfindung
ein Verfahren zum Ausbilden eines Speicherzellenfeldes an, das die
Schritte aufweist: Bereitstellen eines Halbleitersubstrats mit einer
Oberfläche,
Bereitstellen einer Mehrzahl von Isolationsrinnen innerhalb des
Halbleitersubstrats, Bereitstellen einer Mehrzahl von Isolationsgräben innerhalb
des Halbleitersubstrats, wobei die Isolationsgräben sich in eine ersten Richtung
erstrecken und eine Mehrzahl aktiver Gebiete definieren, jedes der
aktiven Gebiete über
zwei Isolationsgräben
entlang einer zur ersten Richtung senkrechten zweiten Richtung abgegrenzt
ist und jedes der aktiven Gebiete über zwei Isolationsrinnen entlang
der ersten Richtung abgegrenzt ist, jedes der aktiven Gebiete ein Breite
w und eine Länge
1 aufweist, die Breite w entlang der zweiten Richtung gemessen ist
und die Länge
1 entlang der ersten Richtung gemessen ist, Bereitstellen eines
isolierenden Materials in jedem der Isolationsgräben sowie in einem oberen Bereich
der Isolationsrinnen, Bereitstellen wenigstens eines Transistors
in jedem der aktiven Gebiete durch Bereitstellen eines ersten und
eines zweiten Source/Drain-Gebiets, Ausbilden eines zwischen dem ersten
und dem zweiten Source/Drain-Gebiet liegenden Kanals und Bereitstellen
einer Gateelektrode zum Steuern eines elektrischen Stromflusses
zwischen den ersten und zweiten Source/Drain-Gebieten, Bereitstellen
einer Mehrzahl von Speicherkondensatoren mit ersten und zweiten
Kondensatorelektroden als auch eines Kondensatordielektrikums zwischen
den ersten und zweiten Kondensatorelektroden, Verbinden des ersten
Source/Drain-Gebiets von einem der Transistoren mit einer zugeordneten
Elektrode der zweiten Kondensatorelektroden, wobei beim Bereitstellen
einer Gateelektrode die Schritte erfolgen: Ätzen des isolierenden Materials
in den Isolationsgräben
in einem zum Kanal benachbarten Bereich, so dass ein Teil des Kanals
freiliegt, wobei der Teil die Form eines Stegs mit einer Oberseite
und zwei lateralen Seiten aufweist, Bereitstellen einer Gateisolationsschicht
auf der Oberseite und den beiden lateralen Seiten, Bereitstellen
eines leitfähigen Materials
auf der Gateisolationsschicht, so dass die Gateelektrode entlang
der Oberseite und den beiden lateralen Seiten des Kanals angeordnet
ist, wobei der Schritt des Ätzens
des isolierenden Materials in den Isolationsgräben so durchgeführt wird,
dass das isolierende Material lokal geätzt wird und dieses im oberen
Bereich der Isolationsrinnen aufrechterhalten wird.
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Die
Erfindung gibt ein Verfahren an, in dem das isolierende Material
aus den Isolationsgräben
in vorbestimmten Bereichen ausgespart wird, um einen unbedeckten
Bereich des aktiven Gebiets oder Kanals bereitzustellen. In diesem
unbedeckten Bereich wird ein Steg des Kanals ausgebildet. Der Steg
weist eine Oberseite und zwei laterale Seiten auf. Die Gateelektrode
ist in diesem unbedeckten Bereich ausgebildet und liegt benachbart
zu drei Seiten des Stegs. Da das isolierende Material erfindungsgemäß lediglich
in den vorbestimmten Bereichen ausgespart ist, wird das isolierende
Material in dem Oberseitenbereich der Isolationsrinnen aufrechterhalten.
Folglich sind die Wortleitungen lediglich in denjenigen Bereichen
in einer niedrigeren Position angeordnet, in denen die Gateelektrode
ausgebildet ist. Dadurch werden die passierenden Wortleitungen,
welche gewöhnlich
oberhalb der Isolationsgräben
liegen, auf einem höheren
Niveau gehalten und diese sind somit von den benachbarten aktiven
Gebieten besser isoliert. Dadurch kann ein Übersprechen zwischen passierenden
Wortleitungen und aktiven Gebieten auf vorteilhafte Weise erniedrigt
werden.
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Insbesondere
kann der Kondensator als Grabenkondensator implementiert werden.
In diesem Falle stellt der Schritt des Bereitstellens einer Mehrzahl
von Isolationsrinnen einen Schritt zum Bereitstellen einer Mehrzahl
von Kondensatorgräben
in dem Halbleitersubstrat dar. Zusätzlich kann der Schritt des
Bereitstellens einer Mehrzahl von Speicherkondensatoren in vorteilhafterweise
Weise vor dem Schritt des Bereitstellens einer Mehrzahl von Isolationsgräben ausgeführt werden.
Da das isolierende Material während
des Schrittes des Bereitstellens einer Gateelektrode lediglich in
den vorbestimmten Bereichen der auszubildenden Gateelektrode ausgespart
und in dem oberen Bereich der Kondensatorgräben aufrechterhalten wird,
wird das über
den ersten und zweiten Kondensatorelektroden ausgebildete Graben-Topoxid
nicht entfernt. Mit anderen Worten wird das isolierende Material
in dem oberen Bereich der Kondensatorgräben als auch an denjenigen Bereichen,
in denen der Buried Strap auszubilden ist, aufrechterhalten. Demnach
wird eine zuverlässige Isolation
der Wortleitungen in Bezug auf die Grabenkondensatoren als auch
die Buried Strap-Bereiche erzielt.
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Gemäß einer
bevorzugten Ausführungsform werden
die Bereiche, in denen das isolierende Material lokal zu ätzen ist,
durch Strukturieren eines Lackmaterials definiert, insbesondere
eines Lackmaterials, das fotolithografisch unter Verwendung einer Maske
strukturiert wird.
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Die
Maske kann insbesondere Öffnungen
in Form von Punkten aufweisen, die eine Breite entlang der zweiten
Richtung und eine Länge
entlang der ersten Richtung einnehmen. In diesem Falle ist es insbesondere
von Vorteil, falls die Breite der Punkte größer ist als die Breite der
aktiven Gebiete. Diese Ausführungsform
ist von Vorteil, da in diesem Falle die richtige Ausrichtung der
punktförmigen
Maske in Bezug auf die aktiven Gebiete weniger kritisch ist.
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Vorzugsweise
hängt die
Länge der
Punkte von der Länge
des aktiven Gebiets und dem maximal zu erzielenden Überlagerungsfehler
ab. Falls OL den maximalen überlagerungsfehler
kennzeichnet, gilt die folgende Beziehung:
Länge der
Punkte < 1 – 2 * OL.
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In
diesem Falle verursacht eine geringe Fehlausrichtung keinen Kurzschluss
zwischen den Wortleitungen und den aktiven Gebieten. Beispielsweise
kann OL 0.2 bis 0.3 * F betragen, wobei F die minimale Strukturgröße darstellt,
die mit der verwendeten Technologie erzielt werden kann. Die Länge des
aktiven Gebiets hängt
von der Architektur des Feldes ab. Falls ein Schachbrettmuster-Layout
eines Speicherzellenfeldes implementiert ist, beträgt die Länge der
aktiven Gebiete 2.6 F. Demnach beträgt die Länge der Punkte in diesem Falle
vorzugsweise weniger als 2.0 F.
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Falls
ein 8 * F2 Layout von Speicherzellen mit gemeinsam
verwendeten Bitleitungskontakten implementiert ist, beträgt die Länge der
aktiven Gebiete 5 * F. In diesem Falle beträgt die Länge der
Punkte vorzugsweise weniger als 4.4 * F.
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Alternativ
hierzu kann die Maske Öffnungen in
der Form von Bahnsegmenten mit einer Breite entlang der zweiten
Richtung und einer Länge
entlang der ersten Richtung aufweisen. In diesem Falle ist es insbesondere
von Vorteil, falls die Breite der Bahnsegmente größer ist
als die Breite der aktiven Gebiete. Diese Ausführungsform ist vorteilhaft,
da in diesem Falle die richtige Ausrichtung der punktförmigen Maske
in Bezug auf die aktiven Gebiete weniger kritisch ist.
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Zusätzlich kann
die Länge
der Bahnsegmente wie oben definiert werden.
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Vorzugsweise
ruft der Ätzschritt
eine spitz zulaufende Ätzung
hervor. In diesem Falle ist es einfacher, das Gateelektrodenmaterial
unter Verwendung eines Trockenätzschrittes
zu strukturieren. Beim Strukturieren des später abzuscheidenden Gateelektrodenmaterials
sind insbesondere Schatteneffekte der Seitenwände der in dem isolierenden
Material ausgebildeten Aussparungen weniger kritisch.
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Gemäß einer
bevorzugten Ausführungsform weist
das Verfahren den zusätzlichen
Schritt des Dünnens
des freiliegenden Bereichs des Kanals auf, wobei dieser Schritt
vor dem Bereitstellen einer Gateisolationsschicht erfolgt. In diesem
Falle können die
Eigenschaften des resultierenden Transistors weiter verbessert werden.
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Zusätzlich ist
es von Vorteil, falls die Kondensatorgräben und die Speicherzellen
jeweils in einem Schachbrettmuster angeordnet sind.
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Die
Erfindung gibt ebenso ein Speicherzellenfeld an, das wenigstens
teilweise in einem Halbleitersubstrat mit einer Oberfläche ausgebildet
ist, wobei das Speicherzellenfeld aufweist: eine Mehrzahl von Isolationsgräben, die
sich in einer ersten Richtung erstrecken, wobei jeder der Isolationsgräben mit einem
isolierenden Material gefüllt
ist, eine Mehrzahl von aktiven Gebieten, wobei jedes der aktiven
Gebiete von zwei Isolationsgräben
entlang einer zur ersten Richtung senkrecht verlaufenden zweiten
Richtung abgegrenzt ist und jedes der aktiven Gebiete über zwei
Isolationsrinnen entlang der ersten Richtung abgegrenzt ist, jedes
der aktiven Gebiete eine Breite w und eine Länge 1 aufweist, die Breite
w entlang der zweiten Richtung gemessen ist und die Länge 1 entlang
der ersten Richtung gemessen ist, ein isolierendes Material in einem
oberen Bereich der Isolationsrinnen angeordnet ist, wenigstens einen in
jedem der aktiven Gebiete ausgebildeten Transistor, wobei jeder
der Transistoren ein erstes und ein zweites Source/Drain-Gebiet,
einen zwischen den ersten und zweiten Source/Drain-Gebieten angeordneten
Kanal und eine zum Steuern eines elektrischen Stromflusses zwischen
den ersten und zweiten Source/Drain-Gebieten vorgesehene Gateelektrode
aufweist, eine Mehrzahl von Speicherkondensatoren mit ersten und
zweiten Speicherelektroden und einer zwischen den ersten und zweiten
Speicherelektroden angeordneten dielektrischen Schicht, wobei das erste
Source/Drain-Gebiet eines der Transistoren mit einer zugeordneten
Elektrode der zweiten Speicherelektroden verbunden ist, wobei jedes
der aktiven Gebiete in einem Bereich des Kanals die Form eines Stegs
aufweist, der Steg eine Oberseite und zwei laterale Seiten enthält, die
Gateelektrode entlang der Oberseite und den beiden lateralen Seiten
des Stegs angeordnet ist, das isolierende Material in den Isolationsgräben in einem
zum Steg benachbarten Bereich ausgespart ist und so eine Aussparung
benachbart zum Steg erzielt wird und die Aussparung eine gleichmäßige Tiefe
d in Bezug auf eine Oberfläche des
aktiven Gebiets aufweist.
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Die
nachfolgenden Abbildungen dienen dem weiteren Verständnis der
Erfindung. Die Komponenten in den Abbildungen sind nicht notwendigerweise maßstabsgetreu
zueinander dargestellt. Übereinstimmende
Bezugskennzeichen kennzeichnen übereinstimmende
oder ähnliche
Teile.
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1 bis 7 zeigen
Verfahrensschritte zum Herstellen eines Speicherzellenfeldes gemäß der Erfindung;
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8 zeigt
eine Querschnittsansicht der fertigen Speicherzelle, die einen Teil
des erfindungsgemäßen Speicherzellenfeldes
bildet;
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9 zeigt
eine Aufsicht auf ein beispielhaftes Speicherzellenfeld, das mit
dem erfindungsgemäßen Verfahren
hergestellt werden kann;
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10 zeigt
eine Querschnittsansicht der fertigen Speicherzelle, die einen Teil
des Speicherzellenfeldes gemäß einer
zweiten Ausführungsform der
Erfindung bildet;
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11 zeigt
eine Aufsicht auf ein beispielhaftes Speicherzellenfeld, das mit
einer zweiten Ausführungsform
des erfindungsgemäßen Verfahrens hergestellt
werden kann; und
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12 zeigt ein Speicherzellenfeld gemäß einer
weiteren Ausführungsform
der Erfindung.
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In
der nachfolgenden detaillierten Beschreibung wird Bezug auf begleitende
Abbildungen genommen. In diesem Zusammenhang wird eine richtungsbezogene
Terminologie wie "oben", "unten", "vorne" "hinten" "vorderer" "hinterer" usw. mit Bezug auf die beschriebenen
Figuren verwendet. Da die Komponenten der Ausführungsformen der Erfindung in
einer Vielzahl verschiedener Orientierungen positioniert werden
können,
dient die richtungsbezogene Terminologie der Veranschaulichung und
ist keinesfalls beschränkend.
Die nachfolgende detaillierte Beschreibung ist deshalb nicht einschränkend zu
betrachten und der Schutzbereich der Erfindung wird durch die beigefügten Patentansprüche definiert.
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1A zeigt
eine Aufsicht auf ein Speicherzellenfeld nach dem Ausbilden der
Speicherkondensatoren (in dieser Abbildung nicht dargestellt) sowie der
aktiven Gebiete 12. Die aktiven Gebiete sind insbesondere
als Streifensegmente ausgebildet, wobei zwei Segmente von aktiven
Gebieten 12 in einer Zeile voneinander über das Graben-Topoxid 34 getrennt sind,
das oberhalb eines entsprechenden Grabenkondensators unterhalb der
Oberfläche
der Isolationsschicht ausgebildet ist. Benachbarte Streifen von aktiven
Gebieten 12 verschiedener Zeilen sind voneinander durch
Isolationsgräben
getrennt, die mit einem isolierenden Material 2 aufgefüllt sind.
Die Segmente der aktiven Gebiete 12 sind schachbrettmusterförmig angeordnet,
so dass die Segmente benachbarter Zeilen versetzt zueinander positioniert
sind. Genauer gesagt sind die Segmente benachbarter Zeilen voneinander
um eine Hälfte
des Zellabstandes versetzt, insbesondere um 2 F. Wie allgemein bekannt
ist, entspricht eine typische Zellgröße in dem gezeigten Layout 8 F2 (= 4 F 2 F).
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Eine
Querschnittsansicht des in 1A gezeigten
Feldes zwischen I und I ist in 1B gezeigt. Wie
der 1B entnommen werden kann, sind Grabenkondensatoren 3 vorgesehen,
die sich senkrecht zur Oberfläche 10 des
Halbleitersubstrats 1, insbesondere einem Siliziumsubstrat,
erstrecken. Der Grabenkondensator 3 weist eine innere Elektrode 31 sowie
ein Kondensatordielektrikum 38 auf, wobei das Kondensatordielektrikum 38 zwischen
der inneren Elektrode 31 und der äußeren Elektrode (nicht dargestellt)
angeordnet ist. Im oberen Bereich des Grabenkondensators 3 ist
ein Isolationskragen 32 auf herkömmliche Weise vorgesehen. Eine
Polysiliziumfüllung 36 wird
zur Erzielung eines elektrischen Kontaktes zwischen der inneren
Kondensatorelektrode 31 und dem Buried Strap-Fenster angegeben,
welches oberhalb des Isolationskragens ausgebildet ist. Über der
Polysiliziumfüllung 36 ist
eine Graben-Topoxidschicht 34 angegeben. Beispielsweise
kann die Gesamtdicke der Topoxidschicht 34 ungefähr 15 nm
bis 45 nm betragen, wobei die Topoxidschicht 34 von der Substratoberfläche 10 um
näherungsweise
0 bis 30 nm absteht.
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Die
Ausbildung des Grabenkondensators 3 ist allgemein bekannt
und auf eine Beschreibung hiervon wird der Einfachheit halber verzichtet.
Insbesondere weist der Grabenkondensator einen Buried Strap auf,
um einen elektrischen Kontakt zwischen der inneren Kondensatorelektrode 31 und
dem ersten Source/Drain-Bereich
des auszubildenden Transistors bereitzustellen. Wie mithin bekannt
ist, kann der elektrische Kontakt zwischen der inneren Kondensatorelektrode 31 und
dem ersten Source/Drain-Bereich
des auszubildenden Transistors ebenso über einen Surface-Strap erzielt
werden, wobei ein Oxid darauf abgeschieden wird.
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1C zeigt
eine Querschnittsansicht zwischen II und II von 1A.
Insbesondere ist die Querschnittsansicht von 1C derart
gestaltet, dass das aktive Gebiet an dessen kleinerem Querschnitt
durchschnitten wird. Wie der 1C entnommen
werden kann, sind die aktiven Gebiete 12 an beiden Seiten
durch Isolationsgräben 2 abgegrenzt. Zur
Definition eines aktiven Gebiets werden die Isolationsgräben 2 fotolithografisch
definiert und geätzt, was
allgemein bekannt ist. Danach werden die Isolationsgräben 2 mit
einem isolierenden Material wie Siliziumdioxid aufgefüllt.
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1D zeigt
eine Querschnittsansicht zwischen III und III wie der 1A entnommen
werden kann. Insbesondere zeigt die Querschnittsansicht von 1D eine
Querschnittsansicht entlang eines Isolationsgrabens benachbart zu
einem aktiven Gebiet 12.
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Die
aktiven Gebiete 12 weisen typischerweise eine Breite von
0.8 F auf, wobei ein Isolationsgraben 2 eine Breite w von
1.2 * F aufweist. Insbesondere beläuft sich eine Summe der Breite
des aktiven Gebiets und des Isolationsgrabens auf 2 F. Zusätz lich beläuft sich
der Abstand zwischen benachbarten Grabenkondensatoren oder, anders
ausgedrückt,
die Länge
1 der aktiven Gebiete 12, auf näherungsweise 2.6 F, wobei der
gesamte Zellabstand sich auf 4 F beläuft.
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Nach
der Definition der aktiven Gebiete wird das gesamte Feld mit einer
Opferoxidschicht bedeckt, die insbesondere thermisch aufgewachsen werden
kann. Im nächsten
Schritt wird eine Fotolackschicht auf die Oberfläche aufgetragen und fotolithografisch
zur Ausbildung von Öffnungen
strukturiert, über
welche in einem späteren
Schritt die Oxidschicht zu ätzen
ist. Insbesondere zeigt 2A eine Aufsicht
des resultierenden Aufbaus mit einer GC Maskenöffnung 853, die vorzugsweise
elliptisch, oval oder rund ist. Dennoch können quadratische oder rechteckförmige Maskenöffnungen 853 bevorzugt sein.
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2B zeigt
eine Querschnittsansicht des Aufbaus. Wie der 2B entnommen
werden kann, wird eine Fotolackschicht 72 auf die Oberfläche des Halbleitersubstrats 1 aufgetragen
und eine Öffnung 854 wird
in der Fotolackschicht ausgebildet. Insbesondere wird das GC Gebiet 854 fotolithografisch über allgemein
bekannte Verfahren unter Verwendung einer Maske 855, die
z.B. in 2C gezeigt ist, definiert.
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Insbesondere
kann die Maske 855 Öffnungen
mit runder oder elliptischer Form aufweisen. Beispielsweise können die Öffnungen
eine Breite w0 und eine Länge
10 aufweisen, wobei die Länge
entlang der Bahnen des aktiven Gebiets und die Breite senkrecht
hierzu gemessen werden. Alternativ hierzu kann die Maske 855 Öffnungen
in der Form von Segmenten oder Bahnen enthalten. Ebenso können diese Öffnungen
eine Breite w0 und eine Länge
10 aufweisen, wobei die Länge
entlang der Bahnen des aktiven Gebiets und die Breite senkrecht
hierzu gemessen werden.
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Erfindungsgemäß ist es
von besonderem Vorteil, falls die Breite der Öffnungen w0 größer ist
als die Breite der aktiven Gebiete 12. Zusätzlich ist
es von Vorteil, falls die Länge
der Öffnungen 10 kleiner ist
als die Länge
der aktiven Gebiete.
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Wird
die Maske 855 in Bezug auf das Kondensatorfeld überlagert,
ist darauf zu achten, das die Öffnungen
an einer Position oberhalb der aktiven Gebiete ausgebildet werden,
so dass folglich ein Teil des zum aktiven Gebiet benachbarten Isolationsgrabens unmaskiert
bleibt. Ebenso ist darauf zu achten, dass die Öffnungen nicht an einer Position
oberhalb der Kondensatorgräben
ausgebildet werden, so dass das Graben-Topoxid 34 nicht
geätzt
wird. Demnach sind die korrekten Werte w0 und 10 unter Berücksichtigung
eines typischen Überlagerungsfehlers,
der sich aus dem verwendeten fotolithografischen Verfahren ergibt,
festzulegen. Diese Werte hängen ebenso
von der Länge
und der Breite der aktiven Gebiete als auch von der Breite der Isolationsgräben ab.
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Wie
oben beschrieben wurde, gilt die folgende Beziehung, falls OL den
maximalen Überlagerungsfehler
kennzeichnet:
10 < 1 – 2 * OL.
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In
diesem Falle verursacht eine geringfügige Fehlausrichtung keinen
Kurzschluss zwischen den Wortleitungen und den Grabenkondensatoren.
Beispielsweise kann OL 0.2 bis 0.3 * F betragen, wobei F die minimale
Strukturgröße bezeichnet,
die mit der verwendeten Technologie erzielt werden kann. Die Länge des
aktiven Gebiets hängt
von der Architektur des Feldes ab. Wird ein Schachbrettmuster-Layout eines
Speicherzellenfeldes implementiert, so beträgt die Länge des aktiven Gebietes 2.6 *
F. In diesem Falle beträgt
die Länge
der Punkte vorzugsweise weniger als 2.0 * F.
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Wird
ein 8 * F2 Layout von Speicherzellen mit gemeinsam
verwendeten Bitleitungskontakten implementiert, beträgt die Länge der
aktiven Gebiete 5 * F. Somit beträgt in diesem Fall die Länge der
Punkte vorzugsweise weniger als 4.4 * F.
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Zusätzlich trifft
die folgende Beziehung zu:
w0 < 2 * Breite des Isolationsgrabens +
w – 2
* OL.
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Somit
werden die aktiven Gebiete benachbarter Zeilen bei typischer Fehlausrichtung
der Maske nicht geöffnet.
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In
einem nächsten
Schritt wird die in den Isolationsgräben 2 vorliegende
Siliziumdioxidschicht geätzt,
z.B. mittels eines bekannten Trockenätzverfahrens. Dieser Ätzschritt
wird insbesondere als selektiver Ätzschritt ausgeführt, bei
dem das isolierende Material des Isolationsgrabens 2 selektiv
in Bezug auf das Siliziummaterial geätzt wird. Optional kann dieser Ätzschritt
als spitz zulaufende Ätzung
ausgeführt
werden, so dass die Öffnung 74,
welche z.B. in 3D gezeigt ist, einen größeren Durchmesser
in Bezug auf eine in der Nähe
der Oberfläche 10 des Halbleitersubstrats
liegende Position aufweist als in einem unteren Bereich (74a)
derselbigen.
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Als
weitere Alternative kann der Ätzschritt
als Nassätzung
unter Verwendung von HF durchgeführt werden.
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3A zeigt
eine Aufsicht auf den resultierenden Aufbau. Insbesondere sind Aussparungen oder
Pocketstrukturen 74 um die aktiven Gebiete 12 ausgebildet.
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3B zeigt
eine Querschnittsansicht zwischen I und I entlang des aktiven Gebiets 12,
wie der 3A entnommen werden kann. Da
der Ätzschritt selektiv
in Bezug auf Silizium ist, wird kein Siliziummaterial geätzt und
der in 3B gezeigte Aufbau stimmt mit
dem in 2B gezeigten Aufbau überein.
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Zusätzlich zeigt 3C eine
Querschnittsansicht zwischen II und II, wie der 3A entnommen
werden kann. Wie in 3C gezeigt ist, sind Pocketstrukturen 74 in
den Isolationsgräben
in einem zum aktiven Gebiet 12 benachbarten Bereich ausgebildet.
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Zusätzlich zeigt 3D eine
Querschnittsansicht zwischen III und III, wie der 3A entnommen
werden kann. Wie 3D zeigt, ist eine Pocketstruktur 74 in
dem isolierenden Material in einem mittleren Bereich der gezeigten
Querschnittsansicht ausgebildet.
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Wie
in den 3C und 3D gezeigt
ist, weisen die Pocketstrukturen 74 eine gleichförmige Tiefe
in einer zur Richtung der aktiven Gebiete parallelen Richtung auf.
Zusätzlich
weisen die Pocketstrukturen 74 eine gleichmäßige Tiefe
d1 in einer zur Richtung der aktiven Gebiete senkrechten Richtung auf.
Insbesondere wird die Tiefe d1 in Bezug auf die Oberfläche 101 des
aktiven Gebiets gemessen.
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In
dem nächsten
Schritt wird das Fotolackmaterial mittels bekannter Verfahren abgestreift.
Die resultierende Querschnittsansicht ist in 4 gezeigt.
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Danach
wird eine Gateoxidschicht 84 durch allgemein bekannte Verfahren
ausgebildet. Der resultierende Aufbau ist in 5 gezeigt.
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Im
nächsten
Schritt wird das die Gateelektrode darstellende Material als eine
von mehreren Schichten abgeschieden, die die gesamte Oberfläche des
Feldes abdecken. Danach werden die Wortleitungen durch Strukturierung
der Schichten) des die Gateelektrode darstellenden Materials ausgebildet. Insbesondere
wird der Materialstapel der Gateelektrode zur Ausbildung der die
aktiven Wortleitungen 8a als auch die passierenden Wortleitungen 8b darstellenden
Streifen strukturiert.
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6A zeigt
eine Aufsicht des resultierenden Aufbaus, wobei die Wortleitungen
senkrecht zu den aktiven Gebieten angeordnet sind. Die aktive Wortleitung 8a ist
insbesondere unmittelbar oberhalb des Bereichs ausgebildet, in dem
das isolierende Material in den vorhergehend beschriebenen Schritten ausgespart
worden ist.
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6B zeigt
eine Querschnittsansicht des resultierenden Aufbaus zwischen I und
I, wie der 6A entnommen werden kann.
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In 6B ist
die aktive Wortleitung 85 über der Gateoxidschicht 84,
welche auf der Halbleiteroberfläche
ausgebildet ist, erzeugt. Die passierende Wortleitung 8b ist
insbesondere elektrisch von der Polysiliziumfüllung des Grabenkondensators über das
Graben-Topoxid 34 elektrisch isoliert. Da das Graben-Topoxid eine Dicke
von bis zu 30 nm aufweist, kann eine ausreichende Isolation zwischen
der passierenden Wortleitung 8b und der Polysiliziumfüllung 36 des
Grabenkondensators erzielt werden.
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6C zeigt
eine Querschnittsansicht des Aufbaus zwischen II und II, wie der 6A entnommen
werden kann. Insbesondere ist die Gateelektrode 85 nun
auf drei Seiten des das aktive Gebiet 12 ausbildenden Stegs
angeordnet. Die Gateelektrode ist von dem aktiven Gebiet über ein
Gateoxid 84 isoliert. Das aktive Gebiet weist insbesondere
eine Oberseite 11a und zwei laterale Seiten 11b auf,
welche benachbart zur Gateelektrode 85 liegen. Insbesondere
erstreckt sich die Gateelektrode 85 bis zu einer Tiefe
von ungefähr
10 bis 100 nm, insbesondere 20 nm.
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6D zeigt
eine Querschnittsansicht zwischen III und III, wie der 6A entnommen
werden kann. Wie in 6D gezeigt ist, ist es erforderlich, den
Gatematerialstapel bis zu einer Tiefe zu ätzen, so dass das Gatematerial
vollständig
aus den Bereichen zwischen den Gateelektroden entfernt ist, um Kurzschlüsse zwischen
der Gateelektrode und dem aktiven Gebiet 12 zu vermeiden.
Insbesondere sollte das Gatematerial bis zur Unterseite 74a der Öffnungen
geöffnet
werden.
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6E zeigt
eine Querschnittsansicht zwischen III und III, falls die Pocketstrukturen 75 durch eine
spitz zulaufende Ätzung
ausgebildet werden, so dass der obere Durchmesser der Pocketstrukturen 75 größer ist
im Vergleich zum unteren Durchmesser. Die spitz zulaufende Ätzung wird
insbesondere bevorzugt, da es in diesem Falle einfacher ist, das Gatematerial 85 zu ätzen, da
keine Schatteneffekte der Seitenwände der Pocketstrukturen auftreten.
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7 zeigt jeweils eine alternative Querschnittsansicht
und Aufsicht, wobei das aktive Gebiet nach dem Ätzen der Pocketstruktur innerhalb
des Isolationsgrabens gedünnt
wird. Nachdem in dieser Ausführungsform
die mit Bezug zu 3A bis 3D beschriebenen
Schritte durchgeführt
sind, wird ein isotroper oder anisotroper Nassätzungsschritt zum Dünnen des
aktiven Gebiets ausgeführt. Dadurch
wird die Breite w des aktiven Gebiets reduziert. Danach wird eine übliche Gateoxidschicht 84 ausgebildet
und danach wird der Gatematerialstapel abgeschieden und zur Ausbildung
der aktiven und passierenden Wortleitungen strukturiert.
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Wie
in 7A, welche eine Aufsicht des resultierenden Aufbaus
zeigt, dargestellt ist, wird das aktive Gebiet in einem zur Gateelektrode 85 benachbarten
Bereich zur Ausbildung eines eingeengten dünnen Gebietes 125 gedünnt. Da
die Pocketstrukturen 74 in dem mit Bezug auf 3C beschriebenen Schritt
ausgebildet wurden, werden lediglich diejenigen lateralen Bereiche
des aktiven Gebiets, welche benachbart zu den Pocketstrukturen 74 liegen,
freigelegt. Somit werden durch den Schritt des Dünnens des aktiven Gebiets lediglich
die aktiven Gebiete im definierten GC Gebiet gedünnt. Nach dem Ausbilden der
Gateelektrode wird der gedünnte
Bereich des aktiven Gebiets folglich benachbart zur Gateelektrode liegen.
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Zusätzlich zeigt 7B eine
Querschnittsansicht des resultierenden Aufbaus zwischen II und II,
wie der 7A entnommen werden kann. Wie
in 7B gezeigt ist, ist das aktive Gebiet 12 in
dessen oberem Bereich zur Ausbildung eines eingeengten dünnen Gebiets
gedünnt.
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Darüber hinaus
ist die Querschnittsansicht zwischen III und III, welche in 7C gezeigt
ist, identisch zur Querschnittsansicht von 6D.
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Ausgehend
von dem in einer der 6 und 7 gezeigten Aufbau, wird das Speicherzellenfeld
auf herkömmliche
Weise vervollständig.
Insbesondere werden die herkömmlichen
Prozessschritte zum Vervollständigen
des Buried Strap Gebiets 35 und zum Durchführen der
Implantationsschritte zur Bereitstellung der ersten und zweiten
Source/Drain-Gebiete ausgeführt.
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Hieraus
resultierend wird der in 8 gezeigte Transistor 16 erzielt.
In 8 weist der Transistor ein erstes und ein zweites
Source/Drain-Gebiet 121, 122 auf. Ein Kanal 14 ist
zwischen dem ersten und zweiten Source/Drain-Gebiet 121, 122 ausgebildet.
Zudem ist eine Gateelektrode 85 vorgesehen und diese ist
vom Kanal 14 über
das Gateoxid 84 isoliert. Die Seitenwände der Gateelektrode 85 als
auch der passierenden Wortleitungen 8b sind mit einem Spacer 86 bedeckt.
Die Leitfähigkeit
des Kanals 14 wird über
die Gateelektrode 85 gesteuert. Das erste Source/Drain-Gebiet 121 des
Transistors 16 ist mit der Polysiliziumfüllung 36 des
Grabenkondensators 3 über
den Buried Strap 35 verbunden. Über dem Grabenkondensator 3 ist
eine passierende Wortleitung 8b vorgesehen. Die passierende
Wortleitung 8b ist elektrisch von einer Polysiliziumfüllung 36 des Grabenkondensators 3 über ein
Graben-Topoxid 34 isoliert. Wird an eine Gateelektrode 85 über eine
entsprechende aktive Wortleitung 8a eine geeignete Spannung
angelegt, so kann eine auf der inneren Elektrode 31 des
Grabenkondensators 3 gespeicherte Ladung über die
Polysiliziumfüllung 36,
den Buried Strap 35, die ersten und zweiten Source/Drain-Gebiete 121, 122 ausgelesen
und an die entsprechende Bitleitung (in dieser Figur nicht ersichtlich)
weitergeleitet werden.
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9 zeigt
eine schematische Ansicht des Speicherzellenfeldes, das mit den
beschriebenen Prozessschritten erzielt werden kann, wobei das Speicherzellenfeld
in einer offenen Bitleitungskonfiguration ausgeführt ist. Wie in 9 gezeigt
ist, weist ein Speicherzellenfeld eine Mehrzahl von Speicherzellen 100 auf,
die jeweils in Zeilen und Spalten angeordnet sind. Jede der Speicherzellen
enthält
einen Speicherkondensator 3 als auch einen Transistor 16, der
mit der Speicherelektrode 31 des Speicherkondensators 3 verbunden
ist. Die Speicherzellen 100 sind schachbrettmusterartig
angeordnet, wobei die Transistoren 16 ersten Stellen zugeordnet
sind, die diagonal zueinander benachbart sind. Zusätzlich sind die
Speicherkondensatoren 3 zweiten Stellen zugeordnet, die
diagonal zueinander zwischen den ersten Stellen liegen. Eine Mehrzahl
von Wortleitungen 8 sind parallel zueinander positioniert.
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Die
Bitleitungen 9 sind senkrecht in Bezug auf die Wortleitungen 8 angeordnet,
wobei die Bitleitungen 9 parallel zueinander verlaufen.
Jede der Bitleitungen 9 ist mit einer Mehrzahl von zweiten
Source/Drain-Gebieten der Speicherzellen 100 verbunden.
Beim Ansteuern einer der Wortleitungen 8 wird ein Auslesen
des zugeordneten Speicherkondensators aus allen mit dieser speziellen
Wortleitung verbundenen Transistoren verursacht. Die gelesene Information
wird vom zweiten Source/Drain-Gebiet über die entsprechende Bitleitung 9 dem
Leseverstärker 91 übermittelt.
Der Leseverstärker 91 empfängt seinerseits
ein entsprechendes Referenzsignal von der Referenzbitleitung 9,
welche mit einer nicht-angesteuerten Speicherzelle 100 verbunden ist.
Der Leseverstärker
vergleicht die beiden Signale, welche von den beiden Bitleitungen 9 übermittelt
werden, so dass unerwünschte
Einflüsse
wie Rauschen unterdrückt
werden.
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Die
mit Bezug auf 1 bis 8 erläuterte Ausführungsform
betrifft insbesondere ein Speicherzellenfeld, in dem die Speicherkondensatoren
als Grabenkondensatoren ausgeführt
sind. Nichtsdestotrotz sei betont, dass die Erfindung nicht auf
diese Ausführungsform
beschränkt
ist. Die Speicherkondensatoren können
ebenso als Stapelkondensatoren ausgeführt sein.
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Diese
Ausführungsform
ist in 10 gezeigt. In 10 sind
aktive Gebiete voneinander durch Isolationsrinnen 45 abgegrenzt,
die bis zu einer geeigneten Tiefe in die Halbleitersubstratoberfläche hineinragen.
Die Isolationsrinnen 45 sind mit einem isolierenden Material 46 gefüllt. Die
Stapelkondensatoren 4 sind oberhalb der Halbleitersubstratoberfläche 10 ausgebildet.
Jeder der Stapelkondensatoren enthält eine zweite Kondensatorelektrode 41,
die elektrisch mit dem ersten Source/Drain-Gebiet 121 eines
zugeordneten Transistors verbunden ist. Der Stapelkondensator weist
zudem eine erste Kondensator elektrode 43 und ein zwischen
der ersten und zweiten Kondensatorelektrode 41, 43 angeordnetes Kondensatordielektrikum 42 auf.
Ein Bitleitungskontakt 91 verbindet das zweite Source/Drain-Gebiet 91 mit
einer zugeordneten Bitleitung 9. Der Bitleitungskontakt 91 und
die Bitleitung 9 sind hinter der gezeigten Zeichnungsebene
angeordnet und deshalb mit unterbrochenen Linien dargestellt. Eine BPSG-Schicht 44 liegt
am Stapelkondensator an und isoliert die erste Kondensatorelektrode 43 elektrisch von
den darüber
liegenden Komponenten.
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Gemäß einer
weiteren Ausführungsform
der Erfindung können
die Speicherzellen in einem so genannten 8 * F2 Layout
mit Speicherzellen und gemeinsam verwendeten Bitleitungskontakten
angeordnet sein, was z.B. in 11 und 12 gezeigt ist.
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11 zeigt
ein Layout eines entsprechenden Speicherzellenfeldes mit Speicherzellen,
in denen der Kondensator als Grabenkondensator ausgeführt ist.
In dem gezeigten Layout sind Wortleitungen 8 senkrecht
in Bezug auf die Bitleitungen angeordnet. Grabenkondensatoren 3 sind
paarweise vorgesehen. Wie der zweiten Zellenzeile in 11 entnommen werden
kann, ist ein aktives Gebiet zwischen zwei benachbarten Grabenkondensatoren 3 angeordnet, wobei
zwei Transistoren 16 in dem aktiven Gebiet ausgebildet
sind. Die beiden Transistoren 16, die mit jeweils verschiedenen
Grabenkondensatoren 3 verbunden sind, teilen einen gemeinsamen
Bitleitungskontakt 91. In 11 ist
die Pocketstruktur 74 derart ausgebildet, dass diese eine
Länge aufweist,
welche größer als
3 * F ist. Folglich wird das isolierende Material an den Kanälen zweier
benachbarter Transistoren entfernt. Bei diesem Layout sind die Wortleitungen
in einer bestimmten Querschnittsansicht paarweise angeordnet, so
dass zwei passierende Wortleitungen benachbart zu zwei aktiven Wortleitungen
liegen und umgekehrt.
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Zusätzlich kann
dieses Layout ebenso als Speicherzellenfeld mit Speicherzellen ausgeführt sein,
bei denen der Kondensator als Stapelkondensator ausgebildet ist.
Dies ist in 12 gezeigt.
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12A zeigt insbesondere eine Aufsicht des Speicherzellenfeldes,
wobei 12B eine Querschnittsansicht
zwischen III und III zeigt, was aus 12A ersichtlich
wird.
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In 12A sind Stapelkondensatoren 4 gezeigt,
wobei zwei Stapelkondensatoren 4 über ein aktives Gebiet 12 angeschlossen
werden. Zwei Transistoren 16 sind in einem aktiven Gebiet 12 ausgebildet,
wobei die beiden Transistoren einen gemeinsamen Bitleitungskontakt 91 teilen.
Da der Speicherkondensator als Stapelkondensator ausgeführt ist,
ist ein Verteilungskontakt 92 vorgesehen, um einen Kontakt
vom Bitleitungskontakt 91 zu der in Bezug auf die aktiven
Gebiete 12 versetzte Bitleitung 92 bereitzustellen.
Die Pocketstrukturen weisen eine Länge auf, die größer als
3 * F ist.
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Wie
in 12B gezeigt ist, weisen die Pocketstrukturen eine
Länge auf
zum Entfernen des isolierenden Materials, das zu zwei benachbarten
Gateelektroden hin angrenzt. In dem gezeigten Layout liegen zwei
aktive Wortleitungen 8a benachbart zu den beiden passierenden
Wortleitungen 8b und umgekehrt herum.