DE102004043857B3

DE102004043857B3 - DRAM-Zellenpaar und DRAM-Speicherzellenfeld mit Stack- und Trench-Speicherzellen sowie Verfahren zur Herstellung eines DRAM-Speicherzellenfeldes

Info

Publication number: DE102004043857B3
Application number: DE102004043857A
Authority: DE
Inventors: Johann Harter; Wolfgang Müller; Wolfgang Bergner; Ulrike von Schwerin Grüning; Till Schlösser; Rolf Weis
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2004-09-10
Filing date: 2004-09-10
Publication date: 2006-03-30
Anticipated expiration: 2024-09-11
Also published as: US20060076602A1; US7301192B2

Abstract

In einem DRAM-Speicherzellenfeld sind Stack- und Trench-Speicherzellen (22, 21) vorgesehen. Die Stack- und Trench-Speicherzellen (22, 21) sind zu gleichartigen Zellenpaaren (2) mit jeweils einem Trenchkondensator (4), einem Stackkondensator (5) sowie einem Halbleitersteg (14) angeordnet, in dem die aktiven Gebiete (31, 31') zweier Auswahltransistoren zur Adressierung des Trench- bzw. des Stackkondensators (4, 5) ausgebildet sind. Die Halbleiterstege (14) sind in Längsrichtung hintereinander zu Zellenzeilen (15) angeordnet und dabei durch jeweils einen Trenchkondensator (4) voneinander beabstandet. Jeweils benachbarte Zellenzeilen (15) sind durch Grabenisolatorstrukturen (16) voneinander separiert und um die halbe Länge eines Zellenpaares (2) gegeneinander versetzt. Die Halbleiterstege (14) werden von mindestens zwei zu den Zellenzeilen (15) orthogonalen aktiven Wortleitungen (7) zur Adressierung der im Halbleitersteg (14) realisierten Auswahltransistoren gekreuzt. Ferner kreuzen pro Zellenpaar (2) zwei passive Wortleitungen (7, 7') zur Adressierung von in den benachbarten Zellenzeilen (15) ausgeführten Auswahltransistoren. Die Bitleitungen (8) verlaufen oberhalb der Grabenisolatorstrukturen (16) parallel zu den Zellenzeilen (15). Der Flächenbedarf pro Speicherzelle beträgt 4 F È 2 F mit F als kleinster photolithographisch darstellbarer Strukturgröße. Sowohl die Trenchkondensatoren (4) als auch die Stackkondensatoren (5) lassen sich in maximaler Packungsdichte anordnen. ...

Description

Die Erfindung bezieht sich auf ein DRAM-Zellenpaar mit jeweils einer Trench-Speicherzelle mit einem Trenchkondensator, der an einem von einer Substratoberfläche aus in ein Halbleitersubstrat eingebrachten Lochgraben orientiert ausgebildet ist als Speicherkondensator, und einem mit dem Trenchkondensator verbundenen ersten Auswahltransistor sowie einer Stack-Speicherzelle mit einem oberhalb der Substratoberfläche angeordneten Stackkondensator als Speicherkondensator und einem mit dem Stackkondensator verbundenen zweiten Auswahltransistor, wobei die Auswahltransistoren jeweils ein aktives Gebiet aufweisen, mit einem mit einer Speicherelektrode des jeweils zugeordneten Speicherkondensators verbundenen und als dotiertes Gebiet von einem ersten Leitfähigkeitstyp ausgebildeten ersten Source/Drain-Bereich, einem mit einer Bitleitung zur Übertragung einer elektrischen Ladung von/zur Speicherelektrode verbundenen und als dotiertes Gebiet vom ersten Leitfähigkeitstyp ausgebildeten zweiten Source/Drain-Bereich und einem die beiden Source/Drain-Bereiche voneinander beabstandenden und als nicht oder vom dem ersten Leitfähigkeitstyp entgegen gesetzten zweiten Leitfähigkeitstyp dotiertes Gebiet ausgebildeten Kanalbereich, durch dessen Abmessungen eine Kanallänge und eine Kanalbreite des Auswahltransistors bestimmt werden. Von der Erfindung werden ein DRAM-Speicherzellenfeld, das auf einem solchen DRAM-Speicherzellenpaar basiert, sowie Verfahren zur Herstellung eines DRAM-Speicherzellenfeldes umfasst.
Speicherzellen dynamischer Schreib/Lesespeicher (dynamic random access memories, DRAMs) umfassen jeweils einen Zellen- oder Speicherkondensator zur Speicherung einer elektrischen Ladung, die den Informationsgehalt der Speicherzelle charakterisiert, sowie einen Zellen- oder Auswahltransistor zur selektiven Adressierung der Speicherzelle.
Die Auswahltransistoren der Speicherzellen sind als Feldeffekttransistoren mit jeweils einem aktiven Gebiet und einer Gateelektrode vorgesehen. Das aktive Gebiet umfasst zwei Source/Drain-Bereiche sowie einen Kanalbereich. Die Source/Drain-Bereiche sind üblicherweise als n-dotierte Gebiete jeweils unterhalb einer Substratoberfläche in einem Halbleitersubstrat ausgebildet. Der Kanalbereich ist als undotiertes oder als schwach p-dotiertes Gebiet im Halbleitersubstrat vorgesehen und trennt die beiden Source/Drain-Bereiche voneinander. Die Kanalbereiche der Auswahltransistoren sind an ein zusammenhängendes Gebiet gleicher Leitfähigkeit im Halbleitersubstrat angeschlossen.
Die Gateelektroden der Auswahltransistoren sind oberhalb des jeweiligen Kanalbereichs angeordnet und durch ein Gatedielektrikum, das auf der Substratoberfläche des Halbleitersubstrats aufliegt, vom Halbleitersubstrat isoliert. Die Gateelektroden einer Mehrzahl von nebeneinander angeordneten Speicherzellen sind als Abschnitte von Adressierungs- oder Wortleitungen ausgebildet.
Im Betrieb der Speicherzelle wird durch ein geeignetes Potential an der Gateelektrode die Ausbildung eines leitfähigen Kanals zwischen den beiden Source/Drain-Bereichen durch den Kanalbereich gesteuert.
Im durchgeschalteten Zustand des Auswahltransistors ist eine Speicherelektrode des Speicherkondensators mit einer Daten- oder Bitleitung verbunden. Im nicht adressierten Zustand der Speicherzelle ist die Speicherelektrode von der Bitleitung isoliert.
Die Speicherkondensatoren sind bei Trench-Speicherzellen als Graben- bzw. Trenchkondensatoren orientiert an Lochgräben ausgebildet, die von der Substratoberfläche her in das Halbleitersubstrat eingebracht sind. Die Füllung des Lochgrabens bildet eine Innen- oder Speicherelektrode. Die Gegen- oder Außenelektrode wird durch ein dotiertes Gebiet in einem Abschnitt des Halbleitersubstrats ausgebildet, der einen unteren Abschnitt des Lochgrabens umfängt. In einem zwischen der Substratoberfläche und dem unteren Abschnitt ausgebildeten oberen Abschnitt des Lochgrabens ist die Füllung des Lochgrabens durch einen Kragenisolator und im unteren Abschnitt gegenüber der Außenelektrode durch ein an der Wandung des Lochgrabens vorgesehenes Kondensatordielektrikum gegen das Halbleitersubstrat isoliert.
Der Anschluss der Speicherelektrode des Trenchkondensators an den ersten Source/Drain-Bereich bzw. die Node-Junction des zugeordneten Auswahltransistors erfolgt in zur Produktionslinie geführten Konzepten üblicherweise als vergrabene Verbindung (buried strap) über eine elektrisch leitende Grenzfläche (buried strap window) zwischen der in der Regel polykristallinen Füllung des Lochgrabens und dem angrenzenden einkristallinen Halbleitersubstrat unterhalb der Substratoberfläche.
Bei Stack-Speicherzellen ist der Speicherkondensator als Stapel- oder Stackkondensator außerhalb des Halbleitersubstrats oberhalb der Wortleitungen vorgesehen. Der Anschluss der Speicherelektroden der Stackkondensatoren mit dem jeweils zugeordneten ersten Source/Drain-Bereich bzw. der Node-Junction) des Auswahltransistors sowie der Anschluss von oberhalb der Wortleitungen vorgesehenen Bitleitungen an den jeweiligen zweiten Source/Drain-Bereich erfolgt in gleichartiger Weise über zwischen die Wortleitungen hindurch an das Halbleitersubstrat geführte, gleichartige Kontaktstrukturen.
Die Kosten pro Speicherzelle werden durch laufende Reduzierung der planaren Abmessungen der Speicherzellen und der dadurch erzielten höheren Ausbeute von Speicherbits pro Wafer gesenkt. Zum teilweisen Ausgleich des damit verbundenen Kapazitätsverlustes der Speicherkondensatoren werden deren jeweiligen vertikalen Abmessungen über dem Halbleitersubstrat bzw. in die Tiefe des Halbleitersubstrats relativ zu den planaren Abmessungen vergrößert. Das Aspektverhältnisse von Tiefe zu Weite von dabei zu prozessierenden Grabenstrukturen wird erhöht und die Prozessierung erschwert.
In Zellenkonzepten, die eine Kombination von Stack- und Trench-Speicherzellen vorsehen, sind die Speicherkondensatoren auf zwei Ebenen realisiert. Gegenüber Zellenkonzepten, die jeweils ausschließlich Stack- oder Trench-Speicherzellen vorsehen, steht zur Ausführung des einzelnen Speicherkondensators bezüglich der planaren Abmessungen dem Grunde nach der doppelte Raum zur Verfügung.

Eine DRAM-Zwillingszelle ist in der US 6,184,548 B1 (Chi et al.) beschrieben. Die Zwillingszelle umfasst zwei Zellentransistoren, die über eine gemeinsame Adressierungsleitung adressiert werden. Über den ersten Zellentransistor wird ein Trenchkondensator mit einer ersten Bitleitung und über den zweiten Zellentransistor ein Stackkondensator mit einer zweiten Bitleitung verbunden. Der Trenchkondensator ist zwischen den beiden Auswahltransistoren der Zwillingszelle ausgebildet. Indem die eine Hälfte der Speicherkondensatoren oberhalb und die andere Hälfte unterhalb der Substratoberfläche ausgebildet ist, können die planaren Abmessungen aller Speicherkondensatoren entsprechend vergrößert vorgesehen werden. Nachteilig am beschriebenen Konzept ist u.a. die Erfordernis zusätzlicher Isolatorstrukturen an allen Seiten der Zwillingszellen.

In der US 6,493,253 (Hofmeister) ist eine DRAM-Speicherzelle beschrieben, bei der die Kapazität eines Trenchkondensators durch einen parallel zum Trenchkondensator geschalteten Stackkondensator vergrößert wird.

Ein weiteres Speicherzellenkonzept mit Trench- und Stackkondensatoren ist in der US 5,942,777 (Chang) offenbart. Das Speicherzellenfeld umfasst jeweils Paare von Trench-Speicherzellen und Paare von Stack-Speicherzellen. Der Anschluss der Speicherzellen erfolgt über zueinander parallele Bitleitungen sowie Wortleitungen. Die Trench-Speicherzellen sind jeweils zu Paaren angeordnet und entlang der Bitleitungen ausgebildet. Jedes Paar von Trench-Speicherzellen ist über einen gemeinsamen Bitkontakt an die jeweils zugeordnete Bitleitung geführt. Stack-Speicherzellen sind ebenfalls zu Paaren organisiert, orthogonal zu den Trench-Zellenpaaren orientiert und paarweise auf den gemeinsamen Bitkontakt geführt. Die Adressierung der Trench-Speicherzellen erfolgt über orthogonal zu den Bitleitungen verlaufende Wortleitungen. Die Adressierung der Stack-Speicherzellen erfolgt über parallel zu den Bitleitungen ausgebildete und abwechselnd zu diesen angeordnete Wortleitungen. Die planaren Abmessungen der Auswahltransistoren von Trench- und Stack-Speicherzellen sind prozesstechnisch voneinander weitgehend unabhängig.

Die US 5,124,765 bezieht sich auf ein Zellenkonzept mit Zellenpaaren mit jeweils einer Stackzelle und einer Stack/Trenchzelle. Der Stack/Trenchkondensator der Stack/Trenchzelle ist teilweise innerhalb und teilweise oberhalb des Halbleitersubstrats augebildet. Ein oberer Teil des Stack/Trenchkondensators überlappt sich in der Ausdehnung parallel zur Oberfläche des Substrates mit den Elektroden des Stackkondensators. Die Auswahlkondensatoren eines Zellenpaares sind gegenüber senkrecht zur Orientierung des Zellenpaares benachbarten Zellen durch aufgewachsene Feldoxidstrukturen isoliert.

Eine Verknüpfung gegenwärtig zur Produktionsreife geführter Trench- und Stack-Technologien führt zu kombinierten Speicherzellen mit einer vergrabenen Halbleiterverbindung zwischen dem Trenchkondensator und dem Trench-Auswahltransistor sowie einer bitkontaktartigen Verbindung zwischen dem Stackkondensator und dem Stack-Auswahltransistor. Die Art der Verbindung zur Node-Junction des jeweiligen Auswahltransistors beeinflusst die Charakteristika der betreffenden Speicherzelle. Die Eigenschaften der Trench-Speicherzellen und der Stack-Speicherzellen lassen sich nur in aufwendiger und kostenintensiver Weise aneinander anpassen.

Der Erfindung liegt die Aufgabe zugrunde, ein DRAM-Speicherzellenfeld mit DRAM-Zellenpaaren mit jeweils einer Stack- und einer Trench-Speicherzelle zur Verfügung zu stellen, in dem die elektrischen Eigenschaften der beiden Zellentypen weitgehend aneinander angepasst sind und das gleichzeitig eine hohe Packungsdichte der Speicherzellen zulässt. Von der Aufgabe werden die Angabe eines einem solchen DRAM-Speicherzellenfeld als Grundstruktur zugrunde liegenden DRAM-Zellenpaares sowie Verfahren zur Herstellung eines DRAM-Speicherzellenfeldes umfasst.

Die Aufgabe wird bei einem DRAM-Zellenpaar der eingangs genannten Art durch die im kennzeichnenden Teil des Patentanspruchs 1 genannten Merkmale gelöst. Ein die Aufgabe lösendes DRAM-Speicherzellenfeld ist im Patentanspruch 2, ein erstes die Aufgabe lösendes Verfahren im Patentanspruch 13 und ein weiteres im Patentanspruch 16 angegeben. Vorteilhafte Weiterbildungen ergeben sich aus den jeweiligen Unteransprüchen.

Eine DRAM-Speicherzellenanordnung mit DRAM-Zellenpaaren nach dem Oberbegriff des Patentanspruchs 1 ist aus der US 6,184,548 B1 bekannt.

Ein solches Zellenpaar umfasst eine Trench-Speicherzelle mit einem ersten Auswahltransistor und einem Trenchkondensator als Speicherkondensator sowie eine Stack-Speicherzelle mit einem zweiten Auswahltransistor und einem Stackkondensator als Speicherkondensator. Die Trenchkondensatoren sind jeweils an Lochgräben orientiert ausgebildet, die von einer Substratoberfläche aus in ein Halbleitersubstrat eingebracht sind. Die Stackkondensatoren sind oberhalb der Substratoberfläche ausgebildet.

Aktive Gebiete der jeweiligen Auswahltransistoren umfassen jeweils einen ersten Source/Drain-Bereich, einen zweiten Source/Drain-Bereich und einen die beiden Source/Drain-Bereiche voneinander beabstandenden Kanalbereich. Die beiden Source/Drain-Bereiche sind jeweils als dotiertes Gebiet von einem ersten Leitfähigkeitstyp, bevorzugt vom n-Leitfähigkeitstyp, im Halbleitersteg ausgebildet. Der erste Source/Drain-Bereich ist jeweils als Node-Junction mit einer Speicherelektrode des jeweils zugeordneten Speicherkondensators verbunden. Der zweite Source/Drain-Bereich ist mit einer Bitleitung verbunden, über die eine elektrische Ladung von bzw. zur Speicherelektrode transportiert wird. Der Kanalbereich beabstandet die beiden Source/Drain-Bereiche und ist als ein nicht oder als ein vom dem ersten Leitfähigkeitstyp entgegen gesetzten zweiten Leitfähigkeitstyp dotiertes Gebiet ausgebildet. Die Geometrie des Kanalbereichs bestimmt eine Kanallänge und eine Kanalbreite des jeweiligen Auswahltransistors.

Erfindungsgemäß sind die aktiven Gebiete der beiden Auswahltransistoren des DRAM-Zellenpaares in einem Halbleitersteg ausgebildet. Der Halbleitersteg ist ein Abschnitt des Halbleitersubstrats mit zwei zueinander parallelen Längsseiten.

Der Halbleitersteg ist an zwei zueinander parallelen Längsseiten von Grabenisolatorstrukturen und an zwei einander gegenüberliegenden Stirnseiten von jeweils einem Trenchkondensator begrenzt. An einem Stirnende des Halbleiterstegs ist der Trenchkondensator des DRAM-Zellenpaares angeordnet.

Innerhalb des Halbleiterstegs sind die aktiven Gebiete entlang einer Längsachse des Halbleiterstegs hintereinander angeordnet und zueinander spiegelbildlich ausgebildet, so dass die zweiten Source/Drain-Bereiche der beiden Auswahltransistoren ein zusammenhängendes Bitkontakt-Anschlussgebiet ausbilden. Die Kanalbereiche sowie die ersten Source/Drain-Bereiche der beiden Auswahltransistoren liegen einander jeweils bezogen auf das Bitkontakt-Anschlussgebiet spiegelbildlich gegenüber.

In vorteilhafter Weise sind dadurch die Auswahltransistoren der Trench- sowie der Stack-Speicherzelle des jeweiligen Zellenpaares auf gleichartige, symmetrische Weise in einem Halbleitersteg ausgebildet. Die aktiven Gebiete der Auswahltransistoren gehen aus derselben Prozessierung hervor und sind einander weitgehend identisch. Durch die Ausbildung der aktiven Gebiete im selben Halbleitersteg entsprechen sich die Kanalbreiten der beiden Auswahltransistoren. Der Widerstand der Auswahltransistoren im leitenden Zustand ist daher für beide Zellentypen in vorteilhafter Weise weitgehend gleich. Die elektrischen Eigenschaften der beiden Zellentypen sind bezüglich der Auswahltransistoren in vorteilhafter Weise weitgehend identisch.

Das gemeinsame Bitkontakt-Anschlussgebiet ermöglicht den gemeinsamen Anschluss zweier Speicherzellen an die zugeordnete Bitleitung, so dass der planare Platzbedarf zur Realisierung von Bitleitungsanschlüssen reduziert ist.

Ein DRAM-Speicherzellenfeld weist Speicherzellen mit jeweils einem Speicherkondensator und einem Auswahltransistor mit einer Gateelektrode auf, wobei jeweils eine Mehrzahl der Gateelektroden über Wortleitungen zur selektiven Adressierung der Speicherzellen miteinander verbunden sind. Daneben umfasst ein DRAM-Speicherzellenfeld Bitleitungen zur Übertragung der in den Speicherzellen gespeicherten elektrischen Ladung. Die Bitleitungen sind jeweils mit einer Mehrzahl der Auswahltransistoren verbunden sind.

In einem erfindungsgemäßen DRAM-Speicherzellenfeld bilden jeweils zwei der Speicherzellen ein DRAM-Zellenpaar der oben beschriebenen Art.

Bevorzugt ist jeweils eine Mehrzahl von DRAM-Zellenpaaren aneinander anschließend hintereinander zu Zellenzeilen angeordnet, so dass jeweils zwei Zellenpaare durch den Trenchkondensator eines der beiden Zellenpaare voneinander separiert sind. Der jeweilige Trenchkondensator wird Teil der Zellenisolation. Die Notwendigkeit zusätzlicher Isolatorstrukturen, die in den Zellenzeilen aufeinander folgende Speicherzellen gegeneinander isolieren und entkoppeln, entfällt in vorteilhafter Weise. Innerhalb der Zellenzeilen wechseln Anschlussgebiete zum Anschluss von jeweils Stack- bzw. Trenchkondensatoren einander äquidistant ab, so dass in vorteilhafter Weise ohne weitere zusätzliche Maßnahmen entlang der Zellenzeilen eine hohe Packungsdichte beider Kondensatortypen ermöglicht wird.

In bevorzugter Weise umfasst das DRAM-Speicherzellenfeld eine Mehrzahl von zueinander parallelen Zellenzeilen, die voneinander durch jeweils eine Grabenisolatorstruktur voneinander separiert sind, wobei jeweils zwei benachbarte Zellenzeilen um die Ausdehnung eines Zellenpaares entlang der Zellenzeile gegeneinander versetzt sind. In diesem Fall wechseln Anschlussgebiete für Trenchkondensatoren und Stackkondensatoren auch in einer Richtung orthogonal zu den Zellenzeilen einander ab, so dass sich in beiden planaren Achsen ohne weitere Maßnahmen in vorteilhafter Weise eine Anordnung beider Kondensatortypen ergibt, die eine hohe Packungsdichte ermöglicht.

Die Bitleitungen sind bevorzugt parallel zu den Zellenzeilen und die Wortleitungen orthogonal zu den Zellenzeilen geführt. Die Wortleitungen werden so ausgeführt, dass die Zellenzeilen im Bereich eines Zellenpaares oberhalb der Kanalbereiche der beiden Auswahltransistoren von zwei das Zellenpaar adressierenden aktiven Wortleitungen und ferner im Abstand zu den Kanalbereichen und bevorzugt mindestens zum größeren Teil oberhalb des Trenchkondensators von zwei passiven Wortleitungen gekreuzt werden, die zur Adressierung von Speicherzellen in den jeweils benachbarten Zellenzeilen vorgesehen sind.

Demnach werden über den jeweils einem Zellenpaar zugeordneten Abschnitt einer Zellenzeile, der jeweils einen Halbleitersteg und den zugeordneten Trenchkondensator umfasst, vier Wortleitungen geführt, wobei über den Kanalbereichen der beiden Auswahltransistoren aktive Abschnitte zweier aktiven Wortleitungen und im Abstand zu den Kanalbereichen passive Abschnitte zweier passiven Wortleitungen geführt sind.

Die minimale Periode (im Folgenden auch Pitch) innerhalb der Zellenzeilen sowie zwischen den Wortleitungen definiert den Platzbedarf eines Zellenpaares zu 8 F × 2 F. Damit lässt sich das erfindungsgemäße DRAM-Speicherzellenfeld in vorteilhafter Weise mit dem geringen Platzbedarf von 8 × F² pro Speicherzelle realisieren.

Der Versatz zweier benachbarter Zellenzeilen in Längsrichtung entspricht dabei der halben Periode der Zellenpaare innerhalb der Zellenzeile und beträgt 4 F.

In einem solchen DRAM-Speicherzellenfeld sind Stack- und Trenchkondensatoren einander abwechselnd vorgesehen. Der für den jeweiligen Speicherkondensator zur Verfügung stehende Platz wird gegenüber Speicherzellenkonzepten, die ausschließlich Trench- oder Stack-Speicherzellen vorsehen, verdoppelt. Da der Trenchkondensator Teil der Zellenisolation ist, kann das erfindungsgemäße DRAM-Speicherzellenfeld mit einem Platzbedarf von nur 8 × F² und damit gegenüber anderen Speicherzellenfeldern, die sowohl Trench- als auch Stack-Speicherzellen aufweisen, in vorteilhafter Weise mit hoher Packungsdichte ausgeführt werden.

Die Ausbildung der aktiven Gebiete der Auswahltransistoren in segmentierten Zeilen (segmented liner active areas) entspannt das lithographische Prozessfenster. Da für denselben Technologieknoten gegenüber DRAM-Speicherzellenfeldern, die jeweils ausschließlich entweder Trench- oder Stapel-Kondensatoren vorsehen, der pro Kondensator zu verfügende Platz verdoppelt wird, skaliert ein solches DRAM-Speicherzellenfeld besser.

Der Stackkondensator des Zellenpaares ist über eine Stack-Verbindung mit der Node-Junction des zweiten (Stack-) Auswahltransistors verbunden.

Die Speicherelektrode des Trenchkondensators ist als Füllung des jeweiligen Lochgrabens ausgebildet und über eine Trench-Verbindung an die Node-Junction des ersten (Trench-) Auswahltransistors angeschlossen.

Bevorzugt ist die Trench-Verbindung oberhalb der Substratoberfläche des Halbleitersubstrats vorgesehen und aus demselben Material ausgebildet wie die Stack-Verbindung. Stack- und Trench-Verbindungen sind dann in vorteilhafter Weise gleichartig ausgebildet und können eine oder mehrere metallhaltige Teillagen umfassen. In vorteilhafter Weise sind die Stack-Verbindung und die Trench-Verbindung aus den gleichen Materialien aufgebaut. Die physikalischen Eigenschaften, wie etwa Temperaturstabilität und spezifischer Widerstand, der beiden Verbindungen sind einander weitgehend identisch. Die elektrischen Eigenschaften der Stack-Speicherzelle und der Trench-Speicherzelle sind etwa bezüglich des Widerstands zwischen Auswahltransistor und Speicherkondensator in vorteilhafter Weise aneinander angepasst, so dass in der Folge charakteristische Parameter der Speicherzellen, wie etwa die Zugriffszeit, weit gehend unabhängig vom jeweiligen Zellentyp sind.

In weiter bevorzugter Weise umfassen die orthogonal zu den Zellenzeilen verlaufenden Wortleitungen eine von den jeweils passierten Kanalbereichen jeweils durch ein Gatedielektrikum beabstandete Basislage und eine mit der Basislage verbundene Verbindungslage. Basislage und Verbindungslage können aus unterschiedlichen Materialien vorgesehen sein. Die Wahl des Materials der Basislage richtet sich nach den funktionellen Erfordernissen bezüglich des benachbarten Gatedielektrikums und ist bevorzugt dotiertes, etwa n-dotiertes Polysilizium. Die Verbindungslage kann davon unabhängig aus einem hochleitfähigen Material, etwa einem Metall, vorgesehen werden.

Oberhalb der Halbleiterstege der durch die jeweilige Wortleitung adressierbaren Zellenpaare sind aktive Abschnitte der jeweiligen Wortleitung definiert, die jeweils die Gateelektroden zur Steuerung des jeweiligen Auswahltransistors ausbilden. Oberhalb der Halbleiterstege von nicht durch die jeweilige Wortleitung adressierten Zellenpaaren, oberhalb der Grabenisolatorstrukturen, sowie oberhalb der Trenchkondensatoren sind passive Abschnitte der jeweiligen Wortleitung definiert.

In einer ersten bevorzugten Ausführungsform des erfindungsgemäßen DRAM-Speicherzellenfeldes ist die Basislage in den aktiven Abschnitten der Wortleitungen ausgebildet und fehlt in den passiven Abschnitten der Wortleitungen. Die Basislage ist segmentiert in voneinander separierten Abschnitten vorgesehen.

Die Isolation bzw. Entkopplung passiver Abschnitte der Wortleitungen zu den unterliegenden Strukturen ist vorteilhaft verbessert.

Ferner lässt sich in bevorzugter Weise die Trench-Verbindung als Oberflächenstreifen ausführen, der auf Höhe der Basislage abschnittsweise auf der Speicherelektrode des Trenchkondensators und im Bereich der jeweils zugeordneten Node-Junction auf dem Halbleitersteg aufliegt. Der Oberflächenstreifen ist vollständig zwischen der Substratoberfläche und einer Unterkante der Verbindungslage der passiven Wortleitungen ausgebildet und ermöglicht eine vergleichsweise niederohmige Ankopplung des Trenchkondensators an den zugeordneten Auswahltransistor. Über die Höhe des Oberflächenstreifens lässt sich der Widerstand des Oberflächenstreifens vergleichsweise gut justieren. Von den darüber geführten passiven Wortleitungen sind die Oberflächenstreifen durch eine dielektrische Abdeckung, bevorzugt aus einem Siliziumoxid oder Siliziumnitrid, entkoppelt.

Nach einer zweiten bevorzugten Ausführungsform des erfindungsgemäßen DRAM-Speicherzellenfeldes ist die Basislage ent lang den Wortleitungen jeweils vollständig ausgebildet. Die Trench-Verbindungen sind jeweils über mindestens eine passive Wortleitung hinweggeführt.

Die Trench-Verbindungen umfassen dann jeweils einen Nodeabschnitt, der zwischen zwei benachbarten Wortleitungen hindurchgeführt ist und den Halbleitersteg im Bereich der Node-Junction kontaktiert, einen Trenchabschnitt, der zwischen zwei Wortleitungen hindurch geführt ist und die Speicherelektrode des Trenchkondensators elektrisch kontaktiert sowie einen Streifenabschnitt, der den Nodeabschnitt oberhalb der jeweils dazwischen liegenden Wortleitung mit dem Trenchabschnitt verbindet.

Dabei kann in vorteilhafter Weise etwa die Länge der Trench-Verbindung an die der Stack-Verbindung angepasst werden, so dass die elektrischen Widerstände der beiden Verbindungen aneinander angepasst und charakteristische Parameter der Speicherzellen weiter unabhängig vom Zellentyp sind.

Gemäß einem ersten erfindungsgemäßen Verfahren zur Herstellung eines DRAM-Speicherzellenfeldes werden zunächst in ein Halbleitersubstrat in beliebiger Reihenfolge zu parallelen Zellenzeilen angeordnete Trenchkondensatoren sowie zwischen die Zellenzeilen Grabenisolatorstrukturen eingebracht. Bevorzugt werden zunächst mittels einer Lochmaske Lochgräben in das Halbleitersubstrat eingebracht und die Trenchkondensatoren ausgebildet und anschließend streifenartige Gräben eingebracht und mit einem Isolatormaterial, bevorzugt einem Siliziumoxid gefüllt. Den mit dem Isolatormaterial gefüllten Gräben entsprechen im Folgenden die Grabenisolatorstrukturen.

Dabei werden an einer Substratoberfläche des Halbleitersubstrats aus dem Halbleitersubstrat Halbleiterstege mit zuein ander parallelen Längsseiten und zwei einander gegenüberliegenden Stirnseiten ausgebildet. An den Längsseiten werden die Halbleiterstege von jeweils einer der Grabenisolatorstrukturen und an den Stirnseiten durch jeweils eine der Trenchkondensatoren voneinander separiert.

Nach Ausbilden einer Gatedielektrikumsschicht auf den freiliegenden Abschnitten des Halbleitersubstrats werden über den Halbleiterstegen jeweils zwei Gateleiterflecken (GC dots) vorgesehen, die voneinander und von den Stirnseiten des jeweiligen Halbleiterstegs sowie von den benachbarten Zellenzeilen beabstandet sind.

Die Gateleiterflecken definieren für die folgende Prozessierung unterschiedliche Abschnitte des jeweiligen Halbleiterstegs. Zwischen den beiden Gateleiterflecken ergibt sich ein Bitkontakt-Abschnitt. Zwischen dem ersten Gateleiterflecken und demjenigen Trenchkondensator, der dem Halbleitersteg funktionell zugeordnet ist, ergibt sich ein Trench-Node-Abschnitt und zwischen dem zweiten Gateleiterflecken und dem dem zugeordneten Trenchkondensator gegenüberliegenden Trenchkondensator ein Stack-Node-Abschnitt des jeweiligen Halbleiterstegs. Zwischen die Gateleiterflecken wird ein dielektrisches Material, bevorzugt ein Siliziumoxid, eingebracht, das eine erste Teilfüllung einer dielektrische Gate-Füllung bildet.

Vertikale Seitenwände der Gateleiterflecken werden etwa durch Siliziumnitridspacer abgedeckt.

Mittels eines Strukturierungsverfahrens, etwa einem photolithographischen Verfahren, wird die Gate-Füllung oberhalb der Trench-Node-Abschnitte und der Trenchkondensatoren abschnittsweise entfernt. Die entstandenen Öffnungen werden durch Abscheiden eines Kontaktmaterials gefüllt. Das Kontaktmaterial wird selektiv gegen die Gateleiterflecken zurückgebildet und dabei die Oberkante einer aus dem Kontaktmaterial hervorgegangenen und als Oberflächenstreifen ausgebildeten Trench-Verbindung deutlich, bevorzugt bis unter die halbe Höhe der Gateleiterflecken, zurückgezogen. Die Trench-Verbindungen verbinden die Trench-Node-Abschnitte der Halbleiterstege mit der Speicherelektrode des jeweiligen Trenchkondensators.

Die Trench-Verbindungen werden mit einem dielektrischen Material bis zur Oberkante der Gateleiterflecken abgedeckt. Das Material der Abdeckungen der Trench-Verbindungen kann dem Material der Gate-Füllung entsprechen. Zur besseren Entkopplung der Trench-Verbindungen von darüber vorzusehenden Wortleitungsabschnitten wird alternativ bevorzugt Siliziumnitrid als Material der Abdeckungen vorgesehen.

Das für die Abdeckungen vorgesehene Material wird planarisiert und danach die Prozessierung der Wortleitungen weitergeführt. Dazu wird bevorzugt ein leitfähiges Material aufgebracht und streifenartig strukturiert. Das strukturierte leitfähige Material bildet jeweils eine Verbindungslage einer Wortleitung aus. Über jeweils eine Verbindungslage wird eine Mehrzahl von voneinander separierten Gateleiterflecken, die jeweils in einer zu den Zellenzeilen orthogonalen Reihe angeordnet sind, zu einer Wortleitung verbunden. Die über die jeweilige Verbindungslage verbundenen Gateleiterflecken formen eine segmentierte Basislage der Wortleitung.

Das Material der Basislage ist bevorzugt dotiertes, insbesondere bei Ausbildung der Auswahltransistoren als n-Kanal Feldeffekttransistoren in weiter bevorzugter Weise n-dotiertes Polysilizium.

Das leitfähige Material der Verbindungslage kann etwa dotiertes Polysilizium sein. In bevorzugter Weise wird die Verbindungslage alternativ mit einer oder mehreren metallhaltigen Teillagen und so in vorteilhafter Weise mit reduziertem elektrischen Widerstand vorgesehen. Die Verbindungslage umfasst dann eine oder mehrere Barriere-, Adhäsions- bzw. Verbindungsteillagen.

Bevorzugt wird vor der Strukturierung des leitfähigen Materials der Verbindungslage auf diesem eine Schicht aus einem dielektrischen Material, etwa Siliziumnitrid, aufgebracht und zusammen mit dem leitfähigen Material strukturiert. Nach der Strukturierung liegt auf den Verbindungslagen jeweils eine Isolatorlage auf. An den vertikalen Seitenwänden der Verbindungslage werden Spacerisolatorstrukturen aus Siliziumnitrid vorgesehen.

Zwischen den Wortleitungen wird die Gate-Füllung durch eine zweite Teilfüllung, bevorzugt aus dem Material der ersten Teilfüllung, ergänzt.

Mittels eines Strukturierungsverfahrens, etwa in einem weiteren photolithographischen Schritt, wird die Gate-Füllung über den Stack-Node-Abschnitten und den Bitkontakt-Abschnitten selektiv zu den Wortleitungen entfernt.

Die entstandenen Öffnungen werden mit einem Kontaktmaterial, bevorzugt mit dem Material der Oberflächenstreifen, gefüllt, etwa durch Abscheiden des Kontaktmaterials in einem ersten Schritt und einem Planarisieren des Kontaktmaterials bis zur Oberkante der Wortleitungen in einem zweiten Schritt.

Das Kontaktmaterial bildet über den Bitkontakt-Abschnitten der Halbleiterstege jeweils einen unteren Abschnitt (CA-Abschnitt) einer Bitkontaktstruktur, die die Bitkontakt-Abschnitte kontaktiert und mit noch auszubildenden Bitleitungen verbindet, sowie über den Stack-Node-Abschnitten der Halbleiterstege jeweils einen CA-Abschnitt einer Stack-Verbindung, die die Stack-Node-Abschnitte kontaktiert und mit jeweils einem noch auszubildenden Stackkondensator verbindet.

Bevorzugt werden die Trenchkondensatoren eingebracht, indem eine Schutzschicht, etwa aus Siliziumnitrid, auf die Substratoberfläche aufgebracht wird. Durch die Schutzschicht hindurch werden, etwa mittels eines photolithographischen Verfahrens, Lochgräben in das Halbleitersubstrat eingebracht und an jeweils einem Lochgraben orientiert Trenchkondensatoren ausgebildet.

Dabei werden die Speicherelektroden der Trenchkondensatoren jeweils als leitfähige Füllung des jeweiligen Lochgrabens ausgebildet und mit einem Trench-Top-Isolator abgedeckt. Die Schutzschicht wird vor der Ausbildung der Gateleiterflecken entfernt.

Die Trench-Top-Isolatoren werden bevorzugt aus dem gleichen Material wie die erste Teilfüllung der Gate-Füllung vorgesehen oder aus einem Material, dessen Ätzeigenschaften im Wesentlichen denen der Gate-Füllung entspricht. Die Trench-Top-Isolatoren werden dann beim ersten abschnittsweisen Entfernen der Gate-Füllung in vorteilhafter Weise zusammen mit dieser zurückgebildet und die Speicherelektroden im gleichen Schritt abschnittsweise freigelegt.

In besonders bevorzugter Weise wird das Halbleitersubstrat vor dem Vorsehen der ersten Teilfüllung der dielektrischen Gate-Füllung in den Node-Abschnitten und den Bitkontakt-Abschnitten durch selektives epitaktisches Aufwachsen von Halbleitermaterial erweitert. Dabei werden durch das epitaktisch aufgewachsene Halbleitermaterial, etwa Silizium, an die Node-Abschnitte anschließende Node-Erweiterungen sowie an die Bitkontakt-Abschnitte anschließende Bitkontakt-Erweiterungen ausgebildet.

Durch Überwachsen der angrenzenden Grabenisolatorstrukturen wird die Oberfläche der jeweiligen Abschnitte der Halbleiterstege vergrößert. Dadurch werden in vorteilhafter Weise die Anforderungen an das Justieren der folgenden lithographischen Masken bzw. an die Steuerung folgender Ätzprozesse entspannt.

Durch Ausbildung der Source/Drain-Bereiche der Auswahltransistoren in den aufgewachsenen Abschnitten wird in vorteilhafter Weise die Kanallänge der Auswahltransistoren verlängert und das Isolationsverhalten des jeweiligen Auswahltransistors im sperrenden Zustand verbessert.

Gemäß einem zweiten erfindungsgemäßen Verfahren zur Herstellung eines DRAM-Speicherzellenfeldes werden zunächst in der bereits beschriebenen Weise Trenchkondensatoren in ein Halbleitersubstrat eingebracht und zwischen den Trenchkondensatoren aus dem Halbleitersubstrat Halbleiterstege mit zueinander parallelen Längsseiten und zwei einander gegenüberliegenden Stirnseiten ausgebildet, wobei die Halbleiterstege an den Längsseiten von jeweils einer Grabenisolatorstruktur und an den Stirnseiten von jeweils einem der Trenchkondensatoren begrenzt werden.

Im Unterschied zum bereits beschriebenen Verfahren werden im Anschluss streifenartige und in allen Lagen vollständig ausgebildete Wortleitungen vorgesehen.

Dazu wird nach Ausbildung einer Gatedielektrikumsschicht auf freiliegenden Abschnitten der Halbleiterstege mindestens eine Schicht aus einem leitfähigen Material aufgebracht und streifenartig strukturiert, wobei aus dem mindestens einem leitfähigen Material orthogonal zu den Zellenzeilen verlaufende Wortleitungen ausgebildet werden.

Die Wortleitungen werden dabei so angeordnet, dass pro Halbleitersteg mindestens zwei voneinander und von den Stirnseiten des jeweiligen Halbleiterstegs beabstandete Wortleitungen über dem jeweiligen Halbleitersteg ausgebildet werden. Durch eine solche Anordnung der Wortleitungen werden zwischen den beiden Wortleitungen ein Bitkontakt-Abschnitt, zwischen der ersten Wortleitung und dem dem Halbleitersteg zugeordneten Trenchkondensator ein Trench-Node-Abschnitt und zwischen der zweiten Wortleitung und dem dem zugeordneten Trenchkondensator gegenüberliegenden Trenchkondensator ein Stack-Node-Abschnitt des Halbleiterstegs definiert. Zwischen die Wortleitungen wird eine dielektrische Gate-Füllung eingebracht.

Alternativ dazu werden die Wortleitungen in Damaszener-Technik ausgebildet, wobei zunächst die dielektrische Gate-Füllung vorgesehen wird, in die streifenartige Gräben entsprechend den auszubildenden Wortleitungen eingebracht werden. Die streifenartigen Gräben werden durch einen oder eine Folge von Abscheidungs- und Rückbildungsprozessen mit der oder den Wortleitungslagen gefüllt.

Die Gate-Füllung wird über den Bitkontakt-Abschnitten und den Node-Abschnitten der Halbleiterstege sowie über den Trenchkondensatoren etwa durch ein photolithographisches Verfahren mittels einer zu den Zellenzeilen justierten Streifenmaske abschnittsweise entfernt. Ein oder mehrere Kontaktmaterialien werden aufgebracht und selektiv bis zur Oberkante der Wortleitungen zurückgebildet. Dabei werden über den Bitkontakt-Abschnitten untere Abschnitte von die Bitkontakt-Abschnitte kontaktierenden Bitkontaktstrukturen, untere Abschnitte von die Stack-Node-Abschnitte kontaktierenden Stack-Verbindungen sowie die Speicherelektroden kontaktierende Trenchabschnitte und die Node-Abschnitte kontaktierende Nodeabschnitte von Trench-Verbindungen ausgebildet.

Durch ein Strukturierungsverfahren, etwa durch ein photolithographisches Verfahren, werden oberhalb der jeweils zwischen dem Trenchabschnitt und dem Nodeabschnitt angeordneten Wortleitung Streifenabschnitte der Trench-Verbindungen vorgesehen, die auf den Nodeabschnitten und den Trenchabschnitten aufliegen und diese miteinander elektrisch leitend verbinden.

Das Einbringen der Trenchkondensatoren umfasst bevorzugt in der bereits beschriebenen Weise das Abdecken der Speicherelektroden mit jeweils einem Trench-Top-Isolator. In bevorzugter Weise werden die Trench-Top-Isolatoren vor dem Vorsehen der Gate-Füllung durch einen photolithographischen Schritt geöffnet und die Speicherelektroden abschnittsweise freigelegt.

In vorteilhafter Weise wird das Halbleitersubstrat vor dem Vorsehen der dielektrischen Gate-Füllung durch selektives epitaktisches Aufwachsen von Halbleitermaterial in den Node-Abschnitten durch Node-Erweiterungen und in den Bitkontakt-Abschnitten durch Bitkontakt-Erweiterungen erweitert.

In weiter bevorzugter Weise werden die Trench-Top-Isolatoren vor dem Ergänzen des Halbleitersubstrats geöffnet, so dass in vorteilhafter Weise auch die Speicherelektroden der Trench kondensatoren um Trenchelektroden-Erweiterungen ergänzt werden.

In besonders bevorzugter Weise überwachsen die Erweiterungen die jeweils angrenzenden Grabenisolatorstrukturen um mindestens 5%, bevorzugt um 25% der Breite der Halbleiterstege, so dass die Oberfläche des jeweiligen Abschnitts um mindestens 10%, bevorzugt um 50% vergrößert wird.

Anhand der nachfolgenden Zeichnungen werden die Erfindung und deren Vorteile weiter erläutert. Dabei sind einander entsprechende Komponenten und Strukturen mit denselben Bezugszeichen bezeichnet. Es zeigen:
1: eine schematische Draufsicht auf einen Ausschnitt eines erfindungsgemäßen DRAM-Speicherzellenfeldes;
2a: einen schematischen Querschnitt durch ein Zellenpaar mit einer Trench- und einer Stack-Speicherzelle längs der Zellenzeile gemäß einem ersten Ausführungsbeispiel mit Gateleiterflecken (GC-Dots) und planaren Auswahltransistoren;
2b: einen schematischen Querschnitt durch ein Zellenpaar mit einer Trench- und einer Stack-Speicherzelle längs der Zellenzeile gemäß einem nächsten Ausführungsbeispiel mit Gateleiterflecken (GC-Dots) und FinFets als Auswahltransistoren;
2c: einen schematischen Querschnitt durch ein Zellenpaar mit einer Trench- und einer Stack-Speicherzelle längs der Zellenzeile gemäß einem weiteren Ausführungsbeispiel mit Gateleiterflecken (GC-Dots) und U-grooved Auswahltransistoren;
3: einen schematischen Querschnitt durch ein Zellenpaar mit einer Trench- und einer Stack-Speicherzelle längs der Zellenzeile gemäß einem zweiten Ausführungsbeispiel mit in allen Lagen durchgängigen Wortleitungen;
4a bis 4j: ein erstes erfindungsgemäßes Verfahren zur Herstellung eines erfindungsgemäßen DRAM-Speicherzellenfeldes entsprechend dem ersten Ausführungsbeispiel anhand der dazu erforderlichen photolithographischen Masken;
5a bis 5g: das erfindungsgemäße Verfahren entsprechend der 4 anhand von Längsschnitten durch ein Zellenpaar in verschiedenen Prozessphasen;
6a bis 6j: ein zweites erfindungsgemäßes Verfahren zur Herstellung eines erfindungsgemäßen DRAM-Speicherzellenfeldes entsprechend dem zweiten Ausführungsbeispiel anhand der dazu erforderlichen photolithographischen Masken; und
7a bis 10c: das erfindungsgemäße Verfahren entsprechend der 6 anhand von Längs- und Querschnitten durch ein Zellenpaar in verschiedenen Prozessphasen;
Die 1 gibt einen vereinfachten Überblick über die Anordnung der Speicherkondensatoren sowie der Auswahltransistoren innerhalb eines DRAM-Speicherzellenfeldes mit Zellenpaaren mit jeweils einer Trench-Speicherzelle und einer Stack-Speicherzelle sowie über die Anordnung der Zellenpaare zueinander.
Im linken Teil der 1 ist der Bereich eines Zellenpaares 2 strichpunktiert umrissen. Die Zellenpaare 2 sind mit einer Längsachse entlang von Zellenzeilen 15 orientiert ausgebildet und umfassen einen Trenchkondensator 4, einen Stackkondensator 5 sowie einen Halbleitersteg 14 mit den aktiven Gebieten zweier Auswahltransistoren des Zellenpaares 2.
Die Halbleiterstege 14 von einander innerhalb derselben Zellenzeile 15 benachbarten Zellenpaaren 2 sind durch jeweils einen Trenchkondensator 4 voneinander beabstandet. Orthogonal zu den Zellenzeilen 15 sind Wortleitungen 7, 7' über die Halbleiterstege 14 bzw. Trenchkondensatoren 4 geführt. Jeder Halbleitersteg 14 wird dabei von zwei aktiven Wortleitungen 7 überspannt. Unterhalb der aktiven Wortleitungen 7 sind in den Halbleiterstegen 14 jeweils Kanalbereiche 312 der beiden Auswahltransistoren ausgebildet. Zwischen den zwei aktiven Wortleitungen 7 ist im Halbleitersteg 14 ein Bitkontakt-Anschlussgebiet 32 ausgebildet, das über eine Bitkontakt-Struktur 63 an eine Bitleitung angeschlossen ist, die oberhalb der Wortleitungen 7, 7' und unterhalb der Stackkondensatoren 5 orthogonal zu den Wortleitungen 7, 7' verläuft.
Ein erster Source/Drain-Bereich bzw. die Node-Junction des dem Stackkondensator 5 zugeordneten Auswahltransistors ist mit einer zwischen zwei Wortleitungen 7, 7' geführten Stack-Verbindung 62 mit dem oberhalb der Wortleitungen 7, 7' vorgesehen Stackkondensator 5 verbunden. Der erste Source/Drain-Bereich bzw. die Node-Junction des mit dem Trenchkondensator 4 verbundenen ersten Auswahltransistors ist mittels einer Trench-Verbindung 61, die als Oberflächenstreifen 61' ausgebildet sein kann, mit der Speicherelektrode des jeweils zugeordneten Trenchkondensators 4 verbunden.
Der Oberflächenstreifen 61' liegt dabei auf dem Halbleitersteg 14 sowie der Speicherelektrode des Speicherkondensators 4 auf. Die Trench-Verbindung 61 ist über eine passive Wortleitung 7' hinweggeführt, die etwa am Übergang des Halbleiterstegs 14 zum Trenchkondensator 4 die Zellenzeile 15 überspannt.
Die zueinander äquidistanten Zellenzeilen 15 sind durch Grabenisolatorstrukturen 16 voneinander isoliert. Unterhalb der Substratoberfläche 10 und unterhalb der im oberflächennahen Bereich des Halbleitersubstrats 1 ausgeführten Transistorstrukturen sind die Trenchkondensatoren 4, wie durch die gestrichelte Linie 40 angedeutet, flaschenartig erweitert. Die Zellenzeilen 15 sowie die Wortleitungen 7, 7' zueinander werden jeweils in dem minimalen Abstand vorgesehen, der sich aus der verwendeten lithographischen Prozesstechnik ergibt. In der 1 sind bevorzugte Abmessungen jeweils bezogen auf die photolithographisch minimal darstellbare Strukturgröße F angegeben.
Gemäß dem dargestellten Zellenkonzept ergibt sich eine Anordnung sowohl der Stack- als auch der Trenchkondensatoren 5, 4 entlang von Zellenzeilen 15, wobei einander benachbarte Zellenzeilen 15 jeweils um die halbe Länge eines Zellenpaares 2 (pitch) gegeneinander versetzt sind. Sowohl für die Trench- als auch für die Stackkondensatoren 4, 5 ergibt sich eine hohe Packungsdichte. Für das Zellenpaar 2 ergibt sich ein planarer Raumanspruch von 16 × F².
Die Bitkontakt-Strukturen 63 sind um 0,5 F gegen die Zeilenachse verschoben, um die Kontaktierung zu Bitleitungen (nicht dargestellt), die jeweils oberhalb der Grabenisolatorstrukturen 16 vorgesehen sind, zu gewährleisten.
Die 2 zeigen jeweils einen Längsschnitt durch ein Zellenpaar 2 entlang der Zellenzeile 15 entsprechend der 1.
Das Zellenpaar 2 umfasst eine Trench-Speicherzelle 21 im linken Teil sowie eine Stack-Speicherzelle 22 im rechten Teil. Ferner ist der Trenchkondensator 4' eines nach rechts anschließenden Zellenpaares dargestellt.
Die Trench-Speicherzelle 21 umfasst einen Trenchkondensator 4, der orientiert an einem in ein Halbleitersubstrat 1 eingebrachten Lochgraben ausgebildet ist, sowie einen Trench-Auswahltransistor, dessen aktives Gebiet 31 innerhalb eines Halbleiterstegs 14 definiert ist, der sich zwischen den beiden Trenchkondensatoren 4, 4' erstreckt und parallel zur Querschnittsebene jeweils von zueinander parallelen Grabenisolatorstrukturen begrenzt ist.
Die Stack-Speicherzelle 22 umfasst einen Stackkondensator 5 sowie einen Stack-Auswahltransistor, dessen aktives Gebiet 31' bezüglich einer vertikalen Bezugsebene des Halbleiterstegs 14 orthogonal zur dargestellten Querschnittsebene spiegelsymmetrisch zum aktiven Gebiet 31 des Trench-Auswahltransistors ausgebildet ist.
Die jeweils als Füllung der Trenchkondensatoren 4, 4' ausgebildeten Speicherelektroden 41 sind jeweils durch einen Kragenisolator 43 gegen das die Lochgräben in einem oberen Abschnitt umfangende Halbleitersubstrat 1 isoliert. In einem unteren Abschnitt ist im den Lochgraben umfangenden Halbleitersubstrat 1 außerhalb des dargestellten Bereichs eine Gegenelektrode ausgebildet, die von der Speicherelektrode 41 durch ein Kondensatordielektrikum 42 beabstandet ist.
Der Halbleitersteg 14 ist ein Abschnitt des monokristallinen Halbleitersubstrats 1.
Im gezeigten Ausführungsbeispiel sind auf eine ursprüngliche Substratoberfläche 10 des Halbleitersubstrats 1 epitaktisch Erweiterungsabschnitte 11, 12, 13 aufgewachsen. Die aufgewachsene Bitkontakt-Erweiterung 13 bildet ein aus den beiden zweiten Source/Drain-Bereichen der beiden Auswahltransistoren gebildetes Bitkontakt-Anschlussgebiet. Die beiden Node-Junction-Erweiterungen 11, 12 formen jeweils die ersten Source/Drain-Bereiche der beiden Auswahltransistoren. Zwischen der Trench-Node-Erweiterung 11 und der Bitkontakt-Erweiterung 13 bzw. zwischen der Stack-Node-Erweiterung 12 und der Bitkontakt-Erweiterung 13 ist im Halbleitersteg 14 jeweils ein Kanalbereich 312, 312' definiert. Oberhalb der Kanalbereiche 312, 312' und durch ein Gatedielektrikum 30, 30' davon isoliert ist jeweils ein Gateleiterflecken 71' angeordnet. Die Gateleiterflecken sind jeweils Teil von jeweils aktiven Wortleitungen 7.
Die Wortleitungen 7, 7' verlaufen orthogonal zu den Zellenzeilen bzw. zu den Halbleiterstegen 14. Im Bereich eines Zellenpaares 2 sind vier Wortleitungen 7, 7' über die jeweilige Zellenzeile 15 geführt. Zwei der vier Wortleitungen 7, 7' werden dabei als aktive Wortleitungen 7 zur Adressierung der beiden Speicherzellen des Zellenpaares 2 benutzt. Die Gateleiterflecken 71' bilden im Bereich des Halbleiterstegs 14 eine segmentierte Basislage der jeweiligen aktiven Wortleitung 7 und schließt an das jeweilige Gatedielektrikum 30, 30' an. Einander zugeordnete Gateleiterflecken werden durch eine Verbindungslage 72 der jeweiligen Wortleitung 7, 7' miteinander verbunden. Die Verbindungslagen 72 sind streifenartig ausgebildet und orthogonal zu den Zellenzeilen über das Zellenfeld geführt. Die Wortleitungen 7 sind mit jeweils einer Isolierlage 73 gegen aufliegende und mittels Spacerisolatorstrukturen 74 gegen benachbarte leitfähige Strukturen, etwa Bitleitungen 8 und Kontaktstrukturen 61, 62, 63 isoliert.
In einer Ebene zwischen der Unterkante der Stackkondensatoren 5 und der Oberkante der Isolatorlagen 73 der Wortleitungen 7, 7' sind längs zu den Zellenzeilen und versetzt zu diesen oberhalb der Grabenisolatorstrukturen angeordnete Bitleitungen 8 ausgebildet, die jeweils eine metallhaltige Lage 81 sowie eine Isolatorlage 82 umfassen. Die Bitleitung ist in der dargestellten Querschnittsebene verdeckt und strichliert dargestellt.
Die beiden Speicherzellen 21, 22 des Zellenpaares 2 sind über eine Bitkontakt-Struktur 63 an die jeweils zugeordnete Bitleitung 8 angeschlossen. Die Bitkontakt-Struktur 63 liegt im Bereich des Bitkontakt-Anschlussgebiets bzw. der Bitkontakt-Erweiterung 13 auf dem Halbleitersteg 14 bzw. der Bitkontakt-Erweiterung 13 auf.
Eine als Oberflächenstreifen 61' ausgebildete Trench-Verbindung verbindet die Speicherelektrode 41 elektrisch mit der Trench-Node-Erweiterung 11, die in diesem Ausführungsbeispiel den ersten Source/Drain-Bereich des Trench-Auswahltransistors bildet. Eine Stack-Verbindung 62 ist in der Art der Bitkontakt-Struktur 63 zwischen jeweils zwei Wortleitungen 7, 7' von einer an der Unterkante des Stackkondensators 5 anschließbaren Speicherelektrode an die Oberfläche des Halbleiterstegs 14 bzw. der Stack-Node-Erweiterung 12 des ersten Source/Drain-Bereichs des Stack-Auswahltransistors geführt.
Die Auswahltransistoren von Trench- und Stack-Speicherzelle sind symmetrisch zueinander ausgebildet. Stack- und Trench kondensator sind auf dieselbe Weise an den jeweiligen Auswahltransistor angeschlossen.
In der Speicherzellenanordnung der 2A sind die Auswahltransistoren als planare Feldeffekttransistoren ausgebildet. Bei einem planaren Feldeffekttransistor ist die Gatelektrode vollständig oberhalb des Halbleitersubstrats 1 bzw. einer oberen Siliziumkante angeordnet und liegt flach auf dem Halbleitersteg auf.
In der 2B sind als Auswahltransistoren Stegfeldeffektransistoren (FinFETs) vorgesehen. Bei FinFETs weisen die Basislage 71 der Gateelektrodenstrukturen bzw. die Gateleiterflecken 71' jeweils beiderseits des jeweiligen Halbleiterstegs 14 Erweiterungen 710 auf, die sich im Wesentlichen zwischen den beiden Source/Drain-Bereichen 311, 313 entlang der vertikalen Seitenwände des Halbleiterstegs 14 erstrecken.
Die in der 2B dargestellten Erweiterungen 710 sind in einer zur dargestellten Schnittebene parallelen Ebene ausgebildet und gestrichelt dargestellt.
In der Speicherzellenanordnung der 2C sind die Auswahltransistoren als U-Groove-Feldeffekttransistoren ausgebildet. Durch einen zwischen die beiden Source/Drain-Bereiche 311, 313 eingebrachten Gate-Graben 712 wird die Kanallänge des jeweiligen Auswahltransistors vergrößert.
Die Gate-Gräben 712 sind mit dem Material der Basislage 71 bzw. dem Material der Gateleiterflecken 71' gefüllt. Die Gatelektrodensstruktur kann sich, ausgehend von den Gate-Gräben 712, entlang der vertikalen Seitenwände des Halbleiterstegs 14 fortsetzen.
In einer weiteren, nicht dargestellten Ausführungsform werden die FinFETs entsprechend der 2B mit jeweils einem Gate-Graben 712 vorgesehen, der mit einem Isolatormaterial gefüllt ist.
Vom in der 2 dargestellten ersten Ausführungsbeispiel unterscheidet sich das in der 3 dargestellte zweite Ausführungsbeispiel durch die in allen Lagen 71, 72, 73 durchgehend streifenartig ausgebildeten Wortleitungen 7, 7'. Ist es im vorangegangenen Ausführungsbeispiel möglich, die Speicherelektroden 41 der Trenchkondensatoren 4 unmittelbar auf kurzem Wege unter der kreuzenden Wortleitung 7' hindurch an den jeweiligen Trench-Node-Abschnitt bzw. die Trench-Node-Erweiterung des jeweiligen Trench-Auswahltransistors anzuschließen, so ist dieser Weg im Ausführungsbeispiel der 3 durch die durchgehend aufliegende passive Wortleitung 7' versperrt.
Entsprechend umfasst die erste Verbindungsstruktur 61 einen an die Speicherelektrode 41 des Trenchkondensators 4 geführten Trenchabschnitt 611 und einen an den Trench-Node-Abschnitt geführten Nodeabschnitt 612, die über einen auf der dazwischen liegenden Wortleitung 7' aufliegenden Streifenabschnitt 613 verbunden sind. Die Trenchabschnitte 611 sowie die Nodeabschnitte 612 werden auf die gleiche Weise ausgebildet wie die entsprechenden Abschnitte der Stack-Verbindung 62 bzw. der Bitkontakt-Struktur 63.
Durch die strichlierten Linien im Bereich der Halbleiterstege 14 wird eine zu den Erweiterungsabschnitten 11, 12, 13 alternative Formierung der Source/Drain-Bereiche als dotierte Abschnitte innerhalb des ursprünglichen Halbleitersubstrats 14 dargestellt. Das aktive Gebiet 31 des Trench-Auswahltransistors der Trench-Speicherzelle 21 umfasst dann einen ersten Source/Drain-Bereich bzw, eine Node-Junction 311, einen zweiten Source/Drain-Bereich 313, sowie einen Kanalbereich 312, der die beiden Source/Drain-Bereiche 311, 313 voneinander separiert. Entsprechend weist das aktive Gebiet 31' des der Stack-Speicherzelle 22 zugeordneten Stack-Auswahltransistors einen ersten Source/Drain-Bereich 311', einen zweiten Source/Drain-Bereich 313 sowie einen die beiden Source/Drain-Bereiche 311', 313' voneinander separierenden Kanalbereich 312' auf. Die beiden zweiten Source/Drain-Bereiche 313, 313' bilden ein gemeinsames zusammenhängendes Bitkontakt-Anschlussgebiet 32.
Anhand der Zeichnungen der 4 werden die planaren Bezüge der Teilstrukturen einer DRAM-Speicherzellenanordnung gemäß dem Ausführungsbeispiel entsprechend der 2 zueinander verdeutlicht. Die 4 bezieht sich dabei zunächst auf eine Abfolge photolithographischer Masken zur Ausbildung eines DRAM-Speicherzellenfeldes. Die Bezugszeichen beziehen sich zum einen auf Maskenstrukturen, zum anderen auf aus der Anwendung der jeweiligen Maske hervorgegangene Strukturen. Den Figuren ist jeweils ein Gitter unterlegt. Der Abstand der Gitterlinien des Gitters entspricht der kleinsten am jeweiligen Technologieknoten darstellbaren lithographischen Strukturgröße F.
Gemäß dem in der 4a dargestellten Ausführungsbeispiel des erfindungsgemäßen Verfahrens werden zunächst mittels einer Lochmaske Lochgräben bzw. Trenchkondensatoren 4 in ein Halbleitersubstrat eingebracht. An der Substratoberfläche bzw. in einem oberflächennahen Abschnitt des Halbleitersubstrats 1 ist der Umriss der Öffnung eines Trenchkondensators 4 durch die durchgezogene Linie 4 bestimmt. In einem unteren Abschnitt des Halbleitersubstrats unterhalb der im oberflächennahen Abschnitt auszubildenden Auswahltransistoren sind die Lochgräben bzw. Trenchkondensatoren 4 flaschenartig aufgeweitet. Der äußere Umriss der flaschenartigen Erweiterung 40 ist strichliert dargestellt.
Die Öffnungen der Trenchkondensatoren 4 sind in ein Rechteck von 2 F × 2,5 F eingeschriebene Ovale. Die Trenchkondensatoren 4 sind im Abstand von jeweils 8 F zu Zellenzeilen 15 angeordnet. Zwei jeweils benachbarte Zellenzeilen 15 sind in längs der Orientierung der Zellenzeilen 15 um 4 F gegeneinander versetzt.
Zur Ausformung von Halbleiterstegen werden entsprechend der 4b die Zellenzeilen 15 durch eine als Streifenmaske ausgebildete Zeilenmaske abgedeckt. Außerhalb der Zellenzeilen 15 werden das Halbleitersubstrat 1 sowie Trench-Top-Isolatoren, die die Öffnungen der Trenchkondensatoren 4 abdecken, zurückgebildet und die entstandenen Gräben mit Grabenisolatorstrukturen 16 gefüllt.
Die Zeilenmaske zur Strukturierung der Halbleiterstege 14 sowie der Grabenisolatorstrukturen 16 ist eine Streifenmaske, wie es in der 4b durch die strichlierten Linien angedeutet wird. Die durch die Streifenmaske bewirkte Strukturierung betrifft mindestens die Bereiche außerhalb der Öffnungen der Trenchkondensatoren 4. Bevorzugt wirkt der Strukturierungsschritt entsprechend der Darstellung in der 4b auch auf Trench-Top-Isolatoren, die die Öffnungen der Trenchkondensatoren abdecken.
In den folgenden Figuren werden zur vereinfachten Darstellung lediglich die aus der Streifenmaske resultierenden Halbleiterstege 14 dargestellt.
Entsprechend der 4b werden zwischen jeweils zwei in derselben Zellenzeile 15 angeordneten Trenchkondensatoren 4 bzw. deren Öffnungen Halbleiterstege 14 ausgebildet. Die Halbleiterstege 14 sind innerhalb der Zellenzeilen 15 jeweils durch die Trenchkondensatoren 4 voneinander isoliert. Gegen die Trenchkondensatoren 4 bzw. Halbleiterstege 14 in den benachbarten Zellenzeilen sind die Halbleiterstege 14 durch die Grabenisolatorstrukturen 16 isoliert.
Die Öffnungen der Trenchkondensatoren 4 sind in der Regel durch einen Trench-Top-Isolator mit einem bezüglich der Ätzeigenschaften dem Material der Grabenisolatorstrukturen 16 vergleichbaren Material, bevorzugt mit demselben Material, abgedeckt.
Das in den 4 und 5 beschriebene Verfahren bezieht sich auf eine Ausführungsform mit Gateleiterflecken (GC dots) als Basislage von Wortleitungen. Gateleiterflecken werden vorgesehen, indem eine Polysiliziumschicht und eine Hartmaskenschicht, etwa aus Siliziumnitrid, nacheinander aufgebracht und anschließend mit einer als segmentierte Streifenmaske ausgebildeten GC-Dot-Maske entsprechend der 4c in einem Hartmaskenprozess gemeinsam strukturiert werden. Nach der Strukturierung der Polysiliziumschicht verbleiben von dieser pro Halbleitersteg 14 zwei Gateleiterflecken 71', die jeweils genau eine Zellenzeile 15 im Bereich des jeweiligen Halbleiterstegs 14 jeweils von einer Grabenisolatorstruktur 16 zur gegenüberliegenden überspannen.
In der 4c ist im rechten Teil ein Abschnitt der Zeilenmaske im Bereich eines Halbleitersteg 14 strichpunktiert umrandet. Zwischen den beiden Gateleiterflecken 71', die die Gateelektroden des dem Halbeitersteg 14 zugeordneten Zellenpaares ausbilden, ist ein Bitkontakt -Abschnitt 143 des Halb leiterstegs 14 freigelegt. Zwischen dem Gateleiterflecken 71' und dem dem Halbleitersteg 14 zugeordneten Trenchkondensator 4 ist ein Trench-Node-Abschnitt 141 und zwischen dem zweiten Gateleiterflecken 71' und dem dem benachbarten Zellenpaar zugeordneten Trenchkondensator 4' ein Stack-Node-Abschnitt 142 desselben Halbleiterstegs 14 definiert. Zwischen den Gateleiterflecken 71' wird eine erste Teilfüllung einer dielektrischen Gate-Füllung vorgesehen.
Zum Anschluss des Trenchkondensators 4 an den Halbleitersteg 14 im Bereich des Trench-Node-Abschnitt 141 wird mittels einer Strapmaske die dielektrische Füllung oberhalb der Trenchkondensatoren und oberhalb der jeweils angrenzenden Trench-Node-Abschnitte entfernt. Die Strapmaske ist eine segmentierte Streifenmaske mit Öffnungen 60', deren Lage relativ zum Zellenfeld aus der 4d ersichtlich ist. Zusammen mit den maskierten Abschnitten der dielektrischen Füllung werden auch Trench-Top-Isolatoren 44 geöffnet, die auf den Speicherelektroden der Trenchkondensatoren 4 aufliegen.
Ein leitfähiges Material wird aufgebracht, das jeweils einen unteren Abschnitt der in die dielektrische Füllung eingebrachten Öffnungen füllt und jeweils einen Oberflächenstreifen ausbildet.
Die Oberflächenstreifen sind entsprechen den Öffnungen 60' der Strapmaske ausgebildet, liegen auf der Speicherelektrode des jeweiligen Trenchkondensators 4 sowie im Trench-Node-Abschnitt 141 des Halbleiterstegs 14 auf und werden durch dielektrische Abdeckungen bedeckt.
Im Folgenden werden die einzelnen Gateleiterflecken 71' mittels jeweils einer Verbindungslage zu orthogonal zu den Zel lenzeilen 15 verlaufende Wortleitungen 7, 7' miteinander verbunden.
Dazu wird in diesem Ausführungsbeispiel eine Metalllage aufgebracht und mittels einer als Streifenmaske ausgebildeten Wortleitungsmaske photolithographisch strukturiert.
In einem anderen, nicht dargestellten Ausführungsbeispiel, werden die Wortleitungen in Damaszener-Technik vorgesehen, wobei zunächst eine Isolatorschicht aufgebracht wird, durch eine inverse Streifenmaske Hilfsgräben in die Isolatorschicht eingebracht und anschließend mit dem Material der Wortleitungen gefüllt werden.
In der 4e sind die resultierenden Wortleitungen 7, 7' dargestellt. Die Wortleitungen 7, 7' weisen jeweils aktive und passive Abschnitte auf. In den aktiven Abschnitten überspannt die jeweilige Wortleitung 7, 7' diejenigen Halbleiterstege 14 mit den aktiven Gebieten der durch die jeweilige Wortleitung 7, 7' adressierbaren Auswahltransistoren.
In diesem Ausführungsbeispiel entsprechen die aktiven Abschnitte den Gateleiterflecken 71'. Zellenzeilen 15 mit nicht durch die jeweilige Wortleitung 7, 7' adressierbaren Auswahltransistoren werden jeweils durch passive Abschnitte der betreffenden Wortleitung überspannt, die gegenüber den in der betreffenden Zellenzeile 15 ausgebildeten Strukturen isoliert und kapazitiv entkoppelt sind. Zwischen den Wortleitungen wird ein Isolatormaterial vorgesehen.
Zur Kontaktierung des Stack-Node-Abschnitts 142 sowie des Bitkontakt-Abschnitts 143 des Halbleiterstegs 14 wird das Isolatormaterial zwischen den Wortleitungen 7, 7' oberhalb des jeweiligen Halbleiterstegs 14 mittels einer CA-Maske entfernt.
Als CA-Maske kann dabei eine segmentierte Streifenmaske Verwendung finden, deren Öffnungen 64' in der 4f dargestellt sind. Die Öffnungen 64' der CA-Maske erstrecken sich jeweils über den Stack-Node-Abschnitt 142, den Bitkontakt-Abschnitt 143, die dazwischen liegende Wortleitung 7 sowie über Abschnitte der angrenzenden Wortleitungen 7, 7'. Die durch die CA-Maske gesteuerte Strukturierung erfolgt selektiv zu den Wortleitungen 7 und wirkt lediglich auf das zwischen den Wortleitungen 7, 7' oberhalb der Halbleiterstege 14 vorgesehene Isolatormaterial.
In die aus dem vorangegangenen Ätzschritt hervorgegangenen Kontaktöffnungen oberhalb der Stack-Node-Abschnitte 142 und der Bitkontakt-Abschnitte 143 werden Kontaktstrukturen eingebracht und das DRAM-Speicherzellenfeld durch eine weitere Isolatorschicht abgedeckt. Die weitere Isolatorschicht wird im Bereich der Bitkontakt-Abschnitte 143 mittels einer Bitkontaktmaske 63' geöffnet.
Die Bitkontaktmaske ist eine Lochmaske mit Öffnungen 63', deren Anordnung relativ zu den Halbleiterstegen 14 sich aus der 4g ergibt. Die Öffnungen 63' sind jeweils oberhalb der Bitkontakt-Abschnitte 143 vorgesehen und dabei um 0,5 F gegen die Längsachse der Zellenzeilen 15 verschoben.
Im Bereich der Öffnungen 63' der Bitkontaktmaske wird das oberhalb der Wortleitungen vorgesehene Isolatormaterial zurückgebildet. In die geschaffenen Öffnungen werden zweite Abschnitte (CB-Abschnitte) von Bitkontaktstrukturen eingebracht, die an die von unten zwischen die Wortleitungen 7, 7' greifenden und auf dem Halbleitersteg 14 aufliegenden ersten Abschnitte (CA-Abschnitte) der jeweiligen Bitkontakt-Struktur anschließen.
Mit Hilfe einer als Streifenmaske ausgebildeten Bitleitungsmaske werden parallel zu den Zellenzeile verlaufende und um 1 F gegen die Zellenzeilen versetzte Bitleitungen 8 ausgebildet, die entsprechend der Darstellung in der 4h auf den zweiten Abschnitten der Bitkontakt-Strukturen 63 aufliegen. Eine weitere Schicht aus einem Isolatormaterial wird vorgesehen, wobei die Zwischenräume zwischen den Bitleitungen 8 gefüllt und die Bitleitungen 8 durch das Isolatormaterial abgedeckt werden.
Mittels einer als Lochmaske mit Öffnungen 66' ausgebildeten Stackkontaktmaske wird das Isolatormaterial über den Stack-Node-Abschnitten 142 bzw. den CA-Abschnitten der Stack-Verbindungen 62 entfernt.
Die Anordnung der Öffnungen 66' der Stackkontaktmaske relativ zu den Bitleitungen 8 und den Wortleitungen 7 ergibt sich aus der 4i. Zwischen zwei jeweils versetzt zur Zellenzeile 15 verlaufenden Bitleitungen 8 und zwei benachbarten Wortleitungen 7, 7' hindurch wird das die Strukturen füllende Isolatormaterial oberhalb der Stack-Node-Abschnitte 142 des Halbleiterstegs 14 entfernt.
In den entstandenen Kontaktöffnungen werden zweite Abschnitte (CC-Abschnitte) der Stack-Verbindungen 62 zwischen den ersten Abschnitten der Stack-Verbindungen 62 und dem jeweiligen, oberhalb der Bitleitungen 8 vorgesehenen Stackkondensator 5 ausgeführt.
Die sich ergebende Struktur wird durch eine weitere Lage aus einem Isolatormaterial abgedeckt. In das Isolatormaterial werden mit Hilfe einer Stackkondensatormaske, die als Lochmaske mit Öffnungen 67' vorgesehen ist, justiert zu den Stack-Verbindungen 62 Stack-Gräben für Stackkondensatoren ausgebildet.
Die Lage der Öffnungen 67' der Stackkondensatormaske ist aus der 4j ersichtlich. An den Innenwänden der aus den Öffnungen 67' hervorgegangenen Stack-Gräben kann eine Speicherelektrode der Stackkondensatoren vorgesehen werden, die mit der jeweils zugeordneten Stack-Verbindung 62 verbunden ist.
Im Folgenden wird das in der 4 anhand der für das Verfahren benötigten lithographischen Masken skizzierte Verfahren mittels der in den Zeichnungen der 5 dargestellten Querschnitte weiter ausgeführt.
Zunächst wird gemäß einer für Speicherzellenfelder in reiner Trench-Technologie üblichen Weise auf eine Substratoberfläche 10 eines Halbleitersubstrats 1 eine Schutzschicht 17 aus Siliziumnitrid aufgebracht. Der Schutzschicht 17 (pad nitride) können weitere Schichten, etwa eine Spannungsausgleichsschicht, etwa ein thermisches Siliziumnitrid oder Siliziumoxid (pad oxide), unterliegen. Durch die Schutzschicht 17 hindurch werden in das Halbleitersubstrat 1 Lochgräben eingebracht und entlang der Lochgräben in üblicher Weise Trenchkondensatoren 4, 4' ausgebildet. In einem unteren, nicht dargestellten Abschnitt des Halbleitersubstrats 1 umfängt jeweils eine im Halbleitersubstrat 1 als dotiertes Gebiet ausgebildete Außenelektrode den jeweiligen Lochgraben und ist durch ein Kondensatordielektrikum 42 von der als Füllung des jeweiligen Lochgrabens vorgesehenen Speicherelektrode 41 isoliert. In einem oberen Abschnitt des Halbleitersubstrats zwischen der Substratoberfläche 10 und dem unteren Abschnitt ist die Füllung 41 des jeweiligen Lochgrabens durch einen Kragen isolator 43 gegen das umfangende Halbleitersubstrat 1 isoliert.
Nach Ausbildung der Kragenisolatoren 43 wird der obere Abschnitt des jeweiligen Lochgrabens mit dem Material der Speicherelektrode, etwa mit dotiertem Polysilizium, gefüllt. Die Speicherelektrode bzw. Füllung 41 wird unter die Substratoberfläche 10 zurückgezogen. Oberhalb der zurückgebildeten Speicherelektrode 41 werden die Lochgräben durch einen Trench-Top-Isolator 44 verschlossen.
Mittels der Streifenmaske aus der 4b werden zwischen jeweils zwei in derselben Zellenzeile benachbarten Trenchkondensatoren 4, 4' streifenartige Halbleiterstege ausgebildet, in denen die aktiven Gebiete der Auswahltransistoren ausgebildet werden. Das durch die Ätzung freigelegte Halbleitermaterial wird oberflächlich oxidiert. Ein Isolatormaterial, etwa Siliziumoxid, wird aufgebracht, das die mittels der Streifenmaske in das Halbleitersubstrat 1 eingebrachten Gräben füllt. Oberhalb der Schutzschicht 17 abgeschiedenes Isolatormaterial wird in einem Planarisationsschritt entfernt.
Gemäß dem in der 5a dargestellten Querschnitt entlang eines Ausschnitts einer Zellenzeile wird ein aus dem Halbleitersubstrat 1 ausgebildeter Halbleitersteg 14 innerhalb der Zellenzeile durch zwei einander benachbarte Trenchkondensatoren 4, 4' begrenzt. Die Speicherelektroden 41 der Trenchkondensatoren 4 sind bis unter die Substratoberfläche 10 zurückgebildet und jeweils durch den Trench-Top-Isolator 44 abgedeckt. Die Halbleiterstege 14 sind durch jeweils einen Abschnitt einer auf der Substratoberfläche 10 aufliegenden Schutzschicht 17 abgedeckt. Parallel zur Querschnittsebene verlaufende, im dargestellten Querschnitt nicht erkennbare Grabenisolatorstrukturen 16 isolieren parallel verlaufende und in Längsrichtung gegeneinander versetzte Zellenzeilen voneinander.
Die Schutzschicht 17 und eventuell weitere der Schutzschicht 17 unterliegende Schichten werden entfernt. Freigelegte Abschnitte des Halbleitersubstrats 1 an der Substratoberfläche 10 werden anoxidiert. Das resultierende Opferoxid schützt das Halbleitersubstrat 1 während folgender Implantationsschritte zur mindestens teilweisen Ausbildung dotierter Gebiete in den Halbleiterstegen 14. Die Opferoxidschicht wird entfernt und auf die freigelegte Substratoberfläche 10 im Bereich der Halbleiterstege 14 eine Gatedielektrikumsschicht 33, etwa aus Siliziumoxid, aufgebracht oder erzeugt. Danach wird Polysilizium abgeschieden und mit einer Hilfsoxidschicht 75 abgedeckt.
Im dargestellten Ausführungsbeispiel ist entsprechend der 5b der Trench-Top-Isolator 44 mindestens abschnittsweise im Zusammenhang mit dem Entfernen der Schutzschicht 17 zurückgebildet worden.
Entsprechend bildet das abgeschiedene Polysilizium eine durchgehende Polysiliziumschicht 70, die durch eine Hilfsoxidschicht 75 abgedeckt ist. Die Speicherelektroden 41 bleiben durch Abschnitte des zurückgebildeten Trench-Top-Isolators 44 abgedeckt.
Die Polysiliziumschicht 71' wird mittels der segmentierten Streifenmaske entsprechend der 4c strukturiert. Vertikale Seitenwände der aus der Polysiliziumschicht 71' hervorgegangenen Gateleiterflecken 71' werden oxidiert und dabei Seitenwand-Oxidstrukturen gebildet, auf deren Darstellung in den Figuren verzichtet wurde. An den vertikalen Seitenwänden der Gateleiterflecken 71' werden Spacerisolatorstrukturen 74' vorgesehen.
In diesem Ausführungsbeispiel wird das im Zuge der Seitenwandoxidation außerhalb der Gateleiterflecken 71' auf den Halbleiterstegen 14 aufgewachsene Oxid entfernt und ein selektives epitaktisches Aufwachsen von monokristallinem Silizium auf den freiliegenden Abschnitten der Halbleiterstege 14 gesteuert.
Nach dem Aufwachsen von Erweiterungsabschnitten 11, 12, 13 des Halbleitersubstrats 1 wird die Struktur durch einen dünnen MOL-Liner, etwa aus Siliziumnitrid, abgedeckt. Ein dielektrisches Material, etwa ein BPSG-Oxid, wird aufgebracht, das die Strukturen bis zur Oberkante der Gateleiterflecken 71' als eine erste Teilfüllung 911 einer dielektrischen Gate-Füllung 91 füllt. Überschüssiges dielektrisches Material wird bis zur Oberkante der Gateleiterflecken 71' abgetragen und die Struktur dabei planarisiert.
Entsprechend der 5c liegen auf den Halbleiterstegen 14 jeweils zwei Gateleiterflecken 71' (GC dots) auf. Außerhalb der Gateleiterflecken 71' weisen die Halbleiterstege 14 jeweils Erweiterungsabschnitte 11, 12, 13 auf. Die Erweiterungsabschnitte 11, 12, 13 bestehen aus dotiertem Halbleitermaterial, etwa monokristallinem Silizium, und bilden mindestens abschnittsweise die Source/Drain-Bereiche der aktiven Gebiete 31, 31' zweier Auswahltransistoren aus. Der Erweiterungsabschnitt zwischen den beiden Gateleiterflecken 71' bildet eine Bitkontakt-Erweiterung 13. Ein dem Trenchkondensator 4, der dem jeweiligen Halbleitersteg 14 zugeordnet ist, zugewandter Erweiterungsabschnitt bildet eine Trench-Node-Erweiterung und ein dem Trenchkondensator 4' des benachbarten Zellenpaares zugewandter Erweiterungsabschnitt eine Stack- Node-Erweiterung 12. Die Kanalbereiche 312, 312' der beiden aktiven Gebiete 31, 31' sind unterhalb der Gateleiterflecken 71' im Bereich des ursprünglichen Halbleiterstegs 14 ausgebildet.
Entsprechend der in der 4d dargestellten segmentierten Streifenmaske werden die Teilfüllung 911 sowie der Trench-Top-Isolator 44 abschnittsweise oberhalb der Öffnungen der Trenchkondensatoren 4, 4' und der jeweils anschließenden Trench-Node-Erweiterungen 11 entfernt.
Die Node-Junction-Erweiterungen 11 sind dabei durch den MOL-Liner geschützt.
In der 5d sind die sich ergebenden Kontaktöffnungen 60 in der dielektrischen Teilfüllung 911 bzw. dem Trench-Top-Isolator 44 dargestellt.
Eine oder mehrere Metalllagen werden abgeschieden, die die Kontaktöffnungen in der Teilfüllung 911 bzw. in den Trench-Top-Isolatoren 44 füllen. Das abgeschiedene Material wird bis unter die Oberkante der Gateleiterflecken 71' zurückgebildet. Ein weiteres dielektrisches Material wird abgeschieden, durch das die Kontaktöffnungen 60 oberhalb der zurückgebildeten Metalllagen bis zur Oberkante der Gateleiterflecken 71' gefüllt werden.
Das weitere dielektrische Material ist etwa ein Siliziumoxid oder ein Siliziumnitrid und bildet Abdeckungen 93 aus. Aus dem abgeschiedenen leitfähigen Material, etwa Polysilizium, ein Metall oder eine Metallverbindung, sind entsprechend der 5e jeweils als Oberflächenstreifen 61' ausgebildete Trench-Verbindungen hervorgegangen. Die Oberflächenstreifen 61' liegen jeweils abschnittsweise auf der Trench-Node- Erweiterung 11 und einem freigelegten Abschnitt der Speicherelektrode 41 des der Trench-Node-Erweiterung 11 zugeordneten Trenchkondensators 4, auf. Über den Oberflächenstreifen 61' ist die Speicherelektrode 41 mit dem in diesem Ausführungsbeispiel in der Trench-Node-Erweiterung 11 ausgebildeten ersten Source/Drain-Bereich des Trench-Auswahltransistors des dargestellten Zellenpaares verbunden.
Die Ausbildung von Wortleitungen 7, 7' schließt an. Dazu werden eine oder mehrere nicht dargestellte Barriere- und Adhäsionsschichten, eine hochleitfähige metallhaltige Schicht etwa aus Wolfram, sowie eine Isolatorschicht, etwa aus Siliziumnitrid abgeschieden und mittels der Wortleitungsmaske entsprechend der 4f strukturiert. Der abgeschiedene Schichtstapel wird dabei in die unterliegenden Gateleiterflecken 71' überätzt. Die aus der Strukturierung hervorgegangenen Wortleitungen 7, 7' werden mit Spacerisolatorstrukturen 74, etwa aus Siliziumnitrid, eingekapselt. Die Zwischenräume zwischen den Wortleitungen 7, 7' werden durch Aufbringen eines dielektrischen Materials gefüllt, das bis zur Oberkante der Isolatorlage 73 der Wortleitungen 7, 7' abgetragen wird. Das dielektrische Material bildet eine zweite Teilfüllung 912 der Gate-Füllung 91.
Die Gate-Füllung 91 wird mittels der in der 4f dargestellten segmentierten Streifenmaske jeweils oberhalb der Bitkontakt-Erweiterungen 13 und der Stack-Node-Erweiterungen 12 geöffnet. Beim Ätzen der dielektrischen Füllungen 91, 92 sind die Erweiterungsabschnitte 12, 13 des Halbleiterstegs 14 durch den im Vorangegangenen aufgebrachten, nicht dargestellten dünnen MOL-Liner geschützt. Ein Kontaktmetall, etwa Wolfram, wird aufgebracht und durch das aufgebrachte Kontaktmetall die Öffnungen in der dielektrischen Gate-Füllung 91 oberhalb der Erweiterungsabschnitte 12, 13 aufgefüllt. Das ab geschiedene Kontaktmetall wird bis zur Oberkante der Isolatorlagen 73 der Wortleitungen 7, 7' planarisierend zurückgebildet.
In der 5f sind die quer zu den Zellenzeilen verlaufenden Wortleitungen 7, 7' dargestellt. Das abgeschiedene Wolfram bildet oberhalb der Bitkontakt-Erweiterung 13 eine Bitkontakt-Struktur 63 und oberhalb der Stack-Node-Erweiterung 12 einen ersten Abschnitt einer Stack-Verbindung 62.
Eine Zwischenschicht 92 aus einem dielektrischen Material wird aufgebracht und entsprechend der in 4g dargestellten Bitkontaktmaske oberhalb der Bitkontakt-Erweiterungen 13 geöffnet. In die Öffnungen in der dielektrischen Zwischenschicht 92 wird ein zweiter Abschnitt (CB-Abschnitt) der Bitkontaktstrukturen 63 eingebracht.
Mittel einer Bitleitungsmaske werden oberhalb der Bitkontaktstrukturen 63 verlaufende und an diese anschließende Bitleitungen 8 mit einer metallhaltigen Lage 81 und eine Isolatorlage 82 ausgebildet, die durch eine weitere dielektrische Füllung 94 jeweils voneinander isoliert sind. Nach Aufbringen einer weiteren dielektrischen Zwischenschicht 95 werden mit Hilfe der in der 4i dargestellten Lochmaske durch die dielektrischen Zwischenschichten 92, 95 und 94, zwischen den Bitleitungen 8 hindurch, zweite Abschnitte (CC-Abschnitte) der Stack-Verbindungen 62 ausgebildet.
Die sich ergebende Struktur ist in der 5g dargestellt, die weitgehend der 2 entspricht. Die Bitleitung 8 ist in einer zur Querschnittsebene parallelen Ebene ausgeführt und in der dargestellten Querschnittsebene durch das Material der dielektrischen Füllung 94 abgedeckt.
Im Unterschied zu dem anhand der 4 und 5 beschriebenen Verfahren werden die Wortleitungen 7, 7' in dem anhand der 6 bis 10 beschriebenen Verfahren mit durchgehenden, analog den Verbindungslagen strukturierten Basislagen ausgeführt. Die Verbindung des Trench-Auswahltransistors der jeweiligen Trench-Speicherzelle mit dem zugeordneten Trenchkondensator erfolgt über in der Art von Bitkontaktstrukturen zwischen die Wortleitungen eingebrachte Trench-Verbindungen, die jeweils einen Nodeabschnitt 612 und einen Trenchabschnitt 611 der jeweiligen Trench-Verbindung umfassen, die über einen Streifenabschnitt 613, der oberhalb der Wortleitungen 7, 7' vorgesehen ist, verbunden sind.
Die Strukturierung von Lochgräben zur Ausbildung von Trenchkondensatoren mit Mündungsöffnungen 4 und flaschenartig erweiterten Umrissen 40 in einem unteren Abschnitt des Halbleitersubstrats 40 sowie der Halbleiterstege 14 erfolgt wie in den 6a und 6b dargestellt analog den 4a und 4b.
Im Unterschied zu dem in den 4a bis 4j dargestellten Verfahren wird nach den Abscheiden eines die Grabenisolatorstrukturen 16 ausbildenden Isolatormaterials und dessen Planarisieren bis zur Oberkante der Halbleiterstege 14 ein Schichtstapel entsprechend der 7a mit mindestens einer Basislage 71, etwa aus Polysilizium, einer Verbindungslage 72, etwa aus einem Metall, und einer Isolatorlage 73, etwa aus Siliziumnitrid, aufgebracht und anhand einer Streifenmaske analog zur Darstellung in der 6c strukturiert.
Die aus der Strukturierung hervorgehenden streifenartigen, parallelen und äquidistanten Wortleitungen 7, 7' verlaufen orthogonal zu den Zellenzeilen 15.
Ein die Zwischenräume zwischen den Wortleitungen 7, 7' füllendes Resistmaterial wird aufgebracht. Mit Hilfe einer als Lochmaske ausgebildeten Top-Trench-Open-Maske werden die Trench-Top-Isolatoren 44 der Trenchkondensatoren 4 im Bereich der Zellenzeilen 15 bzw. in der Verlängerung der Halbleiterstege 14 freigelegt. Die Lage der Öffnungen 44' der Top-Trench-Open-Maske ergibt sich aus der 6d. In der Folge werden die Trench-Top-Isolatoren 44 selektiv gegen das Resistmaterial und gegen das die Wortleitungen 7, 7' einhüllende Isolatormaterial, etwa Siliziumnitrid, zurückgebildet, so dass die Speicherelektroden 43 der Trenchkondensatoren 4 in einem Bereich zwischen zwei Wortleitungen 7, 7' in der Verlängerung der Halbleiterstege 14 bzw. innerhalb der Zellenzeilen 15 freigelegt werden.
Remanente Abschnitte des Resistmaterials werden entfernt. Ein dielektrisches Material wird aufgebracht, das die Zwischenräume zwischen den Wortleitungen 7, 7' als Gate-Füllung 91 füllt. Das dielektrische Material wird bis zur Oberkante der Wortleitungen 7, 7' planarisiert. Mittels einer CA-Maske wird das dielektrische Material zwischen den Wortleitungen 7, 7' oberhalb der Zellenzeilen 15 entfernt, so dass Kontaktöffnungen zu den unterliegenden Strukturen geschaffen werden. Die Lage der streifenartigen Öffnungen 65' der CA-Maske ergibt sich aus der 6e. Die Kontaktöffnungen werden mit leitfähigem Material, etwa Polysilizium, ein Metall, etwa Wolfram, oder eine Metallverbindung, gefüllt und die Struktur bis zur Oberkante der Wortleitungen 7, 7' planarisiert.
Im Folgenden werden die Streifenabschnitte 613 der Trench-Verbindungen 61 formiert. Dies kann etwa in der Art des bereits beschriebenen Damaszenerverfahrens erfolgen.
Bevorzugt wird eine Schicht aus einem Kontaktmaterial, etwa aus einem Metall und eine Siliziumnitridschicht als Isolatorschicht abgeschieden und gemeinsam mittels einer Strapmaske strukturiert. Die Anordnung remanenter Abschnitte 60'' der Strapmaske ergibt sich aus der 6f. Unterhalb der remanenten Abschnitte 60'' der Strapmaske werden die Streifenabschnitte der Trench-Verbindungen ausgeformt, über die die Speicherelektroden der Trenchkondensatoren jeweils an den Trench-Node-Abschnitt des dem jeweiligen Trenchkondensator zugeordneten Halbleiterstegs 14 angeschlossen sind.
Die in der 6g dargestellte Lochmaske zur Ausbildung von zweiten Abschnitten (CB-Abschnitten) der Bitkontaktstrukturen sowie die Streifenmaske zur Ausbildung von Bitleitungen entsprechen den jeweiligen Masken der 4g und 4h.
Gleiches gilt für die in den 6i und 6j dargestellten Masken zur Ausbildung zweiter Abschnitte (CC-Abschnitte) der Stack-Verbindungen zum Anschluss der Stackkondensatoren an den jeweils zugeordneten Stack-Node-Abschnitt sowie zur Formierung von Stack-Gräben zur Ausbildung der Stackkondensatoren.
Die Prozessierung nach dem zweiten Ausführungsbeispiel des erfindungsgemäßen Verfahrens entsprechend den 7 bis 10 folgt zunächst der bereits anhand der 5a beschriebenen Prozessierung. Dabei wird nach dem Entfernen der Schutzschicht 17 und vor dem Ausbilden der Gatedielektrikumsschicht 33 eine Wannenimplantation in einem oberflächennahen Bereich des Halbleitersubstrats 1 ausgeführt.
Im Unterschied zur dort anschließenden Prozessierung wird nach dem Entfernen der Schutzschicht 17 und der Ausbildung der Gatedielektrikumsschicht 33 ein Schichtstapel aus einer Basislage 71 aus einem Halbleitermaterial, etwa aus n-dotiertem Polysilizium, einer metallhaltigen Verbindungslage 72 und einer Isolatorlage 73 abgeschieden und mit Hilfe der Streifenmaske analog der 6c gemeinsam strukturiert.
Danach werden vertikale Seitenwände der Wortleitungsstrukturen mit Spacerisolatorstrukturen 74 abgedeckt. Ein Photoresistmaterial wird aufgebracht, das die Zwischenräume zwischen den Wortleitungen 7, 7' füllt. Das Photoresistmaterial wird in einem photolithographischen Verfahren strukturiert und dabei oberhalb der Trenchkondensatoren 4 zwischen jeweils zwei benachbarten Wortleitungen 7' entfernt. In einem Ätzschritt selektiv zum Photoresistmaterial und dem Siliziumnitrid der Spacerisolatorstrukturen 74 werden die freigelegten Abschnitte der Trench-Top-Isolatoren 44 zurückgebildet.
In der 7a ist ein Schnitt längs einer Zellenzeile 15 nach dem Öffnen der Trench-Top-Isolatoren 44 im Bereich eines Zellenpaares mit einem Trenchkondensator 4 und eines dem Zellenpaar benachbarten Trenchkondensators 4' dargestellt.
Die Trenchkondensatoren 4, 4' sind jeweils in einem unteren Abschnitt flaschenartig auf den Umfang 40 erweitert. Im Bereich jeweils eines Zellenpaares wird die Zellenzeile 15 von vier Wortleitungen 7, 7' gekreuzt, wobei jeweils zwei aktive Wortleitungen 7 zur Adressierung der Speicherzellen des Zellenpaares und zwei passive Wortleitungen 7' zur Adressierung von in den benachbarten Zellenzeilen 15 realisierten Speicherzellen dienen. Zwischen den beiden Trenchkondensatoren 4, 4' erstreckt sich ein Halbleitersteg 14. In der Mitte des Halbleiterstegs 14, zwischen den zwei aktiven Wortleitungen 7, sind ein Bitkontakt-Abschnitt 143 des Halbleiterstegs 14 und symmetrisch zum Bitkontakt-Abschnitt 143 zwei Node- Abschnitte 141, 142 freigelegt, die jeweils einem aktiven Gebiet eines der beiden Auswahltransistoren zugeordnet sind.
Die Speicherelektroden 41 der Trenchkondensatoren 4, 4' sind jeweils durch eine Öffnung 45 im Trench-Top-Isolator 44 freigelegt.
Die 7b zeigt einen Querschnitt orthogonal zur Querschnittsfläche der 7a längs einer Wortleitung 7. Einander benachbarte Zellenzeilen 15 sind um jeweils 4 F entsprechend der halben Länge eines Zellenpaares innerhalb der Zellenzeile längs der Zellenzeilen gegeneinander versetzt. Der Schnitt entsprechend der 7b schneidet in den Zellenzeilen 15 jeweils abwechselnd Halbleiterstege 14 im Bereich eines Kanalbereichs 312 und Trenchkondensatoren 4 in einem Bereich, in dem der Trench-Top-Isolator 44 von der aufliegenden Wortleitung 7 abgedeckt und nicht zurückgebildet ist.
Die Zellenzeilen 15 sind in einem oberflächennahen Bereich durch Grabenisolatorstrukturen 16 voneinander isoliert. Im Bereich der Halbleiterstege 14 ist die Basislage 71 an den Halbleitersteg 14 geführt und von diesem durch eine Gatedielektrikumsschicht 33 isoliert. Außerhalb der Halbleiterstege 14 liegt die Basislage 71 auf den Grabenisolatorstrukturen 16 bzw. den Trench-Top-Isolatoren 44 auf.
Die 7c zeigt einen Querschnitt orthogonal zum Querschnitt der 7a im Bereich des Bitkontakt-Abschnitts 143. Im Bereich der Bitkontakt-Abschnitte 143 und im Bereich der Node-Abschnitte 141, 142 liegen zu diesem Zeitpunkt noch Abschnitte einer ursprünglichen Gatedielektrikumsschicht 33 auf.
Im anhand der 7 bis 10 dargestellten Ausführungsbeispiel werden in der Folge die freiliegenden Abschnitte der Gatedielektrikumsschicht 33 außerhalb der Wortleitungen 7, 7' entfernt und auf den freiliegenden Siliziumabschnitten der Halbleiterstege 14 sowie der Speicherelektroden 41 in einem ersten epitaktischen Verfahrensschritt selektiv Silizium aufgewachsen. Das Wachstum wird dabei so gesteuert, dass jeweils anschließende Abschnitte der Grabenisolatorstrukturen 16 um etwa 0,25 F überwachsen werden. Ein dünner MOL-Liner 76 wird abgeschieden. Durch Abscheiden eines dielektrischen Materials werden die Zwischenräume zwischen den Wortleitungen 7, 7' aufgefüllt. Das abgeschiedene dielektrische Material wird mittels eines chemisch-mechanischen Polierschritts bis zur Oberkante der Wortleitungen 7, 7' entsprechend der 8a planar zurückgebildet und bildet eine Gate-Füllung 91.
Ferner sind der 8a die epitaktisch aufgewachsenen Erweiterungsabschnitte 11, 12, 13 und 18 des Halbleiterstegs 14 bzw. der Speicherelektrode 41 des Trenchkondensators 4' zu entnehmen, die jeweils durch den MOL-Liner 76 abgedeckt sind.
Das Aufweiten der Node-Abschnitte 141, 142, der Bitkontakt-Abschnitte 143 sowie der Speicherelektrode 41 durch die entsprechenden Erweiterungen 11, 12, 13, 18 ist in der 8c skizziert. Die in der Querschnittsebene dargestellten Erweiterungen 13, 18 erstrecken sich über die angrenzenden Grabenisolatorstrukturen 16, so dass sich die Oberfläche der entsprechenden Abschnitte um die Hälfte vergrößert.
Nach dem Planarisieren werden mittels der CA-Maske entsprechend der 6e Abschnitte der Gate-Füllung 91 oberhalb der Zellenzeilen 15 entfernt. Bevorzugt werden gleichzeitig oder anschließend mittels einer CS-Maske in einer Peripherie des Speicherzellenfeldes im Halbleitersubstrat 1 ausgebildete Source/Drain-Bereiche von Hilfstransistoren freigelegt.
In einem zweiten epitaktischen Verfahrensschritt werden durch selektives Aufwachsen von Silizium die Erweiterungen 11, 12, 13 und 18 durch nicht dargestellte Abschnitte aus dotiertem Silizium ergänzt, wobei in den ergänzenden Abschnitten der Node-Erweiterungen 11, 12 sowie der Bitkontakt-Erweiterungen 13 die Source/Drain-Bereiche 311, 313 der Auswahltransistoren ausgebildet werden. Durch das Ausbilden der Source/Drain-Bereiche 311, 313 oberhalb der ursprünglichen Substratoberfläche 10 wird die Kanallänge der Auswahltransistoren vergrößert und die Isolatorwirkung des sperrenden Auswahltransistors verbessert. Ein Kontaktmaterial wird abgeschieden und bis zur Oberkante der Wortleitungen 7, 7' zurückgebildet. Es ergibt sich die in den 9a bis 9c dargestellte Struktur.
Oberhalb der Zellenzeilen 15 sind zwischen die Wortleitungen 7, 7' Kontaktstrukturen 611, 612, 62, 63 eingebracht. Dabei schließt an die Speicherelektroden 41 jeweils ein Trenchabschnitt 611 und an die Trenchelektroden-Erweiterung 11 ein Nodeabschnitt 612 einer Trench-Verbindung 61, sowie an die Stack-Node-Erweiterung 12 ein erster Abschnitt einer Stack-Verbindung 62 und an die Bitkontakt-Erweiterung 13 ein erster Abschnitt einer Bitkontaktstruktur 63 an. Die Kontaktstrukturen 611, 612, 62, 63 einer Zellenzeile 15 werden durch remanente Abschnitte der Gate-Füllung 91 oberhalb der Grabenisolatorstrukturen 16 von den Kontaktstrukturen 611, 612, 62, 63 benachbarter Zellenzeilen 15 isoliert.
In anderen, nicht weiter dargestellten Ausführungsbeispielen werden die Source/Drain-Bereiche 311, 313 innerhalb des ursprünglichen Halbleitersubstrats 1 ausgebildet, wobei mindes tens der zweite epitaktische Verfahrensschritt entfällt oder vollständig oder teilweise durch die aus dem ersten epitaktischen Verfahrensschritt hervorgegangenen Erweiterungen 11, 12, 13 ausgebildet, wobei der zweite epitaktische Verfahrensschritt entfallen kann.
In den 10a bis 10c sind die aus den anhand der 6f bis 6j bereits beschriebenen lithographischen Schritten hervorgegangenen Strukturen dargestellt.
Der 10a ist eine vollständige Trench-Verbindung 61 mit dem Trenchabschnitt 611, dem Nodeabschnitt 612 und einem die beiden Abschnitte verbindenden Streifenabschnitt 613 zu entnehmen, der mit einer aufliegenden dielektrischen Abdeckung 93 aus Siliziumnitrid und zusammen mit zweiten Abschnitten der Bitkontaktstrukturen 63 oberhalb der Wortleitungen 7, 7' in eine dielektrische Zwischenschicht 92 eingebettet ist.
Aus der 10c ist ersichtlich, dass die zweiten Abschnitte der Bitkontaktstrukturen 63 gegenüber den Zellenzeilen 15 versetzt angeordnet sind und so mit den oberhalb der Grabenisolatorstrukturen 16 verlaufenden Bitleitungen 8 verbunden sind. Zwischen den Bitleitungen 8 ist eine dielektrische Füllung 94 vorgesehen. Oberhalb der Bitleitungen 8 ist eine weitere dielektrische Zwischenlage 95 aufgebracht.
Entsprechend der 10b werden zweite Abschnitte von Stack-Verbindungen 62 durch eine Siliziumnitridschicht 96, die dielektrische Zwischenlage 95, zwischen die Bitleitungen 8 hindurch und durch die dielektrische Zwischenschicht 92 zu den jeweils korrespondierenden ersten Abschnitten eingebracht.

1: Substrat
10: Substratoberfläche
11: Trench-Node-Erweiterung
12: Stack-Node-Erweiterung
13: Bitkontakt-Erweiterung
14: Halbleitersteg
141: Trench-Node-Abschnitt
142: Stack-Node-Abschnitt
143: Bitkontakt-Abschnitt
15: Zellenzeile
16: Grabenisolatorstruktur
17: Schutzschicht
18: Trenchelektroden-Erweiterung
2: Zellenpaar
21: Trench-Speicherzelle
22: Stack-Speicherzelle
3: Auswahltransistor
30: Gatedielektrikum
31: aktives Gebiet
311: Node-Junction
312: Body-Bereich
313: zweiter Source/Drain-Bereich
3': Auswahltransistor
30': Gatedielektrikum
31': aktives Gebiet
311': Node-Junction
312': Body-Bereich
313': zweiter Source/Drain-Bereich
32: Bitkontakt-Anschlussgebiet
33: Gatedielektrikumsschicht
4: Trenchkondensator
4': Trenchkondensator
40: Flaschenätzung
41: Speicherelektrode
42: Kondensatordielektrikum
43: Kragenisolator
44: Trench-Top-Isolator
44': Öffnung der Top-Trench-Open-Maske
45: Öffnung im Trench-Top-Isolator
5: Stackkondensator
60: Kontaktöffnung
60': Strapmasken-Öffnung
60'': remanente Abschnitte MOL-Maske
61: Trench-Verbindung
61': Oberflächenstreifen
611: Trenchabschnitt
612: Nodeabschnitt
613: Streifenabschnitt
62: Stack-Verbindung
63: Bitkontaktstruktur
63': Bitkontaktmaskenöffnung
64': CA-Maskenöffnung
65': CA-Maskenöffnung
66': Stackkontaktmaskenöffnung
67': Stackkondensatormaskenöffnung
7: aktive Wortleitung
7': passive Wortleitung
70: Polysiliziumschicht
71: Basislage
710: Erweiterung
71': Gateleiterflecken
711: Siliziumnitridspacer
72: Verbindungslage
720: Gate-Graben
73: Isolatorlage
74: Spacerisolatorstruktur
74': Spacerisolatorstruktur
75: Hilfsoxidschicht
76: MOL-Liner
8: Bitleitung
81: metallhaltige Lage
82: Isolatorlage
91: dielektrische Gate-Füllung
911: erste Teilfüllung
912: zweite Teilfüllung
92: dielektrische Zwischenschicht
93: Abdeckung
94: dielektrische Bitleitungsfüllung
95: dielektrische Zwischenlage
96: Siliziumnitridschicht

Claims

DRAM-Zellenpaar (2) mit jeweils – einer Trench-Speicherzelle (21) mit – einem Trenchkondensator (4), der an einem von einer Substratoberfläche (10) aus in ein Halbleitersubstrat (1) eingebrachten Lochgraben orientiert ausgebildet ist, als Speicherkondensator und – einem mit dem Trenchkondensator (4) verbundenen ersten Auswahltransistor sowie – einer Stack-Speicherzelle (22) mit – einem oberhalb der Substratoberfläche (10) angeordneten Stackkondensator (5) als Speicherkondensator, und – einem mit dem Stackkondensator (5) verbundenen zweiten Auswahltransistor, wobei die Auswahltransistoren jeweils ein aktives Gebiet (31, 31') aufweisen, mit jeweils – einem mit einer Speicherelektrode (41) des jeweils zugeordneten Speicherkondensators verbundenen und als dotiertes Gebiet von einem ersten Leitfähigkeitstyp ausgebildeten ersten Source/Drain-Bereich (311, 311'), – einem mit einer Bitleitung (8) zur Übertragung einer elektrischen Ladung von/zur Speicherelektrode (41) verbundenen und als dotiertes Gebiet vom ersten Leitfähigkeitstyp ausgebildeten zweiten Source/Drain-Bereich (313, 313') und – einem die beiden Source/Drain-Bereiche (311, 313; 311', 313') voneinander beabstandenden und als nicht oder vom dem ersten Leitfähigkeitstyp entgegen gesetzten zweiten Leitfähigkeitstyp dotiertes Gebiet ausgebildeten Kanalbereich (312, 312'), durch dessen Abmessungen eine Kanallänge und eine Kanalbreite des Auswahltransistors bestimmt werden, dadurch gekennzeichnet, dass die beiden aktiven Gebiete (31, 31') – in einem als Abschnitt des Halbleitersubstrats (1) ausgebildeten Halbleitersteg (14) angeordnet sind, der an zwei zueinander parallelen Längsseiten durch jeweils eine von der Substratoberfläche (10) aus in das Halbleitersubstrat (1) eingebrachte Grabenisolatorstruktur (16) und an einem Stirnende durch den Trenchkondensator (4) begrenzt wird, sowie – entlang einer Längsachse des Halbleiterstegs (14) hintereinander angeordnet und zueinander spiegelbildlich ausgebildet sind, wobei die zweiten Source/Drain-Bereiche (313, 313') der beiden Auswahltransistoren ein zusammenhängendes Bitkontakt-Anschlussgebiet (32) ausbilden.
DRAM-Speicherzellenfeld mit – Speicherzellen mit jeweils einem Speicherkondensator und einem Auswahltransistor mit einer Gateelektrode, – Wortleitungen (7, 7'), die jeweils abschnittsweise eine Mehrzahl von Gateelektroden zur selektiven Adressierung der Speicherzellen ausbilden und – Bitleitungen (8), die jeweils mit einer Mehrzahl der Auswahltransistoren verbunden sind, zur Übertragung der in den Speicherzellen gespeicherten elektrischen Ladung dadurch gekennzeichnet, dass jeweils zwei der Speicherzellen zu einem DRAM-Zellenpaar (2) nach Anspruch 1 angeordnet sind.
DRAM-Speicherzellenfeld nach Anspruch 2, dadurch gekennzeichnet, dass jeweils eine Mehrzahl von DRAM-Zellenpaaren (2) jeweils aneinander anschließend hintereinander entlang einer Längsachse der Halbleiterstege (14) zu Zellenzeilen (15) angeordnet ist, wobei jeweils zwei Zellenpaare (2) durch den Trenchkondensator (4) eines der beiden Zellenpaare (2) voneinander separiert sind.
DRAM-Speicherzellenfeld nach Anspruch 3, gekennzeichnet durch eine Mehrzahl von parallelen Zellenzeilen (15), die jeweils durch eine der Grabenisolatorstrukturen (16) voneinander separiert sind.
DRAM-Speicherzellenfeld nach Anspruch 4, dadurch gekennzeichnet, dass jeweils zwei benachbarte Zellenzeilen (15) um die Ausdehnung eines Zellenpaares (2) entlang der Zellenzeile (15) gegeneinander versetzt sind.
DRAM-Speicherzellenfeld nach Anspruch 5, dadurch gekennzeichnet, dass – die Bitleitungen (8) parallel zu den Zellenzeilen (15) und – die Wortleitungen (7, 7') orthogonal zu den Zellenzeilen (15) geführt sind und dabei – die Zellenzeilen (15) jeweils im Bereich eines Zellenpaares (2) von zwei das jeweilige Zellenpaar (2) adressierenden aktiven Wortleitungen (7) und von zwei Zellenpaare (2) in benachbarten Zellenzeilen (15) adressierenden passiven Wortleitungen (7') gekreuzt wird.
DRAM-Speicherzellenfeld nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, dass – eine als Füllung des jeweiligen Lochgrabens ausgebildete Speicherelektrode (41) des Trenchkondensators (4) des jeweiligen Zellenpaares (2) mit einer Trench-Verbindung (61) an den ersten Source/Drain-Bereich (311) des ersten Auswahltransistors und – der Stackkondensator (5) mit einer Stack-Verbindung (62) an den ersten Source/Drain-Bereich (311') des zweiten Auswahltransistors angeschlossen ist, wobei die Trench-Verbindung (61) und die Stack-Verbindung (62) aus den gleichen Materialien gebildet sind.
DRAM-Speicherzellenfeld nach einem der Ansprüche 2 bis 7, dadurch gekennzeichnet, dass die Wortleitungen (7, 7') jeweils – eine von den Kanalbereichen (312, 312') jeweils durch ein Gatedielektrikum (30, 30') beabstandete Basislage (71) und – eine mit der Basislage (71) verbundene Verbindungslage (72) umfassen.
DRAM-Speicherzellenfeld nach Anspruch 8, dadurch gekennzeichnet, dass – die Basislage (71) oberhalb der von der jeweiligen Wortleitung (7, 7') nicht adressierbaren Zellenzeilen (15) fehlt, – jeweils einem Auswahltransistor zugeordnete Abschnitte der Basislage (71) voneinander separiert und – die voneinander separierten Abschnitte durch die Verbindungslage (72) der jeweiligen Wortleitung (7, 7') verbunden sind.
DRAM-Speicherzellenfeld nach Anspruch 9, dadurch gekennzeichnet, dass die Trench-Verbindungen (61) jeweils vollständig zwischen der Substratoberfläche (10) und einer Unterkante der Verbindungslage (72) der Wortleitungen (7, 7') ausgebildet sind.
DRAM-Speicherzellenfeld nach Anspruch 8, dadurch gekennzeichnet, dass die Basislagen (71) entlang den Wortleitungen (7, 7') jeweils vollständig ausgebildet sind und die Trench-Verbindungen (61) jeweils über einer zwischen dem ersten Source/Drain-Bereich (311, 311') des jeweiligen ersten Auswahltransistors und einem Anschluss der Speicherelektrode (41) des jeweiligen Trenchkondensators (4) geführte Wortleitung (7') geführt sind.
DRAM-Speicherzellenfeld nach einem der Ansprüche 8 bis 11, dadurch gekennzeichnet, dass die Basislage (71) aus einem anderen Material gebildet wird als die Verbindungslage (72).
Verfahren zur Herstellung eines DRAM-Speicherzellenfeldes mit den Schritten – Einbringen von zu Zellenzeilen (15) angeordneten Trenchkondensatoren (4) und von jeweils zwei Zellenzeilen (15) voneinander separierenden, parallelen Grabenisolatorstrukturen (16) in ein Halbleitersubstrat (1), wobei aus dem Halbleitersubstrat (1) Halbleiterstege (14) ausgebildet werden, die an den Längsseiten von jeweils einer der Grabenisolatorstrukturen (16) und an den Stirnseiten durch jeweils einen der Trenchkondensatoren (4) voneinander separiert sind; – Vorsehen jeweils zweier voneinander und von den Stirnseiten des jeweiligen Halbleiterstegs (14) beabstandeter Gateleiterflecken (71') auf den Halbleiterstegen (14), wobei – zwischen den beiden Gateleiterflecken (71') ein Bitkontakt-Abschnitt (143), – zwischen dem ersten Gateleiterflecken (71') und dem zugeordneten Trenchkondensator (4) ein Trench-Node-Abschnitt (141) und – zwischen dem zweiten Gateleiterflecken (71') und dem dem zugeordneten Trenchkondensator (4) gegenüberliegenden Trenchkondensator (4) ein Stack-Node-Abschnitt (142) des jeweiligen Halbleiterstegs (14) definiert und zwischen den Gateleiterflecken (71') eine dielektrische Gate-Füllung (91) vorgesehen wird; – erstes abschnittsweises Entfernen der Gate-Füllung (91) über den Trench-Node-Abschnitten (141) und den Trenchkondensatoren (4) mittels eines Strukturierungsverfahrens; – Abscheiden eines Kontaktmaterials; – selektives Zurückbilden des Kontaktmaterials bis mindestens zur Oberkante der Gateleiterflecken (71'), wobei aus dem Kontaktmaterial Trench-Verbindungen (61) ausgebildet werden, die die Trench-Node-Abschnitte (141) mit der Speicherelektrode (41) verbinden; – Abdecken der Trench-Verbindungen (61) mit einem dielektrischen Material; – Ausbilden von die Zellenzeilen (15) schneidenden Wortleitungen (7, 7'), wobei jeweils orthogonal zu den Zellenzeilen (15) benachbarte Gateleiterflecken (71') durch eine durchgehende Verbindungslage (72) der jeweiligen Wortleitung (7, 7') verbunden werden und zwischen den Wortleitungen (7, 7') die Gate-Füllung (91) ergänzt wird; – zweites abschnittsweises Entfernen der Gate-Füllung (91) selektiv über den Stack-Node-Abschnitten (142) sowie den Bitkontakt-Abschnitten (143) mittels eines Strukturierungsverfahrens; und – Füllen der entstandenen Öffnungen mit einem Kontaktmaterial, wobei aus dem Kontaktmaterial jeweils untere Abschnitte – einer die Bitkontakt-Abschnitte (143) kontaktierenden und mit Bitleitungen (8) verbindenden Bitkontaktstruktur (63) sowie von – einer die Stack-Node-Abschnitte (142) kontaktierenden und mit jeweils einem Stackkondensator (5) verbindenden Stack-Verbindung (62) ausgebildet werden.
Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass das Einbringen der Trenchkondensatoren (4) die Schritte umfasst: – Aufbringen einer Schutzschicht (17) auf die Substratoberfläche (10); – Einbringen von Lochgräben durch die Schutzschicht (17) in das Halbleitersubstrat (1) mittels eines Strukturierungsverfahrens; – Ausbilden von jeweils an einem Lochgraben orientierten Trenchkondensatoren (4), wobei eine Speicherelektrode (41) als leitfähige Füllung des Lochgrabens ausgebildet wird, – Abdecken der Speicherelektrode (41) mit einem Trench-Top-Isolator (44); wobei – die Trench-Top-Isolatoren (44) beim ersten abschnittsweisen Entfernen der Gate-Füllung (91) zurückgebildet und die Speicherelektroden (41) abschnittsweise freigelegt werden sowie – die Schutzschicht (17) vor der Ausbildung der Gateleiterflecken (71') entfernt wird.
Verfahren nach einem der Ansprüche 13 oder 14, dadurch gekennzeichnet, dass vor dem Vorsehen der dielektrischen Gate-Füllung (91) das Halbleitersubstrat (1) in den Node-Abschnitten (141, 142) und den Bitkontakt-Abschnitten (143) durch selektives epitaktisches Aufwachsen von Halbleitermaterial durch Node-Erweiterungen (11, 12) und Bitkontakt-Erweiterungen (13) ergänzt wird.
Verfahren zur Herstellung eines DRAM-Speicherzellenfeldes mit den Schritten – Einbringen von zu Zellenzeilen (15) angeordneten Trenchkondensatoren (4) und von jeweils zwei Zellenzeilen (15) voneinander separierenden, parallelen Grabenisolatorstrukturen (16) in ein Halbleitersubstrat (1), wobei aus dem Halbleitersubstrat (1) Halbleiterstege (14) ausgebildet werden, die an den Längsseiten von jeweils einer der Grabenisolatorstrukturen (16) und an den Stirnseiten durch jeweils eine der Trenchkondensatoren (4) voneinander separiert sind; – Vorsehen von streifenartig strukturierten und orthogonal zu den Zellenzeilen (15) verlaufenden Wortleitungen (7, 7'), wobei jeweils pro Halbleitersteg (14) mindestens zwei voneinander und von den Stirnseiten des jeweiligen Halbleiterstegs (14) beabstandete Wortleitungen (7) über den Halbleiterstegen (14) ausgebildet werden und dabei – zwischen den beiden Wortleitungen (7) ein Bitkontakt-Abschnitt (143), – zwischen der ersten Wortleitung (7) und dem zugeordneten Trenchkondensator (4) ein Trench-Node-Abschnitt (141) und – zwischen der zweiten Wortleitung (7) und einem dem zugeordneten Trenchkondensator (4) gegenüberliegenden Trenchkondensator (4') ein Stack-Node-Abschnitt (142) des Halbleiterstegs (14) definiert werden und zwischen den Wortleitungen (7, 7') eine dielektrische Gate-Füllung (91) vorgesehen wird; – abschnittsweises Entfernen der Gate-Füllung (91) über den Bitkontakt-Abschnitten (143) und den Node-Abschnitten (141, 142) der Halbleiterstege (14) sowie über Speicherelektroden (41) der Trenchkondensatoren (4) durch ein Strukturierungsverfahren; – Abscheiden eines Kontaktmaterials – selektives Zurückbilden der Kontaktmaterials bis zur Oberkante der Wortleitungen (7, 7'), wobei – untere Abschnitte von die Bitkontakt-Abschnitte (143) kontaktierenden Bitkontaktstrukturen (63), – untere Abschnitte von die Stack-Node-Abschnitte (142) kontaktierende Stack-Verbindungen (62) sowie – die Speicherelektroden (41) kontaktierende Trenchabschnitte (611) und – die Trench-Node-Abschnitte (141) kontaktierende Nodeabschnitte (612) von Trench-Verbindungen (61) gebildet werden; – Ausbilden von an die Nodeabschnitte (611) und die Trenchabschnitte (612) anschließenden Streifenabschnitten (613) der Trench-Verbindungen (61); – Vervollständigen der – die Bitkontakt-Abschnitte (143) kontaktierenden und mit Bitleitungen (8) verbindenden Bitkontaktstrukturen (63) sowie der – die Stack-Node-Abschnitte (142) kontaktierenden und mit jeweils einem Stackkondensator (5) verbindenden Stack-Verbindungen (62).
Verfahren nach Anspruch 16, dadurch gekennzeichnet, dass das Einbringen der Trenchkondensatoren (4) die Schritte umfasst: – Aufbringen einer Schutzschicht (17) auf die Substratoberfläche (10); – Einbringen von Lochgräben durch die Schutzschicht (17) in das Halbleitersubstrat (1) mittels eines Strukturierungsverfahrens; – Ausbilden von jeweils an einem Lochgraben orientierten Trenchkondensatoren (4), wobei jeweils eine Speicherelektrode (41) als leitfähige Füllung des jeweiligen Lochgrabens ausgebildet wird, – Abdecken der Speicherelektrode (41) mit einem Trench-Top-Isolator (44); wobei – die Trench-Top-Isolatoren (44) vor dem Vorsehen der Gate-Füllung (91) geöffnet und die Speicherelektroden (41) abschnittsweise freigelegt werden sowie – die Schutzschicht (17) vor der Ausbildung der Wortleitungen (7, 7') entfernt wird.
Verfahren nach einem der Ansprüche 16 oder 17, dadurch gekennzeichnet, dass vor dem Vorsehen der dielektrischen Gate-Füllung (91) das Halbleitersubstrat (1) in den Node-Abschnitten (141, 142) und den Bitkontakt-Abschnitten (143) durch selektives epitaktisches Aufwachsen von Halbleitermaterial durch Node-Erweiterungen (11, 12) und Bitkontakt-Erweiterungen (13) ergänzt wird.
Verfahren nach Anspruch 18, dadurch gekennzeichnet, dass vor dem Ergänzen des Halbleitersubstrats (1) die Trench-Top-Isolatoren (44) geöffnet und beim epitaktischen Aufwachsen die Speicherelektroden (41) um Trenchelektroden-Erweiterungen (18) ergänzt werden.
Verfahren nach einem der Ansprüche 15, 18 oder 19, dadurch gekennzeichnet, dass die Erweiterungen (11, 12, 13, 18) die jeweils angrenzenden Grabenisolatorstrukturen (16) teilweise überwachsen und die Oberfläche des jeweiligen Abschnitts (141, 142, 143, 41) um mindestens 0,25 % vergrößert wird.