DE102005057070A1

DE102005057070A1 - 6F2 Auswahltransistor-Anordnung und Halbleiterspeicherbauelement

Info

Publication number: DE102005057070A1
Application number: DE102005057070A
Authority: DE
Inventors: Till Dr. Schloesser
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2004-12-15
Filing date: 2005-11-30
Publication date: 2006-07-06
Also published as: TWI292941B; CN100405601C; CN1790722A; US7476920B2; TW200620566A; US20060281250A1

Abstract

Es wird eine Auswahltransistor-Anordnung für ein 6F·2· DRAM-Speicherzellen-Layout mit gemeinsamen Bitleitungskontakten (41) und Stapelkondensator (81) angegeben. Die Auswahltransistoren (61, 62) sind in Paaren entlang Halbleiterbahnen (11) angeordnet. Die zwei Transistoren jedes Paars von Transistoren (61, 62) sind seitlich verkehrt neben dem jeweiligen gemeinsamen Bitleitungsbereich (511, 521) angeordnet. Jedes Paar von Auswahltransistoren (61, 62) ist von dem benachbarten Paar von Auswahltransistoren durch einen Isolationstransistor (71), der dauernd ausgeschaltet ist, getrennt. Die Auswahltransistoren (61, 62) und die Isolationstransistoren (71) sind als identische RCAT-Strukturen mit verlängertem Kanal und verbesserten Isolationseigenschaften ausgebildet. Eine übereinstimmende Dotierstoffkonzentration kann für beide Übergänge der Auswahltransistoren (61, 62) angegeben werden. Da identische Bauelemente sowohl die Auswahltransistoren (61, 62) als auch die Isolationstransistoren (71) definieren, wird die Komplexität eines lithografischen Strukturierungsprozesses verringert.

Description

Die Erfindung betrifft 6F² Auswahltransistor-Felder für Halbleiterspeicherbauelemente mit oberhalb einer strukturierten Oberfläche eines Halbleitersubstrats angeordneten Bitleitungen und Speicherbauelementen. Die Erfindung betrifft zudem ein Halbleiterspeicherbauelement mit einer Zellgröße von 6F².

Eine Halbleiterspeicherzelle enthält typischerweise ein Speicherbauelement zum Speichern von Daten sowie ein Auswahlbauelement zum Auswählen der im Speicherbauelement gespeicherten Daten.

In DRAM-Speicherzellen werden Daten durch Laden oder Entladen eines Speicherkondensators gespeichert. In DRAM-Speicherzellen mit Stapelkondensatoren sind die Kondensatoren oberhalb der Auswahltransistoren angeordnet. Typischerweise werden Feldeffekt-Auswahltransistoren (FETs) als Auswahlbauelemente eingesetzt.

Aktive Gebiete der Auswahltransistoren sind in einem einkristallinen Siliziumsubstrat ausgebildet. Das aktive Gebiet weist ein erstes ein Source/Drain-Gebiet definierendes dotiertes Gebiet, ein zweites ein Source/Drain-Gebiet definierendes dotiertes Gebiet und ein Kanalgebiet zwischen dem ersten und dem zweiten Source/Drain-Gebiet auf. Das erste und das zweite dotierte Gebiet sind von einem ersten Leitfähigkeitstyp. Das Kanalgebiet ist nicht dotiert oder dieses ist von einem zweiten Leitfähigkeitstyp, der verschieden ist vom ersten Leitfähigkeitstyp.

Das erste dotierte Gebiet bildet einen Bitleitungskontaktbereich aus und ist an eine Bitleitung angeschlossen. Die Bitleitung überträgt Daten zu und von der Speicherzelle. Das zweite dotierte Gebiet bildet einen Knotenkontaktbereich aus und ist an eine Speicherknotenelektrode des Kondensators angeschlossen.

Bei planaren Zellkonzepten grenzen der Bitleitungskontaktbereich und der Knotenkontaktbereich an eine strukturierte Oberfläche des Halbleitersubstrats an.

Jeder Auswahltransistor wird durch eine an eine Gatelelektrode angelegte Spannung gesteuert, wobei die Gateelektrode oberhalb der strukturierten Oberfläche angeordnet ist und in Nachbarschaft zum jeweiligen Kanalbereich liegt. Ein Gatedielektrikum isoliert die Gateelektrode vom Kanalbereich. Das elektrische Potential der Gateelektrode steuert über kapazitive Kopplung die Ladungsträgerverteilung im benachbarten Kanalbereich.

Durch Anlegen einer im Vergleich zur Schwellspannung höheren Spannung an die Gateelektrode bildet sich eine Zone mit mobilen Ladungsträgern als leitfähiger Kanal im Kanalbereich zwischen dem Knotenkontaktbereich und dem Bitleitungskontaktbereich aus. Der leitfähige Kanal verbindet die Speicherknotenelektrode des Kondensators mit der Bitleitung. Ansonsten ist die Speicherknotenelektrode des Kondensators von der Bitleitung isoliert.

Typischerweise sind die Auswahltransistoren in Zeilen und Spalten in einem sich periodisch wiederholenden Muster angeordnet. Zeilen von Speicherzellen sind durch Zeilen von Isolationsbahnen derart getrennt, dass die aktiven Gebiete der Auswahltransistoren innerhalb jeder Zeile eine Halbleiterbahn zwischen zwei benachbarten Zeilen von Isolationsbahnen ausbilden.

Innerhalb jeder Zeile von Speicherzellen trennen Isolationsbauelemente benachbarte Speicherzellen. Die Isolationsbauelemente können als spaltenförmige Isolationsvertiefungen, die aus einem isolierenden Material bestehen, ausgebildet sein.

Die minimale Bahnbreite oder Strukturgröße, die für eine Bahn in einem lithografischen Strukturierungsprozess für eine spezifische Belichtungswellenlänge erzielt werden kann, hängt unter anderem von dem belichteten Muster ab. Obwohl im Falle von sich wiederholenden Bahnen bzw. Linienmustern mit einem Breite/Pitch-Verhältnis von ungefähr 1:2 sich durch Beugung vorteilhaft überlagernde Interferenzmuster erzielt werden können, trifft dies auf isolierte oder einzelne Linienmuster nicht zu.

Da sowohl die zeilenförmigen Isolationsbahnen als auch die Halbleiterbahnen dieselbe Bahnbreite aufweisen und das Muster der Halbleiterbahnen und zeilenförmigen Isolationsbahnen sich periodisch mit einem Pitch, d.h. Abstand, vom Doppelten der Bahnbreite wiederholen beträgt das Breite/Pitch-Verhältnis ungefähr 1:2. Zum Erzielen hoher Packungsdichten wird die Bahnbreite der Strukturen auf die minimale Strukturgröße F eingestellt, die sich durch einen entsprechenden fotolithografischen Strukturierungsprozess für periodisch streifenförmi ge Bahn- bzw. Linienmuster mit einem Breiten/Pitch-Verhältnis von 1:2 erzielen lässt.

Im Falle von spaltenförmigen Isolationsvertiefungen sollte die Breite der Vertiefungen wesentlich kleiner als die Länge des Bereichs der Halbleiterbahnen zwischen zwei benachbarten spaltenförmigen Isolationsvertiefungen sein. Um eine minimale Zellgröße zu erzielen sollte die Breite der Vertiefungen, die sich aus einem lithografischen Strukturierungsprozess ergibt, F betragen. Die Länge von zwei benachbarten aktiven Gebieten mit gemeinsamen Bitleitungskontaktbereichen ergibt sich aus der Anforderung zweier getrennter streifenförmiger und sich kreuzender Wortleitungen und aus der Anforderung, dass die Bitleitungskontaktbereiche und die Knotenkontaktbereiche von oberhalb der Wortleitungen zugängig sein sollten.

Typischerweise beträgt die Länge von zwei zusammenhängenden aktiven Gebieten wenigstens 5×F. Das resultierende Breite/Pitch-Verhältnis beträgt 1:6. Das zugehörige lithografische Maskenmuster entspricht mehr demjenigen eines einzelnen Streifenmusters als dem oben erwähnten belichtungsfreundlichen streifenförmigen Muster.

Somit erfordert die Ausbildung von spaltenförmigen Isolationsvertiefungen innerhalb der Halbleiterbahnen komplexere lithografische Strukturierungsprozesse als die Ausbildung der zeilenförmigen Isolationsbahnen.

In DE 199 28 781 C1 wird ein Stapelkondensator beschrieben, der ein Bitleitungskontaktlayout mit Feldtransistoren mit um Aussparungen geführten Kanälen (RCAT-Struktur, Recess-Channel-Array-Transistor-Struktur, entsprechende Halbleiterbauelemente werden im Folgenden kurz als RCAT-Strukturen bezeichnet) und vergrabenen Wortleitungen teilt. Die Wortleitungen sind vollständig in Gräben, die innerhalb des Substrats ausgebildet sind, eingebracht. Jeder zweite Wortleitungsgraben alterniert mit einem Isolationsgraben.

US 5,502,320 betrifft Halbleiterspeicherbauelemente mit teilweise vergrabenen Kondensatoren und vollkommen vergrabenen Wortleitungen.

US 6,545,904 beschreibt eine Isolations-Feldeffekttransistorstruktur für Auswahltransistor-Anordnungen. Der Isolations-Feldeffekttransistor ist als Isolationsbauelement zwischen benachbarten Speicherzellen innerhalb der Zeilen von Speicherzellen anstatt der spaltenförmigen Isolationsvertiefungen angeordnet. Das Isolations-Transistorbauelement wird über eine Isolationsgateleitung gesteuert. Durch Anlegen einer geeigneten Spannung an die Isolationsgateleitung werden mobile Ladungsträger aus einer Verarmungszone im Bereich des Halbleitersubstrats, die benachbart zur Isolationsgateleitung liegt, ausgeräumt. Der Isolationstransistor ist ständig ausgeschaltet und befindet sich in einem nicht-leitfähigen Zustand.

Im Vergleich zu Isolationsvertiefungen leiden bekannte Isolationstransistoren unter einem höheren Leckstrom zum Speicherknoten, so dass das Speicherbauelement nach und nach entladen wird und eine hohe Wiederholrate eines Auffrischzyklus zum Wiederherstellen der Daten notwendig ist.

Reduzieren von Gate-induzierten Leckströmen durch Bereitstellen des Isolationstransistors mit einem im Vergleich zu den Auswahltransistoren dickeren Gatedielektrikum führt zu wenigstens einem zusätzlichen lithografischen Strukturierungsschritt. Aufgrund des Auftretens von Kurzkanaleffekten, beispielsweise von überhöhten Unterschwellleckströmen, skalieren planare Isolationstransistoren nicht geeignet bis zu Sub-100nm Technologien mit einer minimalen Strukturgröße lithografischer Muster von weniger als 100 nm.

Somit liegt ein Bedürfnis nach einer Auswahltransistor-Anordnung vor, die ein 6F² Layout mit reduzierten Leckströmen ermöglicht und bis in Sub-100nm Technologien nach unten skalierbar ist und deren Prozesskomplexität hinsichtlich der notwendigen Strukturierungsschritte geringer ist.

In vorteilhafter Weise gibt die Erfindung eine Auswahltransistor-Anordnung an mit einem Halbleitersubstrat, einem ersten und einem zweiten Auswahltransistor sowie einem Isolationstransistor. Jeder Auswahltransistor weist eine Gateelektrode und ein aktives Gebiet auf, wobei das aktive Gebiet innerhalb des Halbleitersubstrats ausgebildet ist und einen Bitleitungskontaktbereich, einen Knotenkontaktbereich und einen Kanalbereich aufweist. Der Bitleitungskontaktbereich und der Knotenkontaktbereich grenzen an eine strukturierte Oberfläche des Substrats an. Der Kanalbereich trennt den Bitleitungskontaktbereich vom Knotenkontaktbereich. Jede Gateelektrode ist in Teilen oberhalb der strukturierten Oberfläche und in Teilen in Grabenaussparungen ausgebildet. Die Grabenaussparungen sind innerhalb des Substrats zwischen den Knotenkontaktbereichen und den zugehörigen Bitleitungskontaktbereichen angeordnet. Jede Gatee lektrode ist von dem entsprechenden Kanalbereich durch ein Gatedielektrikum getrennt.

Der Isolationstransistor ist zwischen dem ersten und dem zweiten Auswahltransistor angeordnet. Die ersten und zweiten Auswahltransistoren liegen seitlich umgedreht gegenüber dem Isolationstransistor, wobei der Knotenkontaktbereich des ersten Auswahltransistors und der Knotenkontaktbereich des zweiten Auswahltransistors benachbart zum Isolationstransistor sind.

Der Isolationstransistor wird über eine Isolationsgateleitung angesteuert. Die Isolationsgateleitung ist teilweise über der strukturierten Oberfläche und teilweise innerhalb eines in dem Substrat zwischen den Knotenkontaktbereichen des ersten und zweiten Auswahltransistors ausgebildeten Isolationsgrabens angeordnet und von dem Substrat durch ein Isolationsgatedielektrikum getrennt.

Somit sind Auswahltransistoren und der Isolationstransistor als RCAT-Strukturen mit verbesserten Isolationseigenschaften ausgebildet. Die Angabe übereinstimmender RCAT-Bauelemente mit verbesserten Isolationseigenschaften für sowohl die Auswahltransistoren als auch die Isolationstransistoren macht eine verschiedene Prozessierung der Transistorbauelemente hinfällig und reduziert damit die Komplexität des Strukturierungsprozesses. Lediglich streifenförmige Masken mit sich wiederholenden Linienmustern mit einem Breite/Pitch-Verhältnis von ungefähr 1:2 sind zur Realisierung einer tatsächlichen 6F²-Zellgröße für hohe Packungsdichten erforderlich. Niedrige Dotierstoffkonzentrationen für sowohl die Knotenkontaktbereiche und die Bitleitungskontaktbereiche der Auswahltransistoren können erzielt werden, was zu weiter reduziertem Leckstrom am Knotenübergang und geringerer Prozesskomplexität führt.

Hinsichtlich eines weiteren Aspektes gibt die Erfindung ein Halbleiterspeicherbauelement mit einem Halbleitersubstrat, einem ersten und einem zweiten Auswahltransistor, einem Isolationstransistor, Speicherkondensatoren und einer Bitleitung an.

Jeder Auswahltransistor weist eine Gateelektrode und ein aktives Gebiet auf. Das aktive Gebiet ist innerhalb des Halbleitersubstrats ausgebildet und weist einen Bitleitungskontaktbereich, einen Knotenkontaktbereich und einen Kanalbereich auf. Der Bitleitungskontaktbereich und der Knotenkontaktbereich grenzen an eine strukturierte Oberfläche des Substrats an. Der Kanalbereich trennt den Bitleitungskontaktbereich von dem Knotenkontaktbereich. Jede Gateelektrode ist wenigstens teilweise in Grabenaussparungen ausgebildet. Die Grabenaussparungen sind innerhalb des Substrats zwischen den Knotenkontaktbereichen und den zugehörigen Bitleitungskontaktbereichen ausgebildet. Jede Gateelektrode ist von dem zugehörigen Kanalbereich durch ein Gatedielektrikum getrennt.

Der Knotenkontaktbereich jedes Auswahltransistors ist an einen Speicherkondensator angeschlossen, der oberhalb der strukturierten Oberfläche angeordnet ist. Jeder Bitleitungskontaktbereich ist an die Bitleitung angeschlossen.

Der Isolationstransistor ist zwischen dem ersten und dem zweiten Auswahltransistor angeordnet. Die ersten und zweiten Auswahltransistoren liegen seitlich umgedreht gegenüber dem Isolationstransistor, wobei der Knotenkontaktbereich des ersten Auswahltransistors und der Knotenkontaktbereich des zweiten Auswahltransistors benachbart zum Isolationstransistor liegen.

Der Isolationstransistor wird über eine Isolationsgateleitung angesteuert. Die Isolationsgateleitung ist wenigstens teilweise in einem Isolationsgraben innerhalb des Substrats zwischen den Knotenkontaktbereichen des ersten und des zweiten Auswahltransistors angeordnet und von dem Substrat durch ein Isolationsgatedielektrikum getrennt.

Weitere Merkmale, Aspekte und Vorteile der Erfindung werden einem Fachmann bei Betrachtung der nachfolgenden Beschreibung von Ausführungsformen in Bezug zu den begleitenden Abbildungen ersichtlich. Es zeigen:
1 zeigt eine Querschnittsansicht eines Auswahltransistorfeldes im Layout mit geteiltem Bitleitungskontakt entsprechend dem Stand der Technik;
2 zeigt eine Querschnittsansicht eines Auswahltransistorfeldes im Layout mit gemeinsamem Bitleitungskontakt entsprechend einer ersten Ausführungsform der Erfindung mit RCAT-Bauelementen;
3 zeigt eine Querschnittsansicht eines Auswahltransistorfeldes im Layout mit gemeinsamem Bitleitungskontakt entsprechend einer zweiten Ausführungsform der Erfindung mit grabenförmigen Bauelementen mit U-Form;
4 zeigt eine vereinfachte Draufsicht auf ein Speicherzellenfeld mit gemeinsamen Bitleitungskontakten und mit geradlinigen Bitleitungen entsprechend Ausführungsformen der Erfindung;
5 zeigt eine vereinfachte Draufsicht auf ein Speicherzellenfeld mit gemeinsamen Bitleitungskontakten und mit serpentinenförmigen Bitleitungen entsprechend Ausführungsformen der Erfindung; und
6 zeigt eine Querschnittsansicht eines Auswahltransistorfeldes mit gemeinsamen Bitleitungskontakten und mit vollständig vergrabenen Wortleitungen entsprechend einer weiteren Ausführungsform der Erfindung.
Übereinstimmende Referenzzeichen in den verschiedenen Figuren betreffen übereinstimmende Teile und Strukturen soweit nicht anders gekennzeichnet. Die Figuren sind zur Darstellung der relevanten Aspekte der bevorzugten Ausführungsformen skizziert und nicht notwendigerweise in jeder Hinsicht maßstabsgetreu dargestellt.
1 ist eine Querschnittsansicht entlang der Schnittlinie I-I aus 5 und zeigt eine bekannte Auswahltransistor-Anordnung.
Die Schnittlinie der Querschnittsansicht aus 1 verläuft entlang einer serpentinenförmigen Bahn von Halbleiterlamellen 111, die sich von einer Volumensektion 12 eines Halbleitersubstrats 1 nach außen erstrecken. In zwei parallelen Ebenen vor und nach der Schnittebene werden die Halbleiterlamellen 111 von zeilenförmigen Isolationsbahnen 9 begrenzt.
Jede Halbleiterlamelle 111 weist die aktiven Gebiete 51, 52 von zwei Auswahltransistoren 61, 62 auf. Die Halbleiterlamellen 111 sind entlang einer mäanderförmigen Bahn wie in 5 gezeigt ausgerichtet. Jedes aktive Gebiet 51, 52 weist einen Bitleitungskontaktbereich 511, 521, einen Knotenkontaktbereich 513, 523 und einen Kanalbereich 512, 522 auf, wobei der Kanalbereich 512, 522 den Knotenkontaktbereich 513, 523 von dem zugehörigen Bitleitungskontaktbereich 511, 521 trennt. Die zwei Transistoren 61, 62 jedes Paars von Auswahltransistoren 61, 62 sind spiegelverkehrt angeordnet und teilen einen gemeinsamen Bitleitungskontaktbereich 511, 521. Die Bitleitungskontaktbereiche 511, 521, die Knotenkontaktbereiche 513, 523 und die Kanalbereiche 512, 522 grenzen an eine strukturierte Oberfläche 10 des Halbleitersubstrats 1 an.
Bei einer Bahnbreite von kleiner als 120 nm sind die Bitleitungskontaktbereiche 511, 521 hoch dotiert, wobei die Knotenkontaktbereiche 513, 523 leicht dotiert sind um Kurzkanaleffekte und hohe Leckströme im nicht-leitfähigen Zustand des Auswahlbauelements zu vermeiden.
Wortleitungen 2 erstrecken sich senkrecht zur Schnittlinie. Die Wortleitungen 2 kreuzen die Zeilen von Halbleiterlamellen 111 oberhalb der Kanalbereiche 512, 522. In den Überkreuzungsgebieten von Wortleitungen 2 und Kanalbereichen 512, 522 ist die zugehörige Wortleitung 2 als Gateelektrode wirksam, die die Verteilung mobiler Ladungsträger innerhalb der jeweiligen Kanalbereiche 512, 522 steuert. Ein Gatedielektrikum 21 isoliert eine Halbleiterschicht 22 aus Wortleitungen 2 von Kanalbereichen 512, 522. Eine hoch-leitfähige Schicht 23 ist über der Halbleiterschicht 22 angeordnet. Die Wortleitungen 2 weisen zudem eine Isolationsschicht 24 auf, die die jeweilige hoch-leitfähige Schicht 23 bedeckt, und Isolationsspacer 25 auf, wobei die Isolationsspacer 25 vertikale Seitenwände der Halbleiterschicht 22, der hoch-leitfähigen Schicht 23 und der Isolationsschicht 24 bedecken.
In der Mitte von 1 ist eine spaltenförmige Isolationsvertiefung 7 als Isolationsbauelement angeordnet. Eine Isolationsgateleitung 3 ist oberhalb der spaltenförmigen Isolationsvertiefung 7 zwischen einem ersten Auswahltransistor 61 linker Hand und einem zweiten Auswahltransistor 62 rechter Hand angeordnet. Der erste Auswahltransistor 61 und der zweite Auswahltransistor 62 sind spiegelverdreht mit den jeweiligen Knotenkontaktbereichen 513, 523 an die spaltenförmige Isolationsvertiefung 7 angrenzend angeordnet.
Die Isolationsgateleitungen 3 sind zur Vereinfachung eines lithografischen Prozesses zur Strukturierung der Wortleitungen 2 ausgebildet und ergeben sich aus dem Strukturierungsprozess der Wortleitungen 2. Demnach weist jede Isolationsgateleitung 3 eine Halbleiterschicht 36, eine hoch-leitfähige Schicht 33, eine Isolationsschicht 34 und Isolationsspacer 35 auf. Wortleitungen 2 und Isolationsgateleitungen 3 werden simultan aus demselben Schichtstapel ausgebildet und diese werden im Folgenden unter dem Begriff Gateleiterbahnen zusammengefasst.
Der Abstand des periodischen Musters entlang einer Spaltenrichtung, die senkrecht zur Schnittlinie aus 1 ist, entspricht dem Doppelten der Breite der Halbleiterlamellen 111 und bestimmt eine minimale Strukturgröße FC des Zell-Layouts in Spaltenrichtung.
Dasselbe trifft auf den Abstand der Gateleiterbahnen 2, 3 zu, so dass eine minimale Strukturgröße FRGC in einer Zeilenrichtung für die Gateleiterbahnen 2, 3 der Größe FC entspricht.
Mit Bezug zu der Strukturierung der spaltenförmigen Isolationsvertiefungen 7, ist eine weitere streifenförmige Ätzmaske erforderlich, wobei das Breite/Pitch-Verhältnis 1:6 betragen sollte um eine hohe Packungsdichte zu erzielen. Wesentlich mehr Strukturierungsprozesskomplexität ist erforderlich um Interferenzeffekte wie Ausbildung von Nebenmaxima zu unterdrücken.
Ein weiteres Isolationsbauelement wird deshalb im Stand der Technik vorgeschlagen um die Notwendigkeit einer streifenförmigen Ätzmaske mit einer minimalen Bahnbreite von FC und einer Pitch-Periodizität von 6×FC zu vermeiden. Anstelle der spaltenförmigen Isolationsvertiefungen 7 wird ein Isolationsgatedielektrikum 31 zwischen der isolierenden Halbleiterschicht 32 und der strukturierten Oberfläche 10 des Halbleitersubstrats 1 ausgebildet, so dass ein Isolationstransistor im Halbleitersubstrat 1 ausgebildet wird mit den Knotenkontaktbereichen 513, 523 der benachbarten Auswahltransistoren 61, 62 als einem ersten und einem zweiten isolierenden Source/Drain-Übergang und einem Isolationsgebiet 50 zwischen dem ersten und dem zweiten isolierenden Source/Drain-Übergang.
Die mobile Ladungsträgerverteilung im Isolationsgebiet wird durch ein an die Isolationsgateleitung 3 angelegtes Hilfspotential gesteuert. Während des Betriebs der Auswahltransistor-Anordnung wird das Hilfspotential derart ausgewählt, dass der Isolationstransistor dauernd ausgeschaltet ist.
Beim Verkleinern des Auswahltransistors zu einer kleineren Kanallänge rücken die Verarmungszonen auf den Seiten des Bitkontaktes und des Knotenkontaktes des Kanalbereichs näher zusammen und ein Unterschwellleckstrom vom Speicherknoten zur Bitleitung durch den Kanalbereich nimmt zu.
Die Weite der Verarmungszonen wird durch Erhöhen der Dotierstoffkonzentration in sowohl dem Kanalbereich und dem Übergangsbereich reduziert.
Eine stärker dotierte Knotenkontaktseite führt andererseits zu einem erhöhten Leckstrom zwischen dem Übergang auf der Knotenkontaktseite und dem Substrat. Deshalb wird die Dotierstoffkonzentration gewöhnlich lediglich auf der Bitleitungskontaktseite erhöht. Somit sind Auswahltransistoren mit kurzen Kanälen gewöhnlich asymmetrisch im Hinblick auf die Dotierstoffkonzentration im Kanalbereich und in den Übergangsbereichen.
Da beide Source/Drain-Übergänge des Isolationstransistors Knotenkontaktbereiche von Auswahltransistoren darstellen, sind beide Source/Drain-Übergänge leicht dotiert. Das die Source/Drain-Übergänge des Isolationstransistors trennende Isolationsgebiet ist entsprechend der Knotenseite des Kanalbereichs des Auswahltransistors dotiert. Mit abnehmender Kanallänge rücken die Kanten der Verarmungszonen des Isolationstransistors näher zusammen und der Unterschwellleckstrom zwischen den Übergängen durch das isolierende Gebiet nimmt zu.
Die Isolationseigenschaften des Isolationstransistors sind deshalb schlechter als diejenigen des Auswahltransistors.
2 zeigt eine Querschnittsansicht einer Auswahltransistoranordnung entlang der Schnittlinie II aus 4 entsprechend einer ersten Ausführungsform der erfindungsgemäßen Auswahltransistor-Anordnung.
Die Schnittlinie der Querschnittsansicht in 2 verläuft entlang einer geradlinigen Halbleiterbahn 11, die sich von einem Volumenbereich 12 eines Halbleitersubstrats 1 nach außen erstreckt, wobei das Halbleitersubstrat 1 vorzugsweise ein einkristalliner Halbleiter wie etwa einkristallines Silizium ist. In zwei parallelen Ebenen vor und hinter der Schnittebene werden die Halbleiterbahnen 11 von zeilenförmigen Isolationsbahnen 9 begrenzt. Die Anordnung der zeilenförmigen Isolationsbahnen 9 ergibt sich aus der entsprechenden Draufsicht gemäß 4.
Jede Halbleiterbahn 11 weist aktive Gebiete 51, 52 von Paaren von Auswahltransistoren 61, 62 auf. Jedes aktive Gebiet 51, 52 weist einen Bitleitungskontaktbereich 511, 521 und einen Knotenkontaktbereich 513, 523 auf, wobei sowohl der Bitleitungskontaktbereich 511, 521 und der Knotenkontaktbereich 513, 523 an die strukturierte Oberfläche 10 angrenzen. Die Bitleitungskontaktbereiche 511, 521 und die Knotenkontaktbereiche 513, 523 sind als schwach n-dotierte Schichten mit einer im Wesentlichen parallel zur strukturierten Oberfläche 10 verlaufenden unteren Kante ausgebildet.
Zwischen jedem Bitleitungskontaktbereich 511, 521 und dem zugehörigen Knotenkontaktbereich 513, 523 ist eine Grabenaussparung 4 in den zugehörigen aktiven Gebieten 51, 52 ausgebildet. Jede Grabenaussparung 4 erstreckt sich einwärts von der strukturierten Oberfläche 10 bis zu einer Tiefe nach unten, die geringer ist als die Tiefe der zeilenförmigen Isolationsbahnen 9. An die Grabenaussparungen 4 angrenzende Teile aktiver Gebiete 51, 52 bilden intrinsische oder p-dotierte Kanalgebiete 512, 522 aus, welche sich zwischen dem Bitleitungskontaktbereich 511, 521 und dem Knotenkontaktbereich 513, 523 des entsprechenden aktiven Gebiets 51, 52 erstrecken.
Die Auswahltransistoren 61, 62 sind paarweise angeordnet. Die aktiven Gebiete 51, 52 jedes Paars von Auswahltransistoren 61, 62 sind spiegelverkehrt ausgebildet und teilen einen gemeinsamen Bitleitungskontaktbereich 511, 521.
Wortleitungen 2 erstrecken sich senkrecht zur Schnittlinie. Die Wortleitungen 2 kreuzen die Zeilen von Halbleiterbahnen 11 oberhalb der Grabenaussparungen 4. Ein Gatedielektrikum 21, vorzugsweise aus Siliziumdioxid, isoliert eine Halbleiterschicht 26 der teilweise vergrabenen Wortleitungen 2 von den Kanalbereichen 512, 522. Die Halbleiterschicht 26 besteht vorzugsweise aus dotiertem polykristallinen Silizium. Ein vergrabener erster Bereich jeder Wortleitung 2 füllt die entsprechende Grabenaussparung 4 vollständig auf. Zweite Bereiche von Wortleitungen 2 sind oberhalb der strukturierten Oberfläche 10 des Substrats 1 angeordnet. Somit füllt die Halbleiterschicht 26 jeder Wortleitung 2 die entsprechende Grabenaussparung 4 und erstreckt sich aufwärts bis über den Graben 4 und ragt oberhalb der strukturierten Oberfläche 10 des Substrats hervor.
Eine hoch-leitfähige Schicht 23 ist auf der Halbleiterschicht 26 zur Reduzierung des Bahnwiderstands angeordnet. Die hoch-leitfähige Schicht 23 weist wenigstens eine Schicht bestehend aus einem Metall oder einer Metallverbindung auf. Die Wortleitungen 2 weisen zudem eine Isolationsschicht 24 auf, die die zugehörige hoch-leitfähige Schicht 23 bedeckt, sowie Isolationsspacer 25 auf, die vertikale Seitenwände der Halbleiterschicht 26, der hoch-leitfähigen Schicht 23 und der Isolationsschicht 24 bedecken. Die Isolationsschicht 24 und die Isolationsspacer 25 bestehen vorzugsweise aus Siliziumnitrid. Jeder Bereich einer Wortleitung 2, der eine Grabenaussparung 4 im Schnittbereich zwischen der Wortleitung 2 und dem Kanalgebiet 512, 522 auffüllt, wirkt als Gateelektrode, die mittels kapazitiver Kopplung die Verteilung mobiler Ladungsträger innerhalb des angrenzenden Kanalgebiets 512, 522 steuert.
Somit ist jeder Auswahltransistor ein Transistor mit einem um eine Aussparung geführten Kanal, der als Recess-Channel-Array-Transistor (RCAT, Bauelemente mit einem um eine Aussparung geführten Kanal werden im Folgenden kurz als RCAT-Struktur bezeichnet) bezeichnet wird. In dem leitfähigen Zustand des entsprechenden Auswahltransistors 61, 62 wird ein gekrümmter leitfähiger Kanal 514, 524 in dem entsprechenden Kanalgebiet 512, 522 entlang der Kanten der Grabenaussparungen 4 ausgebildet. Aufgrund des längeren leitfähigen Kanals 514, 524 sind die Isolationseigenschaften von RCAT-Strukturen verglichen mit planaren Bauelementen derselben planaren Ausmaße verbessert.
Auf den Bitleitungskontaktbereichen 511, 521 sind Bitleitungskontakte 41 angeordnet. Die Bitleitungskontakte 41 bestehen aus hoch-dotiertem polykristallinem Silizium, aus einem Metall oder einer Metallverbindung. Jeder Bitleitungskontakt 51 ist an eine Bitleitung 8 angeschlossen, die über den Bitleitungskontakten 41 angeordnet ist.
Knotenkontakte 42 sind oberhalb der Knotenkontaktbereiche 513, 523 ausgebildet. Die Knotenkontakte 42 bestehen aus hoch-dotiertem polykristallinem Silizium, aus einem Metall oder aus einer Metallverbindung. Jeder Knotenkontakt 42 ist an eine Speicherelektrode 811 eines Speicherkondensators 81 angeschlossen, wobei der Speicherkondensator 81 vollständig oberhalb der Wortleitungen 2 und oberhalb der Bitleitungen 8 angeordnet ist. Ein Kondensatordielektrikum 812 trennt die Speicherelektrode 811 von einer Referenzelektrode 813.
In der Mitte von 2 liegt ein Isolationstransistor 71 zwischen einem ersten Auswahltransistor 61 linker Hand und einem zweiten Auswahltransistor 62 rechter Hand ausgebildet. Der erste Auswahltransistor 61 und der zweite Auswahltransistor 62 sind spiegelverdreht mit den jeweiligen Knotenkontaktbereichen 513, 523 zum Isolationstransistor 71 angrenzend angeordnet, so dass die Knotenkontaktbereiche 513, 523 der benachbarten Auswahltransistoren 61, 62 einen ersten und einen zweiten isolierenden Source/Drain-Übergang des Isolationstransistors 71 ausbilden.
Ein Isolationsgraben 74 erstreckt sich von der strukturierten Oberfläche 10 des Substrats 1 einwärts bis vorzugsweise zur Tiefe der Grabenaussparungen 4. Ein Isolationsgatedielektrikum 31 ist an denjenigen Seitenwänden der Isolationsgräben 74 angeordnet, welche von dem Halbleitersubstrat 1 ausgebildet werden. Das Isolationsgatedielektrikum 31 besteht vorzugsweise aus dem Material des Gatedielektrikums 21 der Auswahltransistoren 61, 62, z. B. einem Siliziumoxid und weist vorzugsweise dieselbe Dicke wie das Gatedielektrikum 21 auf.
Jede Isolationsgateleitung 3 ist teilweise vergraben und teilweise oberhalb der strukturierten Oberfläche 10 ausgebildet und weist eine Halbleiterschicht 36, eine hoch-leitfähige Schicht 33, eine Isolationsschicht 34 und Isolationsspacer 35 auf. Wortleitungen 2 und Isolationsgateleitungen 3 werden gleichzeitig aus demselben Schichtstapel ausgebildet und im Folgenden unter der Bezeichnung Gateleiterbahnen zusammengefasst. Durch Bereitstellung der Gateleiterbahnen 2, 3 wenigstens teilweise oberhalb der strukturierten Oberfläche 10 wird eine Ausrichtung der Bitleitungs- und Knotenkontakte 41, 42 an die zugehörigen Bitleitungskontaktbereiche 511, 521 und Knotenkontaktbereiche 513, 523 vereinfacht und ebenso die Ausbildung hoch-leitfähiger Schichten 23, 33 der Gateleiterbahnen 2,3.
Ein Isolationsgebiet 50 trennt die ersten und die zweiten isolierenden Source/Drain-Übergänge des Isolationstransistors 71. Die mobile Ladungsträgerverteilung im Isolationsgebiet 50 wird durch ein an die Isolationsgateleitung 3 angelegtes Hilfspotential gesteuert. Während des Betriebs der Auswahltransistor-Anordnung wird das Hilfspotential derart eingestellt, dass der Isolationstransistor 71 dauernd ausgeschaltet ist.
Der Isolationstransistor 71 kann gleichzeitig mit den Auswahltransistoren 61, 62 und auf dieselbe Weise wie die Auswahltransistoren 61, 62 ausgebildet werden, zumindest was die kritischen fotolithografischen Strukturierungsprozesse betrifft, die die minimale Zellgröße definieren.
In einer bevorzugten Ausführungsform entspricht eine an das Isolationsgate angelegte Ausschaltspannung einer an die Gateelektroden angelegten Spannung im Falle, dass die Auswahltransistoren ausgeschaltet sind.
Das Breite/Pitch-Verhältnis zur Strukturierung von sowohl den Gräben 4, 74 und den Gateleiterbahnen 2, 3 beträgt ungefähr 1:2. Die minimale Strukturgröße FR, die sich in Zeilenrichtung ergibt entspricht der minimalen Strukturgröße FC, die in Spaltenrichtung erzielt werden kann. Gleichzeitig wird die Strukturierungsprozesskomplexität verringert.
Ein weiterer Vorteil der erfindungsgemäßen Auswahltransistoranordnung ergibt sich aus den verbesserten Isolationseigenschaften von sowohl dem Auswahltransistor und dem Isolationstransistor verglichen mit bekannten Bauelementen aufgrund dem größeren Abstand zwischen dem Bitleitungskontaktbereich 511, 521 und dem zugehörigen Knotenkontaktbereich 513, 523.
Aufgrund des längeren Kanals 514, 524 und dem größeren Abstand zwischen den Verarmungszonen wird ein Unterschwellleckstrom ausreichend unterdrückt selbst mit schwach dotierten Knoten- und Bitkontaktseiten. Eine geringe Dotierstoffkonzentration für sowohl die Knotenkontaktbereiche 513, 523 und die Bitleitungskontaktbereiche 511, 521 des Auswahltransistors 61, 62 führt zu verringertem Leckstrom am Knotenübergang ins Substrat 1, zu verbesserten Isolationseigenschaften des Isolationstransistors 71 und zu abnehmender Prozesskomplexität.
3 zeigt eine Querschnittsansicht einer Auswahltransistor-Anordnung entlang der Schnittlinie II aus 4 entsprechend einer zweiten Ausführungsform der erfindungsgemäßen Auswahltransistor-Anordnung.
Die Gräben 4,74 von sowohl dem Isolationstransistor 71 und den Auswahltransistoren 61, 62 sind U-förmig ausgebildet. Mit U-förmigen Gräben 4,74 können Kanteneffekte vermieden werden, welche die elektrischen Eigenschaften der Transistoren 61, 62, 71 als auch die Bauelementzuverlässigkeit verschlechtern können: In weiteren Ausführungsformen können die teilweise vergrabenen Halbleiterschichten 26, 36 der Gateleiterbahnen 2,3 Erweiterungen 261, 361 aufweisen, die an Begrenzungsbereiche der Seitenwände der aktiven Gebiete 51 angrenzen, so dass eine Ladungsträgerverteilung in den Kanalgebieten 512, 522 als auch in den Isolationsgebieten 50 auf eine einem FinFET ähnliche Weise gesteuert wird.
4 zeigt eine vereinfachte Draufsicht eines Bereichs eines Auswahltransistorfeldes als Anordnung mit geteilten Bitleitungen und geraden Halbleiterbahnen 11. Die Halbleiterbahnen 11 weisen aktive Gebiete 51, 52 auf. Zur Klarheit und Vereinfachung des Verständnisses ist die Darstellung der aktiven Gebiete 51, 52 in den Draufsichten nicht dargestellt. Zeilenförmige Isolationsbahnen 9 trennen benachbarte Halbleiterbahnen 11.
Entlang jeder Halbleiterbahn 11 ist eine Zeile von Auswahltransistoren 61, 62 ausgebildet. Die Auswahltransistoren 61, 62 sind paarweise angeordnet, wobei die Auswahltransistoren 61, 62 jedes Paars seitlich umgedreht einem geteilten Bitleitungskontaktbereich gegenüberliegend angeordnet sind. Die Paare von Auswahltransistoren 61, 62 sind in Serie angeordnet, wobei zwei Paare von Auswahltransistoren 61, 62 durch Isolationstransistoren (nicht dargestellt) getrennt sind. Die Isolationstransistoren sind in den Schnittgebieten von Isolationsgateleitungen 3 und Halbleiterbahnen 11 ausgebildet.
Eine Mehrzahl von Halbleiterbahnen 11 ist in parallelen Zeilen angeordnet. Die Isolationstransistoren sind in Spalten angeordnet, die sich senkrecht zu den Zeilen von Halbleiterbahnen 11 erstrecken. Jede Spalte von Isolationstransistoren wird durch eine der Isolationsgateleitung 3 gesteuert. Jede Isolationsgateleitung 3 schließt Isolationsgatestrukturen von Spalten von Isolationstransistoren an.
Wortleitungen 2 erstrecken sich parallel zu den Isolationsgateleitungen 3 und kreuzen die Halbleiterbahnen 11 oberhalb der Grabenaussparungen 4 zwischen einem Knotenkontaktbereich 513, 523 und einem Bitleitungskontaktbereich 511, 521 des jeweiligen Auswahltransistors 61, 62.
Die Wortleitungen 2 und die Isolationsgateleitungen 3 sind als punktierte Gebiete dargestellt, die die Halbleiterbahnen 11 orthogonal kreuzen.
Benachbarte Speicherzellen 91, 92 sind hervorgehoben. Eine erste Speicherzelle 91 weist einen Teil einer Halbleiterbahn 11 zwischen der Mitte eines Bitleitungskontakts 41, wobei der Bitleitungskontakt 41 mit der benachbarten Speicherzelle 92 rechter Hand geteilt wird, und der Mitte eines Isolationstransistors auf, wobei der Isolationstransistor mit der benachbarten Speicherzelle 93 linker Hand geteilt wird. Jede Speicherzelle 91, 92, 93 weist weitere Bereiche der benachbarten zeilenförmigen Isolationsbahnen 9 auf.
Die Breite von sowohl den Wortleitungen 2, der Isolationsgateleitung 3, der Halbleiterbahn 11 und der zeilenförmigen Isolationsbahnen beträgt 1×F, so dass die Speicherzellen 91, 92, 93 jeweils 6F² Fläche benötigen.
Oberhalb der Knotenkontaktbereiche 513, 523 sind Knotenkontakte 42 angeordnet. Jeder Knotenkontakt 42 schließt die jeweiligen Auswahltransistoren 61, 62 an ein entsprechendes Speicherbauelement 81.
Oberhalb der Bitleitungskontaktbereiche 511, 521 sind Bitleitungskontakte 41 angeordnet. Jeder Bitleitungskontakt 41 schließt die zugehörigen Auswahltransistoren 61, 62 an eine Bitleitung 3 an.
Die Bitleitungen 3 erstrecken sich parallel entlang der Halbleiterbahnen 11 und sind zwischen den Halbleiterbahnen 11 oberhalb von zeilenförmigen Isolationsbahnen 9 zur Vereinfachung der Anordnung der Knotenkontakte 42 angeordnet.
Jedes Speicherbauelement 81 ist oberhalb des entsprechenden Knotenkontakts 42 über den Bitleitungen 8 angeordnet.
Die Bitleitungskontakte 41 sind von den Halbleiterbahnen 11 um 0.5×F versetzt um eine Verbindung an die jeweilige Bitleitung 3 zu ermöglichen, wobei die jeweilige Bitleitung 3 zwischen der zugehörigen Halbleiterbahn 11 und einer benachbarten Halbleiterbahn 11 verläuft.
Ein weiteres von der Erfindung abgedecktes Layout ist in 5 dargestellt. Innerhalb jeder Zeile von Auswahltransistoren 61, 62 sind die Speicherknotenkontaktbereiche 513, 523 von ersten Paaren von Auswahltransistoren 61, 62 in ersten geradlinigen Bereichen der Halbleiterbahn 11 ausgerichtet und die Speicherknoten 513, 523 von zweiten Paaren von Auswahltransistoren 61, 62 sind in zweiten geradlinigen Bereichen der Halbleiterbahn 11 ausgerichtet. Erste geradlinige Bereiche und zweite geradlinige Bereiche alternieren jeweils. Die zweiten Bereiche sind von den ersten Bereichen um 1F versetzt, was zu einer serpentinenförmigen Halbleiterbahn 11 mit schrägen Bereichen zwischen den ersten und zweiten geradlinigen Bereichen führt. Die schrägen Bereiche weisen die gemeinsamen Bitleitungskontaktbereiche 511, 521 auf.
Die zugehörige Bitleitung 3 ist in der entgegengesetzten Richtung geflochten und verläuft neben den geradlinigen Bereichen und kreuzt die zugehörige Halbleiter bahn 11 in den schrägen Bereichen wodurch sowohl die geradlinigen Knotenkontakte 41 und Bitleitungskontakte 42 ermöglicht werden.
Die in der Querschnittsansicht von 6 gezeigte Halbleitertransistor-Anordnung unterscheidet sich von derjenigen in 2 dadurch, dass die Gateleiterbahnen 2,3 vollständig in den entsprechenden Gräben 4,74 vergraben sind. Die Isolationsschichten 24, 34 sind oberhalb der zugehörigen Halbleiterschichten 26, 36 innerhalb der Gräben 4,74 angeordnet, so dass ein Überlapp zwischen der Halbleiterschicht 26, 36 und den Source/Drain-Übergängen 511, 513 vermieden wird.
Auf dem Halbleitersubstrat 1 ist ein Zwischenschichtdielektrikum 82 angeordnet, das Knotenkontakte 42 und Bitleitungskontakte 41 isoliert.
Die hierin beschriebenen bevorzugten Ausführungsformen einer neuen und verbesserten Auswahltransistor-Anordnung und eines Halbleiterspeicherbauelements ermöglichen einem Fachmann weitere Modifikationen, Variationen und Änderungen unter Berücksichtigung der hierin beschriebenen Lehre. Derartige Variationen, Modifikationen und Änderungen fallen in den Schutzbereich der beiliegenden Patentansprüche. Auch die in der Beschreibung verwendeten spezifischen Ausdrücke haben lediglich beschreibenden Charakter und sind keinesfalls einschränkend zu betrachten.

Claims

Auswahltransistor-Anordnung mit: einem Halbleitersubstrat (1); einem ersten Auswahltransistor (61) und einem zweiten Auswahltransistor (62), wobei jeder Auswahltransistor (61, 62) eine Gateelektrode (2) und ein aktives Gebiet (51, 52) aufweist und das aktive Gebiet (51, 52) innerhalb des Halbleitersubstrats (1) ausgebildet ist; jedes aktive Gebiet (51, 52) einen Bitleitungskontaktbereich (511, 521), einen Knotenkontaktbereich (513, 523) und einen Kanalbereich (512, 522) aufweist, der Bitleitungskontaktbereich (511, 521) und der Knotenkontaktbereich (513, 523) an eine strukturierte Oberfläche (10) des Substrats (1) angrenzen und der Kanalbereich (512, 522) den Bitleitungskontaktbereich (511, 521) und den Knotenkontaktbereich (513, 523) voneinander trennt; und jede Gateelektrode (2) teilweise über der strukturierten Oberfläche (10) und teilweise in Grabenaussparungen (4) angeordnet ist, die Grabenaussparungen (4) innerhalb des Substrats (1) zwischen dem entsprechenden Knotenkontaktbereich (513, 523) und dem entsprechenden Bitleitungskontaktbereich (511, 521) ausgebildet sind und jede Gateelektrode (2) von dem entsprechenden Kanalbereich (512, 522) durch ein Gatedielektrikum (21) getrennt ist und die Auswahltransistor-Anordnung zudem aufweist: einen zwischen dem ersten und dem zweiten Auswahltransistor (61, 62) angeordneten Isolationstransistor (71), wobei der erste und der zweite Auswahltransistor (61, 62) dem Isolationstransistor (71) seitlich umgedreht gegenüberliegen und der Knotenkontaktbereich (513) des ersten Auswahltransistors (61) und der Knotenkontaktbereich (523) des zweiten Auswahltransistors (62) benachbart zum Isolationstransistor (71) liegen; der Isolationstransistor (71) über eine Isolationsgateleitung (3) angesteuert wird, wobei die Isolationsgateleitung (3) teilweise über der strukturierten Oberfläche (10) und teilweise in einem Isolationsgraben (74) angeordnet ist und von dem Substrat (1) durch ein Isolationsgatedielektrikum (31) getrennt ist und der Isolationsgraben (74) in dem Substrat (1) zwischen den Knotenkontaktbereichen (513, 523) des ersten und zweiten Auswahltransistors (61, 62) ausgebildet ist.
Auswahltransistor-Anordnung nach Anspruch 1, wobei die Grabenaussparungen (4) der Auswahltransistoren (61, 62) und der Isolationsgraben (74) eine übereinstimmende Form aufweisen.
Auswahltransistor-Anordnung nach Anspruch 2, wobei die Grabenaussparungen (4) der Auswahltransistoren (61, 62) und der Isolationsgraben (74) dieselbe Größe aufweisen.
Auswahltransistor-Anordnung nach Anspruch 3, wobei die Grabenaussparungen (4) der Auswahltransistoren (61, 62) und der Isolationsgraben (74) auf einen gemeinsamen Strukturierungsschritt zurückzuführen sind.
Auswahltransistor-Anordnung nach Anspruch 4, wobei die Grabenaussparungen (4) und der Isolationsgraben (74) eine U-Form aufweisen.
Auswahltransistor-Anordnung nach Anspruch 1, wobei eine an das Isolationsgate (3) angelegte Ausschaltspannung einer an die Gateelektroden (2) zum Ausschalten der Auswahltransistoren (61, 62) angelegten Spannung entspricht.
Auswahltransistor-Anordnung nach Anspruch 1, wobei die Knotenkontaktbereiche (513, 523) und die Bitleitungskontaktbereiche (511, 521) als dotierte Gebiete von einem ersten Leitfähigkeitstyp ausgebildet sind; die Kanalgebiete (512, 522) als in intrinsische Gebiete oder als dotierte Gebiete von einem zweiten Leitfähigkeitstyp ausgebildet sind, wobei der zweite Leitfähigkeitstyp entgegengesetzt zum ersten Leitfähigkeitstyp ist, und wobei die Knotenkontaktbereiche (513, 523) und die Bitleitungskontaktbereiche (511, 521) eine übereinstimmende Dotierstoffkonzentration aufweisen.
Auswahltransistor-Anordnung nach Anspruch 1, zusätzlich aufweisend: einen dritten Auswahltransistor, einen vierten Auswahltransistor und einen weiteren Isolationstransistor; wobei der dritte Auswahltransistor, der vierte Auswahltransistor und der weitere Isolationstransistor zueinander wie der erste Auswahltransistor (61), der zweite Auswahltransistor (62) und der Isolationstransistor (71) positioniert sind; wobei der dritte Auswahltransistor derart benachbart zu dem zweiten Auswahltransistor (62) ist, dass der Bitleitungskontaktbereich (521) des zweiten Auswahltransistors (62) und der Bitleitungskontaktbereich des dritten Auswahltransistors einen gemeinsamen Bitleitungskontaktbereich ausbilden und die aktiven Gebiete der zweiten und dritten Auswahltransistoren eine durchgängige Halbleiterbahn ausbilden.
Auswahltransistor-Anordnung nach Anspruch 7, zusätzlich aufweisend: weitere durch zeilenförmige Isolationsbahnen (9) getrennte Halbleiterbahnen (11), wobei die Gateelektroden (2) Bereiche von Wortleitungen (2) darstellen und die Wortleitungen (2) senkrecht zu den Halbleiterbahnen (11) verlaufen.
Halbleiterspeicherbauelement mit: einem Halbleitersubstrat (1); einem ersten Auswahltransistor (61) und einem zweiten Auswahltransistor (62), wobei jeder Auswahltransistor (61, 62) eine Gateelektrode (2) und ein aktives Gebiet (51, 52) aufweist und das aktive Gebiet (51, 52) innerhalb des Halbleitersubstrats (1) ausgebildet ist; jedes aktive Gebiet (51, 52) einen Bitleitungskontaktbereich (511,521), einen Knotenkontaktbereich (513, 523) und einen Kanalbereich (512, 522) aufweist, der Bitleitungskontaktbereich (511, 521) und der Knotenkontaktbereich (513, 523) an eine strukturierte Oberfläche (10) des Substrats (1) angrenzen und der Kanalbereich (512, 522) den Bitleitungskontaktbereich (511, 521) und den Knotenkontaktbereich (513, 523) voneinander trennt; und jede Gateelektrode (2) wenigstens teilweise in Grabenaussparungen (4) angeordnet ist, wobei die Grabenaussparungen (4) innerhalb des Substrats (1) zwischen dem entsprechenden Knotenkontaktbereich (513, 523) und dem entsprechenden Bitleitungskontaktbereich (511, 521) ausgebildet sind und jede Gateelektrode (2) von dem entsprechenden Kanalbereich (512, 522) durch ein Gatedielektrikum (21) getrennt ist; das Halbleiterspeicherbauelement zusätzlich aufweist: über der strukturierten Oberfläche (10) angeordnete Speicherkondensatoren (81), wobei jeder Speicherkondensator (81) an einen der Knotenkontaktbereiche (513, 523) angeschlossen ist; eine Bitleitung (8), wobei die Bitleitung (8) an die Bitleitungskontaktbereiche (511, 521) angeschlossen ist; und einen zwischen dem ersten und dem zweiten Auswahltransistor (61, 62) angeordneten Isolationstransistor (71), wobei der erste und der zweite Auswahltransistor (61, 62) dem Isolationstransistor (71) seitlich umgedreht gegenüberliegen und der Knotenkontaktbereich (513) des ersten Auswahltransistors (61) und der Knotenkontaktbereich (514) des zweiten Auswahltransistors (62) benachbart zum Isolationstransistor (71) liegen; der Isolationstransistor (71) über eine Isolationsgateleitung (3) angesteuert wird, wobei die Isolationsgateleitung (3) wenigstens teilweise in einem in dem Substrat (1) zwischen den Knotenkontaktbereichen (513, 523) des ersten und des zweiten Auswahltransistors (61, 62) ausgebildeten Isolationsgraben (74) angeordnet ist und von dem Substrat (1) durch ein Isolationsgatedielektrikum (31) getrennt ist.
Halbleiterspeicherbauelement nach Anspruch 10, wobei die Grabenaussparungen (4) der Auswahltransistoren (61, 62) und der Isolationsgraben (74) eine übereinstimmende Form aufweisen.
Halbleiterspeicherbauelement nach Anspruch 11, wobei die Grabenaussparungen (4) der Auswahltransistoren (61, 62) und der Isolationsgraben (74) dieselbe Größe aufweisen.
Halbleiterspeicherbauelement nach Anspruch 12, wobei die Grabenaussparungen (4) der Auswahltransistoren (61, 62) und der Isolationsgraben (74) auf einen gemeinsamen Strukturierungsschritt zurückzuführen sind.
Halbleiterspeicherbauelement nach Anspruch 10, wobei die Grabenaussparungen (4) und der Isolationsgraben (74) eine U-Form aufweisen.
Halbleiterspeicherbauelement nach Anspruch 10, wobei eine an das Isolationsgate (3) angelegte Ausschaltspannung einer an die Gateelektroden (2) zum Ausschalten der Auswahltransistoren (61, 62) angelegten Spannung entspricht.
Halbleiterspeicherbauelement mit: einem Halbleitersubstrat (1); einer Mehrzahl von ersten Auswahltransistoren (61) und einer Mehrzahl von zweiten Auswahltransistoren (62), wobei jeder Auswahltransistor (61, 62) eine Gateelektrode (2) und ein aktives Gebiet (51, 52) aufweist und das aktive Gebiet (51, 52) innerhalb des Halbleitersubstrats (1) ausgebildet ist; jedes aktive Gebiet (51, 52) einen Bitleitungskontaktbereich (511, 521), einen Knotenkontaktbereich (513, 523) und einen Kanalbereich (512, 522) aufweist, wobei der Bitleitungskontaktbereich (511, 521) und der Knotenkontaktbereich (513, 523) an eine strukturierte Oberfläche (10) des Substrats (1) angrenzen und der Kanalbereich (512, 522) den Bitleitungskontaktbereich (511, 521) und den Knotenkontaktbereich (513, 523) voneinander trennt; und jede Gateelektrode (2) teilweise oberhalb der strukturierten Oberfläche (10) und teilweise in Grabenaussparungen (4) ausgebildet ist, wobei die Grabenaussparungen (4) in dem Substrat (1) zwischen dem entsprechenden Knotenkontaktbereich (513, 523) und dem entsprechenden Bitleitungskontaktbereich (511, 521) ausgebildet sind und jede Gateelektrode (2) von dem entsprechenden Kanalbereich durch ein Gatedielektrikum (21) getrennt ist; das Halbleiterspeicherbauelement zusätzlich aufweist: eine Mehrzahl von Isolationstransistoren (71), wobei jeder Isolationstransistor (71) zwischen einem Paar von einem der ersten und einem der zweiten Auswahltransistoren (61, 62) angeordnet ist, der erste und der zweite Auswahltransistor (61, 62) dem Isolationstransistor (71) seitlich umgedreht gegenüberliegen und der Knotenkontaktbereich (513) des ersten Auswahltransistors (61) und der Knotenkontaktbereich (523) des zweiten Auswahltransistors (62) benachbart zum Isolationstransistor (71) liegen; eine Mehrzahl von Isolationsgateleitungen (3), die vom Substrat (1) durch ein Isolationsgatedielektrikum (31) getrennt sind und wenigstens teilweise in Isolationsgräben (74) angeordnet sind, wobei die Isolationsgräben (74) in dem Substrat (1) zwischen den Knotenkontaktbereichen (513, 523) des ersten und des zweiten Auswahltransistors (61, 62) ausgebildet sind; und wobei eine Mehrzahl von Auswahltransistoren in Bahnen angeordnet sind, so dass die Bitleitungskontaktbereiche (511, 521) benachbarter erster und zweiter Auswahltransistoren (61, 62) einen gemeinsamen Bitleitungskontaktbereich ausbilden und die aktiven Gebiete (51, 52) der Auswahltransistoren eine durchgängige Halbleiterbahn (11) ausbilden.