CN1790722A - 6f2存取晶体管配置和半导体存储器件 - Google Patents

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Abstract

提供了一个存取晶体管的配置，用于具有共享位线接触的6F2堆叠电容器DRAM存储单元的布局。存取晶体管沿半导体线成对排列。各对晶体管的两个晶体管侧面反转朝向各自的公共位线部分。借助一个总是断开的隔离晶体管，每对晶体管与相邻的晶体管对隔开。存取晶体管和隔离晶体管被当作同样的凹进沟道晶体管而形成，具有延长的沟道和增强的隔离性质。对这两类晶体管的接点可提供相同的掺杂浓度。由于同样的器件既提供为存取晶体管，又提供为隔离晶体管，因而降低了光刻图案化工艺的复杂性。

Description

6F2存取晶体管配置和半导体存储器件
技术领域
本发明涉及6F2存取晶体管阵列，该阵列用于具有位线的半导体存储器件，还涉及排列在一个半导体衬底的图案表面之上的存储器件。本发明进一步涉及一个具有6F2单元尺寸的半导体存储器件。
背景技术
半导体存储单元通常包括一个用于储存数据的存储器件以及一个用于存取储存在存储器件中数据的存取器件。
在DRAM存储单元中，数据的储存是通过使储存电容器的充电和放电进行的。在堆叠的电容器型DRAM存储单元中，电容器放置在存取器件的顶端。典型的是把场效应存取晶体管(FET)作为存取器件。
存取晶体管的有源区在一个单晶半导体衬底内形成。有源区包括界定第一源/漏-区范围的第一掺杂区，界定第二源/漏-区范围的第二掺杂区以及在第一和第二源/漏-区之间的一个沟道区。第一和第二掺杂区具有第一个导电率。沟道区不掺杂，或者具有与第一个导电率类型相反的第二种导电率类型。
第一掺杂区形成位线接触部分，并与位线耦合。数据在位线和存储单元之间传输。第二掺杂区形成存储结点接触部分，并与电容器的存储结点电极连接。
根据平面单元概念，位线接触部分和存储结点接触部分与半导体衬底的图案表面邻接。
各存取晶体管由施加给栅极的电压控制，该栅极排列在图案表面上方，并与各自的沟道部分相邻。一个栅极电介质使栅极与沟道区之间绝缘。栅极的电位通过电容耦合来控制载流子在邻接的沟道部分中的分布。
给栅极施加的电压高于阈值时，在存储结点接触部分和位线接触部分之间的沟道部分中，可移动载流子增强区将形成传导沟道。传导沟道把电容器的存储结点电极与位线连接。否则，电容器的存储结点电极是与位线绝缘的。
典型地，存取晶体管以周期性重复的行和列的图案来排列。存储单元的各行由行绝缘体线隔开，使得存取晶体管在每一行内的有源区在两个相邻的行绝缘体线之间形成半导体线。
在存储单元的每一行内，绝缘器件将各相邻的存储单元隔开。绝缘器件可形成为列绝缘体坑点(pit)，这些坑点由一个绝缘材料做成。
在一个光刻图案化工艺中，当规定曝光波长时，能够获得一条线的最小线宽或者特征尺寸，除其他因素外，取决于被曝光的图案。而在宽度/间距比约为1∶2，重复线图案的情况下，由衍射造成的干扰图案可能容易产生重叠，所以这不适用于孤立的或单线的图案情况。
由于行绝缘体线和半导体线两者的线宽可以相同，半导体线和行绝缘体线的图案以双线宽的间距周期性地重复，故而宽度/间距比约为1∶2。为获得高封装密度，结构的线宽设置为最小特征尺寸F，这可以通过相应的照相光刻图案化工艺，对宽度/间距比为1∶2，周期性的条纹-状线图案来获得。
在列绝缘体坑点情况下，坑点的宽度基本上应该小于两个相邻列绝缘体坑点之间的半导体线段的长度。为获得最小的单元尺寸，从光刻图案化工艺中显现出的坑点宽度应该是F。两个共享位线接触部分的相邻有源区的长度来自对两个隔开的条纹状交叉字线的要求，还来自从字线上方对位线接触部分和结点接触部分都应该是可存取的要求。
典型地，两个相连接的有源区的长度至少是5*F。产生的宽度/间距比为1∶6。相应的光刻掩膜图案更类似于单线图案，而不太类似上述曝光友好的条纹状图案。
这样，要在半导体线内形成列绝缘体坑点，就要求比形成行绝缘线更加复杂的光刻图案化工艺。
在德国专利No.DE 199 28 781 C1中，这里以参考方式同时公开其内容，公开的是一堆叠电容器，它们共享具有凹进沟道阵列晶体管(RCAT)的位线接触布局以及埋入的字线。字线完全埋在一个衬底中形成的沟渠里。每两个字线沟渠与一个绝缘体沟渠交替变换。
美国专利No.5,502,320，这里以参考方式同时公开其内容，涉及的半导体存储器件是其部分电容器埋入，而字线全部埋入。
美国专利No.6,545,904，这里以参考方式同时公开其内容，公开的是一个用于存取晶体管配置的隔离场效应晶体管结构。排列的隔离场效应晶体管被当作一个在相邻存储单元之间替代列绝缘坑点的绝缘器件，处于存储单元行之内。隔离晶体管器件受隔离栅极线控制。通过给隔离栅极线施加适当的偏压，可移动载流子在与隔离栅极线相邻的半导体衬底部分的耗尽区中被耗尽。隔离晶体管永久被断开，处于非传导状态。
和绝缘坑点相比，传统的隔离晶体管经受流向存储结点的漏电流更高，以致存储器件逐渐放电，因而为了存储数据需要更新循环的重复频率高。
利用具有一个栅极电介质的隔离晶体管可降低栅极漏电流，该栅极电介质比存取晶体管的栅极电介质厚，导致至少要多增加一次光刻图案化工艺。由于出现短沟道效应，比如阈-下漏电流过多，平面隔离晶体管不能按比例很好地减少到100纳米以下，使照相光刻图案化的最小特征尺寸小于100纳米。
所以，需要有一个存取晶体管配置，它能够实现减少漏电流的6F2布局，能按比例降低到100纳米以下，而对于必要的图案化工艺所要求的工艺复杂程度又较低。
发明内容
首先，本发明提供了一个存取晶体管阵列，阵列包括一个半导体衬底，一个第一个和一个第二种存取晶体管和一个隔离晶体管。各存取晶体管具有一个栅极和一个有源区，其中有源区是在该半导体衬底之内形成的，并包括一个位线接触部分，一个结点接触部分和一个沟道部分。位线接触部分和结点接触部分与衬底的图案表面邻接。沟道部分把位线接触部分和结点接触部分隔开。各栅极有部分在图案表面之上，部分在凹进的沟槽之内。凹进沟槽在结点接触部分和各自的位线接触部分之间的衬底内形成。借助栅极电介质各栅极与各自的沟道部分隔开。
隔离晶体管排列在第一和第二存取晶体管之间。第一和第二存取晶体管侧面反转朝向隔离晶体管，其中第一存取晶体管的结点接触部分和第二存取晶体管的结点接触部分与隔离晶体管相邻。
隔离晶体管由隔离栅极线控制。隔离栅极线的部分在图案表面之上，部分在一个隔离沟槽之内，该隔离沟槽在第一和第二存取晶体管的结点接触部分之间的衬底内形成，一个隔离栅极电介质把隔离栅极线与衬底隔开。
这样，存取晶体管和隔离晶体管形成为绝缘性能增强了的凹进沟道晶体管。由于给存取晶体管和隔离晶体管两者提供的是同样的，隔离性能增强的凹进沟道器件，从而消除了对晶体管器件不同处理工艺的要求，并降低了图案化工艺的复杂程度。对于高封装密度安装准确的6F2单元尺寸，仅需要具有宽度/间距比约为1∶2的重复线的图案条纹状掩膜。对于存取晶体管的结点接触部分和位线接触部分，都有可能实现低掺杂浓度，从而进一步降低结点的接点漏电流，并且降低了工艺的复杂程度。
第二，本发明提供了一个半导体存储器件，该器件包括一个半导体衬底，一个第一个和一个第二种存取晶体管，一个隔离晶体管，一些存储电容器和一个位线。
各存取晶体管都有一个栅极和一个有源区。有源区是在半导体衬底之内形成的，并包括一个位线接触部分，一个结点接触部分和一个沟道部分。位线接触部分和结点接触部分与衬底的图案表面邻接。沟道部分把位线接触部分和结点接触部分隔开。每个栅极至少有一部分在凹进沟槽内。凹进沟槽在结点接触部分和各自的位线接触部分之间的衬底内形成。各栅极借助一个栅极电介质与各自的沟道部分隔开。
各存取晶体管的结点接触部分与安排在图案表面上方的存储电容器耦合。各位线接触部分与位线耦合。
隔离晶体管排列在第一和第二存取晶体管之间。第一和第二存取晶体管侧面反转朝向隔离晶体管，其中第一存取晶体管的结点接触部分和第二存取晶体管的结点接触部分与该隔离晶体管相邻。
隔离晶体管由隔离栅极线控制。隔离栅极线至少有一部分在隔离沟槽之内，隔离沟槽在第一和第二存取晶体管的结点接触部分之间的衬底内形成，借助一个隔离栅极电介质使隔离栅极线与衬底隔开。
本发明的这些目标以及其他目标、特征和优点将通过以下示例性的实施方案的详细描述而明显起来，下面就结合附图来了解这些实施方案。
附图说明
通过对以下所涉及实施方案的描述，将详细呈现本发明的公开内容，描述时将参考以下附图，其中：
图1阐明的是根据现有技术，一个共享位线接触布局的存取晶体管阵列的横断面图；
图2阐明的是根据本发明提出凹进沟道器件的第一实施方案，一个共享位线接触布局的存取晶体管阵列的横断面图；
图3阐明的是根据本发明提出U-沟槽器件的第二实施方案，一个共享位线接触布局的存取晶体管阵列的横断面图；
图4是根据本发明实施方案一个存储单元阵列的简化平面图，这种存储单元阵列共享位线接触布局，并具有直的位线；
图5是根据本发明实施方案一个存储单元阵列的简化平面图，这种存储单元阵列共享位线接触布局，并具有途径曲折的位线；
图6阐明的是根据本发明进一步实施方案的一个共享位线接触布局的存取晶体管阵列的横断面图，方案提出全部埋藏字线。
除非特别指明，各个图形中相应的数字表示的是相应的部分和结构。这些图只是为了把优选实施方案的有关方面解释清楚而画的，故而没有必要在各方面都按比例画出。
具体实施方式
图1是沿图5上I-I切割线的横断面图，阐明的是根据现有技术的一个存取晶体管的配置。
图1横断面图的切割线沿着半导体翼片111的曲折线，从半导体衬底1的一个大段12在外表延伸。在切割面前、后的两个平行平面内，半导体翼片111受到行绝缘体线9的限制。
各半导体翼片111都包括两个存取晶体管61，62的有源区51，52。半导体翼片111沿图5所示的弯弯曲曲的线排列。各有源区51，52都包括位线接触部分511、521，结点接触部分513、523以及沟道部分512、522，沟道部分512、522把结点接触部分513、523分别与位线接触部分511、521隔开。每对存取晶体管61，62的两个晶体管61，62以镜象-相反方式排列，并共享公共位线接触部分511、521。位线接触部分511、521，结点接触部分513、523以及沟道部分512、522都与半导体衬底1的图案表面10邻接。
线宽小于120纳米时，位线接触部分511、521通过浓密掺杂提供，而结点接触部分513、523通过轻微掺杂形成，这样可以避免存取器件在非-传导状态时沟道效应短和漏电流大的问题。
字线2垂直延伸到切割线。字线2横穿在沟道部分512、522上方的半导体翼片111行。在字线2和沟道部分512、522的交叉区域内，各自的字线2作为栅极有效地控制各自沟道512、522内可移动载流子的分布。栅极电介质21使字线2的半导体层22与沟道部分512、522绝缘。高传导层23安排在半导体层22的顶端。字线2还进一步包括覆盖各自高传导层23的绝缘层24，以及覆盖半导体层22，高传导层23和绝缘层24垂直侧壁的绝缘隔离片25。
图1中心排列的是作为绝缘器件的列绝缘体坑点7。隔离栅极线3排列在列绝缘体坑点7的上方，在左边第一存取晶体管61和右边第二存取晶体管62之间。第一存取晶体管61和第二存取晶体管62安排为镜象-相反方式，它们各自的结点接触部分513、523与列绝缘体坑点7邻接。
隔离栅极线3的形成可使得对字线2赋予图案的光刻工艺容易进行，并可和字线2用相同的图案化工艺产生。因此，各隔离栅极线3都包括一个半导体层32，一个高传导层33，一个绝缘层34和绝缘隔离片35。字线2和隔离栅极线3是从相同层叠中同时形成的，故以下用术语栅极导体线予以总称。
图案周期间距在沿垂直于图1切割线的列的方向上是半导体翼片111宽度的两倍，并可确定单元布局在列方向上的最小特征尺寸FC。
用同样办法处理栅极导体线2，3间距，使得栅极导体线2，3在行方向上间距的最小特征尺寸FRGC与FC等价。
至于给列绝缘体坑点7赋予图案时，需要进一步的条纹状蚀刻掩膜，其中对于高密度封装的宽度/间距比应为1∶6。需要基本上更复杂的图案化工艺，来抑制象侧瓣打印的干扰效应。
所以，现有技术建议另一个绝缘器件，以便不再需要一个最小线宽FC以及间距周期6*FC的条纹状蚀刻掩膜。为替代列绝缘体坑点7，在绝缘半导体层32和半导体衬底1的图案表面10之间形成绝缘栅极电介质31，使得隔离晶体管可在半导体衬底1之内形成，并具有与存取晶体管61、62相邻的结点接触部分513、523，以作为第一和第二绝缘源/漏-接点，以及在第一和第二绝缘源/漏-接点之间的隔离区域50。
移动载流子在隔离区域中的分布由施加给隔离栅极线3的支持电位控制。在对存取晶体管进行配置时，可选择支持电压，使得隔离晶体管总是断开的。
当把存取晶体管按比例降低到沟道长度更短时，在沟道部分的位接触和在结点接触边上耗损区的各边缘将靠拢到一起，而且通过沟道部分从存储结点流向位线的阈-下漏电流将会增加。
通过增加沟道和接点两个部分的掺杂剂浓度，可以使耗损区的宽度降低。
另一方面，结点接触边的掺杂较浓时，将会使结点接触边和衬底之间的漏电流增加。所以，通常只提高位线接触边上的掺杂剂浓度。因此，考虑到在沟道部分和接点部分的掺杂剂浓度，具有短沟道的存取晶体管一般是不对称的。
由于隔离晶体管的源/漏-接点两者都是存取晶体管的结点接触部分，所以对源/漏-接点进行的都是轻微掺杂。隔离区域把隔离晶体管的源/漏-接点隔开，对隔离区域的掺杂根据存取晶体管沟道部分的结点边进行。随着沟道长度的下降，隔离晶体管耗损区的边缘将靠拢到一起，而且通过隔离区域各接点之间的阈-下漏电流将会增加。
所以隔离晶体管的隔离性质比存取晶体管的要差。
图2是根据本发明对存取晶体管配置的第一实施方案，沿图4上切割线II的一个存取晶体管配置的横断面图。
图2上横断面图的切割线沿着半导体线11直线，从半导体衬底1的一个大段12在外表延伸。半导体衬底优先包括一个单晶半导体，例如单晶硅。在切割面的前、后两个平行平面内，半导体线11受到行绝缘体线9的限制。行绝缘体线9的配置对应遵从图4上的平面图。
各半导体线都包括成对存取晶体管61、62的有源区51、52。各有源区51、52包括位线接触部分511、521和结点接触部分513、523，其中位线接触部分511、521和结点接触部分513、523都与图案表面10邻接。位线接触部分511、521和结点接触部分513、523形成为浅n-掺杂层，其边缘比图案表面10低，并基本与之平行。
在各位线接触部分511、521和各自的结点接触部分513、523之间，在各自的有源区51、52内形成凹进沟槽4。各凹进沟槽4在内部从图案表面10向下延伸的深度比行绝缘体线9的小。与凹进沟槽4邻接的有源区51、52的一部分形成内在的或p-掺杂的沟道区512、522，沟道区512、522在各自有源区51、52的位线接触部分511、521和结点接触部分513、523之间延伸。
存取晶体管61、62成对排列。每对存取晶体管61、62的有源区51、52以镜象-相反形式形成，并共享公共位线接触部分511、521。
字线2垂直切割线而延伸。字线2在凹进沟槽4上方横穿半导体线11。栅极电介质21，优选为二氧化硅，使得部分埋藏的字线2的半导体层26与沟道部分512、522绝缘。半导体层26优选包括掺杂的多晶硅。各字线2埋藏的第一部分将各自的凹进沟槽4全部填满。字线2的第二部分安排在衬底1的图案表面10上方。也就是说，各字线2的半导体层26填充各自的凹进沟槽4，并向上延伸超出沟槽4，凸出于衬底1图案表面10的上方。
高传导层23安排在半导体层26的顶端以降低线阻。高传导层23至少包括一层含有一个金属或者一个金属化合物的材料。字线2进一步包括覆盖各自高传导层23的绝缘层24，覆盖半导体层26，高传导层23和绝缘层24垂直侧壁的绝缘隔离片25。绝缘层23和绝缘隔离片24优选包含氮化硅。在字线2和沟道部分512、522交叉区域内，对凹进沟槽4进行填充的字线2的各个部分都可有效地作为栅极，该栅极借助电容耦合来控制可移动载流子在邻接的沟道部分512、522内的分布。
这样，各存取晶体管就成为一个凹进的沟道阵列晶体管(RCAT)。在各自存取晶体管61、62为传导状态时，弯曲的传导沟道514、524将在各自的沟道部分512、522内沿着凹进沟槽4的边缘形成。由于传导沟道514、524比较长，凹进沟道器件的隔离性能将会比平面比例相同的平面器件的优越。
位接触41安排在位线接触部分512、521的顶端。位线接触41包括掺杂浓度高的多晶硅，一个金属或是一个金属化合物。各位线接触41都与一个安排在位线接触41顶端的位线8耦合。
结点接触42在结点接触部分513、523的顶端形成。结点接触42包括掺杂浓度高的多晶硅，一个金属或是一个金属化合物。各结点接触42都与一个全部安排在字线2上方而且越过位线8的存储电容器81的存储电极811耦合。一个电容器电解质812把存储电极811与参考电极811隔开。
在图2中间，在第一存取晶体管61左边和第二存取晶体管62右边之间形成隔离晶体管71。第一存取晶体管61和第二存取晶体管62以镜象-相反的方式排列，其各自的结点接触部分513、523分别与隔离晶体管71相邻，使得相邻的存取晶体管61、62的结点接触部分513、523形成隔离晶体管71的第一和第二绝缘源/漏-接点。
隔离沟槽74在内部从衬底1的图案表面10优选延伸到凹进沟槽4的深度。隔离栅极电介质31安排在由半导体衬底1形成的隔离沟槽74的侧壁上。隔离栅极电介质31优选包括存取晶体管61、62的栅极电介质21的材料，比如二氧化硅，并且厚度优选和栅极电介质21的相同。
每条隔离栅极线3都是部分埋入，部分显露在图案表面10的上方，并包括半导体层36，高传导层33，绝缘层34和绝缘隔离片35。字线2和隔离栅极线3是从相同层叠中同时形成的，故以下用术语栅极导体线予以总称。如果栅极导体线2，3至少有一部分在图案2表面10的上方，就可以使得把位线和结点接触41、42调节适应于各自的位线接触部分511、521和结点接触部分513、523的工艺简化，并能进一步简化栅极导体线2、3的高传导层23、33的形成。
隔离区域50把隔离晶体管71的第一和第二绝缘源/漏-接点隔开。移动载流子在隔离区域50中的分布由施加给隔离栅极线3的支持电位控制。在进行存取晶体管配置时，可选择支持电压使得隔离晶体管总是断开的。
隔离晶体管71可以和存取晶体管61、62同时形成，而且和存取晶体管61、62的形成方式相同，至少所涉及的确定最小单元尺寸的临界照相光刻图案化工艺要相同。
在一个优选的实施方案中，当断开存取晶体管时，施加给隔离栅极的断开电压等于要给该栅极施加的电压。
对沟槽4、74和栅极导体线2、3赋予图案的宽度/间距比都大约为1∶2。在行方向产生的最小特征尺寸FR与在列方向得到的最小特征尺寸FC相当。同时进行图案化的工艺复杂程度因而降低。
本发明存取晶体管配置的另一个优点是，与现有技术的器件相比，由于位线接触部分511、521和各自的结点接触部分513、523之间的距离增加，所以存取晶体管和隔离晶体管的绝缘性能都得到了增强。
由于沟道514、524加长，而且各耗损区间的距离增宽，所以甚至在结点和位接触边的掺杂程度较低时，阈-下漏电流也受到足够的抑制。存取晶体管61、62的结点接触部分513、523和位线接触部分511、521的掺杂浓度都低，故可降低结点接点流向衬底1的漏电流，改善隔离晶体管71的隔离性质，并进一步降低工艺的复杂程度。
图3是根据本发明存取晶体管配置的第二个实施方案，沿图4切割线II一个存取晶体管配置的横断面图。
隔离晶体管71和存取晶体管61、62的沟槽4，74形成的都是U-形。具有U-形的沟槽4，74有可能避免角效应，而角效应会恶化晶体管61、62、71的电性能，并降低器件的可靠性。
在另外几个实施方案中，栅极导体线2、3部分埋入的半导体层26、36可以延伸为261、361，与有源区51侧壁的限制部分邻接，使得载流子在沟道部分512、522的分布象在隔离区域50内一样，受到类-FinFET方式的控制。
图4是一个存取晶体管阵列截面的简化平面图，该晶体管阵列位于具有直的半导体线11的共享位线布局中。半导体线11包括有源区51、52。为便于理解和清晰起见，在平面图中省略了对有源区51、52的说明。行绝缘体线9把相邻的半导体线11隔开。
沿着每条半导体线11都形成一行存取晶体管61、62。存取晶体管61、62以成对方式排列，其中每对存取晶体管61、62以侧面反转方式排列，相对地朝向共享的位线接触部分。各对存取晶体管61、62以串联方式排列，其中每两对存取晶体管61、62由隔离晶体管(图中未示)隔开。隔离晶体管在隔离栅极线3和半导体线11的交叉区域内形成。
多条半导体线11以相互平行的行进行排列。隔离晶体管以垂直延伸至半导体线11行的各列进行安排。隔离晶体管的各列由隔离栅极线3之一控制。各隔离栅极线3把隔离晶体管列的隔离栅极结构连接在一起。
字线2平行于隔离栅极线3而延伸，并在存取晶体管61、62各自的结点接触部分513、523和位线接触部分511、521之间的凹进沟槽4的上方横穿半导体线11。
图中字线2和隔离栅极线3用与半导体线11垂直交叉标有圆点的区域表示。
相邻的存储单元91、92被突出显示。第一存储单元91包括半导体线11在位线接触41中部和隔离晶体管的中部之间的一部分，它和右边相邻的存储单元92共享位线接触41，和左边相邻的存储单元93共享隔离晶体管。各存储单元91、92、93还进一步包括相邻的行隔离体线9的一部分。
字线2，栅极隔离线3，半导体线11以及行隔离体线的宽度都是1*F，所以存储单元91、92、93要求的面积相应为6F2。
结点接触42安排在结点接触部分513、523的顶端。各结点接触42使各自的存取晶体管61、62与各自的存储器件81耦合。
位线接触41安排在位线接触部分511、521的顶端。各位线接触41使各自的存取晶体管61、62与位线3耦合。
位线3顺着半导体线11平行延伸，并安排在行绝缘体线9顶端在各半导体线11之间，以便结点接触42的安置。
各存储器件81排列在位线8上方各自结点接触42的顶端。
位线接触41以0.5*F从半导体线11移动，以方便和各自的位线3的连接，其中各自的位线3在各自的半导体线11和相邻的一条半导体线11之间延续。
图5说明的是本发明范畴内的另一个布局。在存取晶体管61、62的各行内，第一对存取晶体管61、62的存储结点接触部分513、523在半导体线11的第一个直段内排列，第二对存取晶体管61、62的存储结点513、523在半导体线11的第二个直段内排列。第一直段和第二直段分别轮流交替。第二段以1F从第一段移动，导致在第一直段和第二直段之间产生出一条具有倾斜段的曲折途径半导体线11。倾斜段包括共享的位线接触部分511、521。
各自的位线3在相反方向上生褶，在直段旁边延续，穿过相关半导体线11的倾斜部分，所以对直的结点接触41和位线接触42都是可行的。
图6横断面图说明的存取晶体管配置和图2的不同，图6里栅极导体线2、3全部埋入各自的沟槽4、74中。绝缘层24、34排列在沟槽4、74内各自半导体层26、36的顶端，以便避免半导体层26、36和源/漏-接点511、513之间的重叠。
一个电解质界层82安排在半导体衬底1的顶端，使结点接触42与位线接触41绝缘。
虽然对新的和改进的存取晶体管配置和半导体存储器件的优选实施方案进行了描述，鉴于此中宣布的宗旨，相信本技术领域的普通技术人员将提出其他的修改、变动和更改。可以理解并相信，所有这些修改、变动和更改都会在如所附权利要求所确定的本发明范围之内。尽管这里采用了一些特殊的术语，但是对它们的应用只具有一般描述性的意义，并无限制性的意图。

Claims (16)

1.一个存取晶体管配置，它包括：
一个半导体衬底；
一个第一个存取晶体管和一个第二种存取晶体管，各存取晶体管都有一个栅极和一个有源区，该有源区在半导体衬底内形成；
各有源区包括一个位线接触部分，一个结点接触部分和一个沟道部分，位线接触部分和结点接触部分与衬底的图案表面相邻，而沟道部分把位线接触部分和结点接触部分隔开；以及
各栅极部分地被安排在图案表面上方，部分地被安排在凹进沟槽内，凹进沟槽在各自的结点接触部分和各自的位线接触部分之间的衬底内形成，各栅极借助一个栅极电介质与各自的沟道部分隔开，该存取晶体管配置进一步包括：
一个排列在第一和第二存取晶体管之间的隔离晶体管，第一和第二存取晶体管侧面反转相对地朝向该隔离晶体管，第一存取晶体管的结点接触部分和第二存取晶体管的结点接触部分与该隔离晶体管相邻；
隔离晶体管由隔离栅极线控制，隔离栅极线的一部分被安排在图案表面上方，一部分被安排在隔离沟槽内，并借助一个隔离栅极电介质与衬底隔开，隔离沟槽在第一和第二存取晶体管的结点接触部分之间的衬底内形成。
2.权利要求1的存取晶体管配置，其中存取晶体管的凹进沟槽和隔离沟槽具有相同的形状。
3.权利要求2的存取晶体管配置，其中存取晶体管的凹进沟槽和隔离沟槽具有相同的尺寸。
4.权利要求3的存取晶体管配置，其中存取晶体管的凹进沟槽和隔离沟槽产自共同的图案化工艺。
5.权利要求4的存取晶体管配置，其中凹进沟槽和隔离沟槽为U-形。
6.权利要求1的存取晶体管配置，其中被施加给隔离栅极的断开电压等于要断开存取晶体管时给栅极施加的电压。
7.权利要求1的存取晶体管配置，其中结点接触部分和位线接触部分形成为一个第一导电率类型的掺杂区；
沟道区形成为内在区或者形成为第二导电率类型的掺杂区，其中第二导电率类型与第一导电率类型相反，并且其中
结点接触部分和位线接触部分的掺杂浓度相同。
8.权利要求1的存取晶体管配置，进一步包括第三存取晶体管，第四存取晶体管和另一个隔离晶体管；
其中，第三存取晶体管，第四存取晶体管和另一个隔离晶体管相互间分别与第一存取晶体管，第二存取晶体管和隔离晶体管对应排列；
其中第三存取晶体管与第二存取晶体管相邻排列，使第二存取晶体管的位线接触部分和第三晶体管的位线接触部分形成一个共同的位线接触部分，并使得第二和第三存取晶体管的有源区形成接壤的半导体线。
9.权利要求7的存取晶体管配置，进一步包括半导体线，各半导体线由行绝缘线隔开，其中栅极是字线的部分，而其中字线垂直于半导体线延伸。
10.一个半导体存储器件，它包括
一个半导体衬底；
一个第一个存取晶体管和一个第二种存取晶体管，各存取晶体管都有一个栅极和一个有源区，该有源区在半导体衬底内形成；
各有源区包括一个位线接触部分，一个结点接触部分和一个沟道部分，位线接触部分和结点接触部分与衬底的图案表面相邻，而沟道部分把位线接触部分和结点接触部分隔开；以及
各栅极至少多个部分被安排在凹进的沟槽内，凹进沟槽在各自的结点接触部分和各自的位线接触部分之间的衬底内形成，各栅极借助一个栅极电介质与各自的沟道部分隔开；
该半导体存储器件进一步包括：
被安排在图案表面上方的多个存储电容器，各存储电容器与结点接触部分之一耦合；
一个位线，该位线与位线接触部分耦合；和
一个排列在第一和第二存取晶体管之间的隔离晶体管，第一和第二存取晶体管侧面反转地相对朝向该隔离晶体管，第一存取晶体管的结点接触部分和第二存取晶体管的结点接触部分与该隔离晶体管相邻；
隔离晶体管由隔离栅极线控制，隔离栅极线至少部分地被安排在隔离沟槽内，并借助一个隔离栅极电介质与衬底隔开，隔离沟槽在第一和第二存取晶体管的结点接触部分之间的衬底内形成。
11.权利要求10的半导体存储器件，其中存取晶体管的凹进沟槽和隔离沟槽具有相同的形状。
12.权利要求11的半导体存储器件，其中存取晶体管的凹进沟槽和隔离沟槽具有相同的尺寸。
13.权利要求12的半导体存储器件，其中存取晶体管的凹进沟槽和隔离沟槽产自共同的图案化工艺。
14.权利要求10的半导体存储器件，其中凹进沟槽和隔离沟槽为U-形。
15.权利要求10的半导体存储器件，其中施加给隔离栅极的断开电压等于要断开存取晶体管时施加给栅极的电压。
16.一个半导体存储器件，它包括
一个半导体衬底；
多个第一个存取晶体管和多个第二种存取晶体管，各存取晶体管都有一个栅极和一个有源区，该有源区在半导体衬底内形成；
各有源区包括一个位线接触部分，一个结点接触部分和一个沟道部分，位线接触部分和结点接触部分与衬底的图案表面相邻，而沟道部分把位线接触部分和结点接触部分隔开；以及
各栅极部分地被安排在图案表面上方，部分地被安排在凹进的沟槽内，凹进沟槽在各自的结点接触部分和各自的位线接触部分之间的衬底内形成，各栅极借助一个栅极电介质与各自的沟道部分隔开；
该半导体存储器件进一步包括：
多个隔离晶体管，各隔离晶体管排列在一对第一和第二存取晶体管之间，第一和第二存取晶体管侧面反转地相对朝向该隔离晶体管，第一存取晶体管的结点接触部分和第二存取晶体管的结点接触部分与该隔离晶体管相邻；
多条隔离栅极线借助一个隔离栅极电介质与衬底隔开，这些隔离栅极线至少多个部分被安排在隔离沟槽内，隔离沟槽在第一和第二存取晶体管的结点接触部分之间的衬底内形成；
其中多个存取晶体管排列成行，使得相邻的第一和第二存取晶体管的位线接触部分形成一条公共的位线接触部分，并使得存取晶体管的有源区形成接壤的半导体线。
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