JP2570100B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に単位セルの分離構成に係る半導体記憶装置に関
する。
し、特に単位セルの分離構成に係る半導体記憶装置に関
する。
【０００２】
【従来の技術】ＤＲＡＭ用メモリセルとして１つのトラ
ンジスタと１つのキャパシタから構成されるメモリセル
は、構成要素が少なく、メモリセル面積の微細化に好適
であり、この利点を生かしてＤＲＡＭは盛んに高集積化
がなされてきた。
ンジスタと１つのキャパシタから構成されるメモリセル
は、構成要素が少なく、メモリセル面積の微細化に好適
であり、この利点を生かしてＤＲＡＭは盛んに高集積化
がなされてきた。
【０００３】そのメモリセルの代表的例として、スタッ
ク型のメモリセルが知られており、これを図２に基づい
て説明する。なお、図２は、従来のこの種の半導体記憶
装置を説明するための図であり、図中（Ａ）は平面図で
あり、（Ｂ）及び（Ｃ）は、（Ａ）のａ−ａ線断面図及
びｂ−ｂ線断面図である。
ク型のメモリセルが知られており、これを図２に基づい
て説明する。なお、図２は、従来のこの種の半導体記憶
装置を説明するための図であり、図中（Ａ）は平面図で
あり、（Ｂ）及び（Ｃ）は、（Ａ）のａ−ａ線断面図及
びｂ−ｂ線断面図である。
【０００４】図２(Ａ)〜(Ｃ)において、201はシリコン
基板であり、204はスイッチ用トランジスタのゲ−ト電
極となるワ−ド線である。209は、ビット線210と一方の
ソ−ス・ドレイン領域203ａとを接続するためのビット
線コンタクトであり、205は、蓄積電極206ともう一方の
ソ−ス・ドレイン領域203ｂとを接続するための容量コ
ンタクトであり、また、207と208は、それぞれ容量膜と
容量プレ−トである。
基板であり、204はスイッチ用トランジスタのゲ−ト電
極となるワ−ド線である。209は、ビット線210と一方の
ソ−ス・ドレイン領域203ａとを接続するためのビット
線コンタクトであり、205は、蓄積電極206ともう一方の
ソ−ス・ドレイン領域203ｂとを接続するための容量コ
ンタクトであり、また、207と208は、それぞれ容量膜と
容量プレ−トである。
【０００５】キャパシタは、これら蓄積電極206と容量
膜207と容量プレ−ト208より構成される。このようにキ
ャパシタは、ワ−ド線204の上部に積層されているた
め、小さなセル面積内で所望な容量値を確保することが
可能である。隣接するメモリセルとの素子分離は、202
のＬＯＣＯＳによりなされている。また、212はＬＯＣ
ＯＳ202により区画されるアクティブ領域を示してい
る。なお、図２(Ｂ)中211はシリコン酸化膜を示す。
膜207と容量プレ−ト208より構成される。このようにキ
ャパシタは、ワ−ド線204の上部に積層されているた
め、小さなセル面積内で所望な容量値を確保することが
可能である。隣接するメモリセルとの素子分離は、202
のＬＯＣＯＳによりなされている。また、212はＬＯＣ
ＯＳ202により区画されるアクティブ領域を示してい
る。なお、図２(Ｂ)中211はシリコン酸化膜を示す。
【０００６】このアクティブ領域212は、矩形であるた
め、メモリセルの縮小に伴いこの形状を形成することが
困難になってきている。即ち、このアクティブ領域212
の露光において、パタ−ンの角が落ちるなどの変形が生
じている。また、素子分離としてのＬＯＣＯＳ202の使
用は、バ−ズビ−クのアクティブ領域212内への食い込
みを導く。そのためアクティブ領域212の面積が小さく
なり、容量コンタクト205が食い込んだＬＯＣＯＳ202の
上に開口され、蓄積電荷のリ−クを招くといった問題が
ある。
め、メモリセルの縮小に伴いこの形状を形成することが
困難になってきている。即ち、このアクティブ領域212
の露光において、パタ−ンの角が落ちるなどの変形が生
じている。また、素子分離としてのＬＯＣＯＳ202の使
用は、バ−ズビ−クのアクティブ領域212内への食い込
みを導く。そのためアクティブ領域212の面積が小さく
なり、容量コンタクト205が食い込んだＬＯＣＯＳ202の
上に開口され、蓄積電荷のリ−クを招くといった問題が
ある。
【０００７】このような問題をもつ矩形のアクティブ領
域212を用いない方法として、ロジック系のデバイスが
提案されている（特公昭60−56292号公報参照）。図３
に基づいてその方法を説明する。なお、図３は、従来の
矩形アクティブ領域を用いた場合又は用いない場合の素
子分離構成を説明するための図であり、そのうち(Ａ)
は、矩形のアクティブ領域を用いた場合の平面図であ
り、(Ｂ)は、これを用いない場合の平面図である。図３
(Ａ)と(Ｂ)の共通する部分は、同じ符号で示してある。
域212を用いない方法として、ロジック系のデバイスが
提案されている（特公昭60−56292号公報参照）。図３
に基づいてその方法を説明する。なお、図３は、従来の
矩形アクティブ領域を用いた場合又は用いない場合の素
子分離構成を説明するための図であり、そのうち(Ａ)
は、矩形のアクティブ領域を用いた場合の平面図であ
り、(Ｂ)は、これを用いない場合の平面図である。図３
(Ａ)と(Ｂ)の共通する部分は、同じ符号で示してある。
【０００８】図３(Ａ)の破線で囲った単位セル300は、
ＭＯＳトランジスタを構成するゲ−ト301ａ及び301ｂ、
ソ−ス・ドレイン領域となる302ａ及び302ｂ並びに矩形
のアクティブ領域303である。図３(Ａ)中一点鎖線で囲
った部分304は、この部分以外の基板と逆導電型を有す
る部分で一般にウエルと呼ばれる。半導体基板としてｎ
型を用い、この部分(ウエル304)にｐ型不純物を導入す
れば、このウエル304内ではｎチャンネルＭＯＳが構成
でき、その外部ではｐチャンネルＭＯＳが構成できる。
ＭＯＳトランジスタを構成するゲ−ト301ａ及び301ｂ、
ソ−ス・ドレイン領域となる302ａ及び302ｂ並びに矩形
のアクティブ領域303である。図３(Ａ)中一点鎖線で囲
った部分304は、この部分以外の基板と逆導電型を有す
る部分で一般にウエルと呼ばれる。半導体基板としてｎ
型を用い、この部分(ウエル304)にｐ型不純物を導入す
れば、このウエル304内ではｎチャンネルＭＯＳが構成
でき、その外部ではｐチャンネルＭＯＳが構成できる。
【０００９】この図３(Ａ)の単位セルには３対のゲ−ト
が配置されているので、例えば４入力のNORゲ−トを構
成しようとすると、図３(Ａ)のように２つの単位セルを
接続して構成しなければならない。図３(Ａ)中305は１
層目のアルミ配線、306は２層目のアルミ配線を示す。
４つの入力IN1〜IN4がｐチャンネル及びｎチャンネルＭ
ＯＳのゲ−ト301ａ、301ｂに入力され、再び２層目のア
ルミ配線306を介して出力OUTへ送り出される。この４入
力NORゲ−トにおけるＭＯＳトランジスタ間の接続は、
１層目のアルミ配線305でなされている。
が配置されているので、例えば４入力のNORゲ−トを構
成しようとすると、図３(Ａ)のように２つの単位セルを
接続して構成しなければならない。図３(Ａ)中305は１
層目のアルミ配線、306は２層目のアルミ配線を示す。
４つの入力IN1〜IN4がｐチャンネル及びｎチャンネルＭ
ＯＳのゲ−ト301ａ、301ｂに入力され、再び２層目のア
ルミ配線306を介して出力OUTへ送り出される。この４入
力NORゲ−トにおけるＭＯＳトランジスタ間の接続は、
１層目のアルミ配線305でなされている。
【００１０】308は、１層目のアルミ配線305とｐ型又は
ｎ型ＭＯＳのソ−ス・ドレイン領域302ａ、302ｂと接続
するためのコンタクト孔を示す。309は２層目のアルミ
配線306とゲ−ト301ａ、301ｂとの接続点であり、310は
１層目のアルミ配線305と２層目のアルミ配線306の接続
点である。２つの単位セルを分離するＬＯＣＯＳは311
であり、また、両セルのソ−ス・ドレイン領域を接続す
るために２本の配線307が必要になる。
ｎ型ＭＯＳのソ−ス・ドレイン領域302ａ、302ｂと接続
するためのコンタクト孔を示す。309は２層目のアルミ
配線306とゲ−ト301ａ、301ｂとの接続点であり、310は
１層目のアルミ配線305と２層目のアルミ配線306の接続
点である。２つの単位セルを分離するＬＯＣＯＳは311
であり、また、両セルのソ−ス・ドレイン領域を接続す
るために２本の配線307が必要になる。
【００１１】これに対して、図３（Ｂ）では、図３
（Ａ）に示される矩形のアクティブ領域３０３並びにセ
ル間にＬＯＣＯＳ３１１の素子分離を設けていない。即
ち、４対のＭＯＳで単位セルを構成する場合、この対に
隣接する分離用ゲート“図３（Ｂ）では３１３”をそれ
ぞれ接地電位及び正電源電位に接続して単位セルを隣接
領域から分離するものである。なお、図３中の３１２は
アクティブ領域である。
（Ａ）に示される矩形のアクティブ領域３０３並びにセ
ル間にＬＯＣＯＳ３１１の素子分離を設けていない。即
ち、４対のＭＯＳで単位セルを構成する場合、この対に
隣接する分離用ゲート“図３（Ｂ）では３１３”をそれ
ぞれ接地電位及び正電源電位に接続して単位セルを隣接
領域から分離するものである。なお、図３中の３１２は
アクティブ領域である。
【００１２】
【発明が解決しようとする課題】上記の方法“図３(Ｂ)
に示す方法”によれば、単位セル間を分離するのにＬＯ
ＣＯＳを用いることなく、前述のＤＲＡＭセルにおける
(1) 矩形のアクティブ領域のパタ−ンが変形する、ま
た、(2) アクティブ領域の面積が小さくなる、といった
問題を回避することができる。
に示す方法”によれば、単位セル間を分離するのにＬＯ
ＣＯＳを用いることなく、前述のＤＲＡＭセルにおける
(1) 矩形のアクティブ領域のパタ−ンが変形する、ま
た、(2) アクティブ領域の面積が小さくなる、といった
問題を回避することができる。
【００１３】しかしながら、前述の図３(Ｂ)に示したＬ
ＯＣＯＳと分離用ゲ−トを用いた従来の素子分離方法で
は、ＬＯＣＯＳの分離能力の限界で、素子分離特性が決
定されてしまい、ＤＲＡＭセルのような縮小には対応で
きず、隣接セル間のリ−クを招くことになる。
ＯＣＯＳと分離用ゲ−トを用いた従来の素子分離方法で
は、ＬＯＣＯＳの分離能力の限界で、素子分離特性が決
定されてしまい、ＤＲＡＭセルのような縮小には対応で
きず、隣接セル間のリ−クを招くことになる。
【００１４】本発明の目的は、メモリセルの縮小を行っ
ても、素子分離パタ−ンの変形がなく、かつ良好な分離
特性をあたえるＤＲＡＭセル用の素子分離を提供するこ
とにある。
ても、素子分離パタ−ンの変形がなく、かつ良好な分離
特性をあたえるＤＲＡＭセル用の素子分離を提供するこ
とにある。
【００１５】
【課題を解決するための手段】本発明の半導体メモリセ
ルは、一つのスイッチ用トランジスタと、一つの電荷蓄
積キャパシタを最少単位セルとし、情報の書き込みと読
み出しを行うためのビット線を有する半導体記憶装置に
おいて、該スイッチ用トランジスタのチャネル領域とソ
−ス・ドレイン領域が形成されるアクティブ領域の両側
に配置された、一直線の形状の溝に埋設された絶縁層を
第１の素子分離とし、前記スイッチ用トランジスタのワ
−ド線と同じ構造で、かつその主要部分が前記第１の素
子分離と直交する導電層に一定の電位をあたえて第２の
素子分離とすることを特徴とするものである。
ルは、一つのスイッチ用トランジスタと、一つの電荷蓄
積キャパシタを最少単位セルとし、情報の書き込みと読
み出しを行うためのビット線を有する半導体記憶装置に
おいて、該スイッチ用トランジスタのチャネル領域とソ
−ス・ドレイン領域が形成されるアクティブ領域の両側
に配置された、一直線の形状の溝に埋設された絶縁層を
第１の素子分離とし、前記スイッチ用トランジスタのワ
−ド線と同じ構造で、かつその主要部分が前記第１の素
子分離と直交する導電層に一定の電位をあたえて第２の
素子分離とすることを特徴とするものである。
【００１６】
【実施例】以下、本発明について図１及び図４〜図８を
参照して説明する。なお、図１は、本発明の半導体記憶
装置の一実施例（実施例１）を説明するための図であ
る。また、図４〜図７は、本発明の半導体記憶装置の形
成方法の一例（実施例２）を説明するための図であり、
図８及び図９は、他の形成方法（実施例３）を説明する
ための図である。
参照して説明する。なお、図１は、本発明の半導体記憶
装置の一実施例（実施例１）を説明するための図であ
る。また、図４〜図７は、本発明の半導体記憶装置の形
成方法の一例（実施例２）を説明するための図であり、
図８及び図９は、他の形成方法（実施例３）を説明する
ための図である。
【００１７】（実施例１、半導体記憶装置の実施例）図
１は、本発明の半導体記憶装置の一実施例を説明するた
めの図であり、そのうち(Ａ)は、平面図であり、(Ｂ)及
び(Ｃ)は、(Ａ)のａ−ａ線断面図及びｂ−ｂ線断面図で
ある。図１(Ａ)〜(Ｃ)において、101はシリコン基板で
あり、104はスイッチ用トランジスタのゲ−ト電極とな
るワ−ド線である。109は、ビット線110と一方のソ−ス
・ドレイン領域103ａとを接続するためのビット線コン
タクトであり、105は、蓄積電極106ともう一方のソ−ス
・ドレイン領域103ｂとを接続するための容量コンタク
トであり、また、107と108は、それぞれ容量膜と容量プ
レ−トである。
１は、本発明の半導体記憶装置の一実施例を説明するた
めの図であり、そのうち(Ａ)は、平面図であり、(Ｂ)及
び(Ｃ)は、(Ａ)のａ−ａ線断面図及びｂ−ｂ線断面図で
ある。図１(Ａ)〜(Ｃ)において、101はシリコン基板で
あり、104はスイッチ用トランジスタのゲ−ト電極とな
るワ−ド線である。109は、ビット線110と一方のソ−ス
・ドレイン領域103ａとを接続するためのビット線コン
タクトであり、105は、蓄積電極106ともう一方のソ−ス
・ドレイン領域103ｂとを接続するための容量コンタク
トであり、また、107と108は、それぞれ容量膜と容量プ
レ−トである。
【００１８】キャパシタは、これら蓄積電極106と容量
膜107と容量プレ−ト108より構成される。ワ−ド線104
と直交して配置される一直線の形状のトレンチ分離112
により、ワ−ド線104の平行方向に隣接したメモリセル
間を分離する。また、ワ−ド線104と垂直方法に隣接し
たメモリセル間の分離は、ワ−ド線104と同じ材料、同
じ形状の分離用ゲ−ト102により構成されている。
膜107と容量プレ−ト108より構成される。ワ−ド線104
と直交して配置される一直線の形状のトレンチ分離112
により、ワ−ド線104の平行方向に隣接したメモリセル
間を分離する。また、ワ−ド線104と垂直方法に隣接し
たメモリセル間の分離は、ワ−ド線104と同じ材料、同
じ形状の分離用ゲ−ト102により構成されている。
【００１９】アクティブ領域は、このような２種類の分
離構造により形成されたものであるから、前記図２に示
した従来技術のような矩形のアクティブ領域の構成をと
らないため、縮小したアクティブ領域の形成にあたって
も変形が起こらず、かつ小さなセル面積の形成に必要と
なる微細な素子分離でも良好な分離特性が得られる。
離構造により形成されたものであるから、前記図２に示
した従来技術のような矩形のアクティブ領域の構成をと
らないため、縮小したアクティブ領域の形成にあたって
も変形が起こらず、かつ小さなセル面積の形成に必要と
なる微細な素子分離でも良好な分離特性が得られる。
【００２０】実際のメモリセルの動作時には、スイッチ
用トランジスタがｎチャネル型の場合、分離用ゲート10
2に接地電位を印加することにより分離が行える。スイ
ッチ用トランジスタがｐチャネル型の場合には、逆に分
離用ゲート102に正電源の電位を与えれば良い。なお、
図１(Ｂ)、(Ｃ)中の111はシリコン酸化膜、116は層間絶
縁膜を示す。
用トランジスタがｎチャネル型の場合、分離用ゲート10
2に接地電位を印加することにより分離が行える。スイ
ッチ用トランジスタがｐチャネル型の場合には、逆に分
離用ゲート102に正電源の電位を与えれば良い。なお、
図１(Ｂ)、(Ｃ)中の111はシリコン酸化膜、116は層間絶
縁膜を示す。
【００２１】（実施例２、形成方法の一例）上記実施例
のメモリセルの形成方法を図４〜図７に基づいて説明す
る。図４〜図７は、本発明の半導体記憶装置の形成方法
（一実施例）を説明するための工程順の図であり、各図
において、(Ａ)は、平面図であり、(Ｂ)及び(Ｃ)は、
(Ａ)のａ−ａ線断面図及びｂ−ｂ線断面図である。
のメモリセルの形成方法を図４〜図７に基づいて説明す
る。図４〜図７は、本発明の半導体記憶装置の形成方法
（一実施例）を説明するための工程順の図であり、各図
において、(Ａ)は、平面図であり、(Ｂ)及び(Ｃ)は、
(Ａ)のａ−ａ線断面図及びｂ−ｂ線断面図である。
【００２２】まず、図４に示すように、シリコン基板10
1上に熱酸化によりシリコン酸化膜114を形成し、次い
で、CVD法によりシリコン窒化膜115を堆積する。続い
て、この２層の膜（シリコン酸化膜114及びシリコン窒
化膜115）をエッチングマスクとしてシリコン基板101を
ドライエッチングすることにより、トレンチ113を形成
する（図４(Ａ)、(Ｃ)参照）。
1上に熱酸化によりシリコン酸化膜114を形成し、次い
で、CVD法によりシリコン窒化膜115を堆積する。続い
て、この２層の膜（シリコン酸化膜114及びシリコン窒
化膜115）をエッチングマスクとしてシリコン基板101を
ドライエッチングすることにより、トレンチ113を形成
する（図４(Ａ)、(Ｃ)参照）。
【００２３】次に、CVD法を用いてシリコン酸化膜を、
トレンチ113内を含めシリコン基板101の全面に堆積し
（図示せず）、さらにドライエッチングを用いてエッチ
バックし、シリコン窒化膜115上のシリコン酸化膜を除
去する。その後、シリコン窒化膜115をリン酸によりウ
エットエッチングし、更に、シリコン酸化膜114もフッ
酸を用いてウエットエッチングすることにより、図５
(Ａ)、(Ｃ)に示すトレンチ分離112の形状を得る。
トレンチ113内を含めシリコン基板101の全面に堆積し
（図示せず）、さらにドライエッチングを用いてエッチ
バックし、シリコン窒化膜115上のシリコン酸化膜を除
去する。その後、シリコン窒化膜115をリン酸によりウ
エットエッチングし、更に、シリコン酸化膜114もフッ
酸を用いてウエットエッチングすることにより、図５
(Ａ)、(Ｃ)に示すトレンチ分離112の形状を得る。
【００２４】ここでは、トレンチ113内をCVDシリコン酸
化膜のみで埋め込むものとしたが、この埋め込みに先立
ちトレンチ113内に薄い熱酸化膜を成長させるといった
２層膜での埋め込みを行っても良い。
化膜のみで埋め込むものとしたが、この埋め込みに先立
ちトレンチ113内に薄い熱酸化膜を成長させるといった
２層膜での埋め込みを行っても良い。
【００２５】次に、図６に示すように、トレンチ分離１
１２以外のシリコン基板１０１表面を熱酸化してゲート
酸化膜１１７を形成する。続いて、ワード線１０４とし
て不純物を含む多結晶シリコンを堆積させ、それをリソ
グラフィー技術とドライエッチング技術を用いて加工す
る。これと同時に、同じ形状の分離用ゲート１０２も形
成できる。
１２以外のシリコン基板１０１表面を熱酸化してゲート
酸化膜１１７を形成する。続いて、ワード線１０４とし
て不純物を含む多結晶シリコンを堆積させ、それをリソ
グラフィー技術とドライエッチング技術を用いて加工す
る。これと同時に、同じ形状の分離用ゲート１０２も形
成できる。
【００２６】次に、これらのワ−ド線104と分離用ゲ−
ト102をマスクとして、シリコン基板101と導電型の違う
不純物をイオン注入法で導入し、さらに熱処理を行うこ
とによりソ−ス・ドレイン領域103ａ、103ｂを形成す
る。更に、層間膜としてCVD法によりシリコン酸化膜111
を堆積する（図４(Ｂ)、(Ｃ)参照）。
ト102をマスクとして、シリコン基板101と導電型の違う
不純物をイオン注入法で導入し、さらに熱処理を行うこ
とによりソ−ス・ドレイン領域103ａ、103ｂを形成す
る。更に、層間膜としてCVD法によりシリコン酸化膜111
を堆積する（図４(Ｂ)、(Ｃ)参照）。
【００２７】次に、図７に示すように、キャパシタを形
成するため、シリコン酸化膜111にドライエッチング技
術を用いて容量コンタクト105を開口する。続いて、ソ
−ス・ドレイン領域103ａ、103ｂと同じ導電型の不純物
を含む多結晶シリコンをCVD法により堆積し、ドライエ
ッチング技術を用いて106の蓄積電極の形状に加工し、
また、容量膜107を3〜100ｎｍ程度形成する。この容量
膜107としては、熱酸化膜や酸化膜と窒化膜の積層膜又
はTa2O5膜のような高誘電率膜を使うことができる。
成するため、シリコン酸化膜111にドライエッチング技
術を用いて容量コンタクト105を開口する。続いて、ソ
−ス・ドレイン領域103ａ、103ｂと同じ導電型の不純物
を含む多結晶シリコンをCVD法により堆積し、ドライエ
ッチング技術を用いて106の蓄積電極の形状に加工し、
また、容量膜107を3〜100ｎｍ程度形成する。この容量
膜107としては、熱酸化膜や酸化膜と窒化膜の積層膜又
はTa2O5膜のような高誘電率膜を使うことができる。
【００２８】更に、この容量膜107の上に容量プレ−ト1
08を形成する。この容量プレ−ト108としては、多結晶
シリコン若しくはタングステン（容量膜107に高誘電率
膜を用いた場合）などを用いることができる。その加工
に当たっては、通常のリソグラフィ−技術とドライエッ
チング技術を用いる（以上図７(Ａ)〜(Ｃ)参照）。
08を形成する。この容量プレ−ト108としては、多結晶
シリコン若しくはタングステン（容量膜107に高誘電率
膜を用いた場合）などを用いることができる。その加工
に当たっては、通常のリソグラフィ−技術とドライエッ
チング技術を用いる（以上図７(Ａ)〜(Ｃ)参照）。
【００２９】次に、前記した図１（実施例１）に示すよ
うに、層間絶縁膜116を形成し、ビット線コンタクト109
をドライエッチング技術を用いて開口し、ビット線110
を形成することにより前記図１に示すメモリセルを得
る。
うに、層間絶縁膜116を形成し、ビット線コンタクト109
をドライエッチング技術を用いて開口し、ビット線110
を形成することにより前記図１に示すメモリセルを得
る。
【００３０】この実施例２においては、トレンチ分離11
2よりも先に分離用ゲ−ト102の方が微細化の限界をむか
え、その微細化下限は0.25μｍ程度となり、256ＭＤＲ
ＡＭセルに採用できるものである。
2よりも先に分離用ゲ−ト102の方が微細化の限界をむか
え、その微細化下限は0.25μｍ程度となり、256ＭＤＲ
ＡＭセルに採用できるものである。
【００３１】（実施例３、形成方法の他の例）図８及び
図９は、本発明の半導体記憶装置の形成方法の他の例を
説明するための工程の一部を示す図であり、そのうち図
８(Ａ)は、平面図であり、図８(Ｂ)及び(Ｃ)は、(Ａ)の
ａ−ａ線断面図及びｂ−ｂ線断面図である。また、図９
は、図８(Ａ)のｃ−ｃ線断面図であ る。
図９は、本発明の半導体記憶装置の形成方法の他の例を
説明するための工程の一部を示す図であり、そのうち図
８(Ａ)は、平面図であり、図８(Ｂ)及び(Ｃ)は、(Ａ)の
ａ−ａ線断面図及びｂ−ｂ線断面図である。また、図９
は、図８(Ａ)のｃ−ｃ線断面図であ る。
【００３２】この実施例３における半導体記憶装置の構
造の特徴は、前記した実施例２の分離用ゲートをトレン
チ内に形成し、分離用トレンチゲート802とした点であ
る。前記実施例２の形成工程において、図４(Ｂ)、(Ｃ)
に示すシリコン酸化膜114を図８(Ｂ)に示すように、シ
リコン酸化膜815のように厚く形成しておき、ゲート用
のトレンチを形成した後ゲート酸化を行い、不純物導入
された多結晶シリコンを、このシリコン酸化膜815をス
トッパーとしてエッチバック埋め込みするだけで、実施
例２と同じ方法で実施例３のメモリセルは形成できる。
造の特徴は、前記した実施例２の分離用ゲートをトレン
チ内に形成し、分離用トレンチゲート802とした点であ
る。前記実施例２の形成工程において、図４(Ｂ)、(Ｃ)
に示すシリコン酸化膜114を図８(Ｂ)に示すように、シ
リコン酸化膜815のように厚く形成しておき、ゲート用
のトレンチを形成した後ゲート酸化を行い、不純物導入
された多結晶シリコンを、このシリコン酸化膜815をス
トッパーとしてエッチバック埋め込みするだけで、実施
例２と同じ方法で実施例３のメモリセルは形成できる。
【００３３】この分離用トレンチゲ−トを用いることに
より、通常の平面型のゲ−トを用いるよりも、より微細
な寸法で、かつ分離特性の優れた素子分離が得られる。
分離用トレンチゲ−ト幅の最少値は0.1〜0.15μｍ程度
であり、トレンチ分離もこれと同等の寸法の分離ができ
ることから、１ＧＤＲＡＭセルへの適用ができる。
より、通常の平面型のゲ−トを用いるよりも、より微細
な寸法で、かつ分離特性の優れた素子分離が得られる。
分離用トレンチゲ−ト幅の最少値は0.1〜0.15μｍ程度
であり、トレンチ分離もこれと同等の寸法の分離ができ
ることから、１ＧＤＲＡＭセルへの適用ができる。
【００３４】また、この構造では、ゲ−トが殆どシリコ
ン基板801内に埋め込まれているため、その表面が平坦
になっており、蓄積電極の露光、加工が容易に行なえる
といった利点も有している。
ン基板801内に埋め込まれているため、その表面が平坦
になっており、蓄積電極の露光、加工が容易に行なえる
といった利点も有している。
【００３５】
【発明の効果】本発明によれば、高集積ＤＲＡＭメモリ
セルに必要な、微細な素子分離を一直線状のトレンチ分
離と分離用ゲート電極の２種類の分離で構成するため、
通常の矩形のアクティブ領域、即ち、ＬＯＣＯＳを用い
た場合の様なパターンの変形がおこらない。そのため、
マスク寸法どおりの微細なパターニングが可能となる。
またトレンチ分離と分離用ゲートといった２種類の素子
分離の利点を生かした良好な分離特性が得られる。
セルに必要な、微細な素子分離を一直線状のトレンチ分
離と分離用ゲート電極の２種類の分離で構成するため、
通常の矩形のアクティブ領域、即ち、ＬＯＣＯＳを用い
た場合の様なパターンの変形がおこらない。そのため、
マスク寸法どおりの微細なパターニングが可能となる。
またトレンチ分離と分離用ゲートといった２種類の素子
分離の利点を生かした良好な分離特性が得られる。
【図１】本発明の半導体記憶装置の一実施例を説明する
ための図であり、そのうち（Ａ）は、平面図、（Ｂ）及
び（Ｃ）は、（Ａ）のａ−ａ線断面図及びｂ−ｂ線断面
図。
ための図であり、そのうち（Ａ）は、平面図、（Ｂ）及
び（Ｃ）は、（Ａ）のａ−ａ線断面図及びｂ−ｂ線断面
図。
【図２】従来の半導体記憶装置を説明するための図であ
り、そのうち（Ａ）は、平面図、（Ｂ）及び（Ｃ）は、
（Ａ）のａ−ａ線断面図及びｂ−ｂ線断面図。
り、そのうち（Ａ）は、平面図、（Ｂ）及び（Ｃ）は、
（Ａ）のａ−ａ線断面図及びｂ−ｂ線断面図。
【図３】従来の矩形アクティブ領域を用いた場合又は用
いない場合の素子分離構成を説明するための図であり、
そのうち（Ａ）は、矩形のアクティブ領域を用いた場合
の平面図、（Ｂ）は、これを用いない場合の平面図。
いない場合の素子分離構成を説明するための図であり、
そのうち（Ａ）は、矩形のアクティブ領域を用いた場合
の平面図、（Ｂ）は、これを用いない場合の平面図。
【図４】本発明の半導体記憶装置の形成方法の一例を説
明するための工程の一部を示す図であり、そのうち
（Ａ）は、平面図、（Ｂ）及び（Ｃ）は、（Ａ）のａ−
ａ線断面図及びｂ−ｂ線断面図。
明するための工程の一部を示す図であり、そのうち
（Ａ）は、平面図、（Ｂ）及び（Ｃ）は、（Ａ）のａ−
ａ線断面図及びｂ−ｂ線断面図。
【図５】図４に続く工程を説明するための図であり、そ
のうち（Ａ）は、平面図、（Ｂ）及び（Ｃ）は、（Ａ）
のａ−ａ線断面図及びｂ−ｂ線断面図。
のうち（Ａ）は、平面図、（Ｂ）及び（Ｃ）は、（Ａ）
のａ−ａ線断面図及びｂ−ｂ線断面図。
【図６】図５に続く工程を説明するための図であり、そ
のうち（Ａ）は、平面図、（Ｂ）及び（Ｃ）は、（Ａ）
のａ−ａ線断面図及びｂ−ｂ線断面図。
のうち（Ａ）は、平面図、（Ｂ）及び（Ｃ）は、（Ａ）
のａ−ａ線断面図及びｂ−ｂ線断面図。
【図７】図６に続く工程を説明するための図であり、そ
のうち（Ａ）は、平面図、（Ｂ）及び（Ｃ）は、（Ａ）
のａ−ａ線断面図及びｂ−ｂ線断面図。
のうち（Ａ）は、平面図、（Ｂ）及び（Ｃ）は、（Ａ）
のａ−ａ線断面図及びｂ−ｂ線断面図。
【図８】本発明の半導体記憶装置の形成方法の他の例を
説明するための工程の一部を示す図であり、そのうち
（Ａ）は平面図、（Ｂ）及び（Ｃ）は、（Ａ）のａ−ａ
線断面図及びｂ−ｂ線断面図。
説明するための工程の一部を示す図であり、そのうち
（Ａ）は平面図、（Ｂ）及び（Ｃ）は、（Ａ）のａ−ａ
線断面図及びｂ−ｂ線断面図。
【図９】図８（Ａ）のｃ−ｃ線断面図。
１０１、２０１、８０１ シリコン基板 １０２、３１３ 分離用ゲート １０３ａ、１０３ｂ、２０３ａ、２０３ｂ、３０２ａ、
３０２ｂ、８０３ａ、８０３ｂ ソース・ドレイン領域 １０４、２０４、８０４ ワード線 １０５、２０５、８０５ 容量コンタクト １０６、２０６、８０６ 蓄積電極 １０７、２０７、８０７ 容量膜 １０８、２０８、８０８ 容量プレート １０９、２０９、８０９ ビット線コンタクト １１０、２１０、８１０ ビット線 １１１、２１１、８１１、８１５ シリコン酸化膜 １１２、８１２ トレンチ分離 １１３ トレンチ １１４、８１３ シリコン酸化膜 １１５ シリコン窒化膜 １１６、８１４ 層間絶縁膜１１７ ゲート酸化膜 ２０２ ＬＯＣＯＳ ２１２、３０３、３１２ アクティブ領域 ３００ 単位セル ３０１ａ、３０１ｂ ゲート ３０４ ウエル ３０５ １層目のアルミ配線 ３０６ ２層目のアルミ配線 ３０７ 配線 ３０８ コンタクト孔 ３０９ 接続点 ３１０ 接続点 ３１１ ＬＯＣＯＳ ８０２ 分離用トレンチゲート
３０２ｂ、８０３ａ、８０３ｂ ソース・ドレイン領域 １０４、２０４、８０４ ワード線 １０５、２０５、８０５ 容量コンタクト １０６、２０６、８０６ 蓄積電極 １０７、２０７、８０７ 容量膜 １０８、２０８、８０８ 容量プレート １０９、２０９、８０９ ビット線コンタクト １１０、２１０、８１０ ビット線 １１１、２１１、８１１、８１５ シリコン酸化膜 １１２、８１２ トレンチ分離 １１３ トレンチ １１４、８１３ シリコン酸化膜 １１５ シリコン窒化膜 １１６、８１４ 層間絶縁膜１１７ ゲート酸化膜 ２０２ ＬＯＣＯＳ ２１２、３０３、３１２ アクティブ領域 ３００ 単位セル ３０１ａ、３０１ｂ ゲート ３０４ ウエル ３０５ １層目のアルミ配線 ３０６ ２層目のアルミ配線 ３０７ 配線 ３０８ コンタクト孔 ３０９ 接続点 ３１０ 接続点 ３１１ ＬＯＣＯＳ ８０２ 分離用トレンチゲート
Claims (4)
- 【請求項１】 一つのスイッチ用トランジスタと、一つ
の電荷蓄積キャパシタを最少単位セルとし、情報の書き
込みと読み出しを行うためのビット線を有する半導体記
憶装置において、前記ビット線と平行な方向であって、
前記スイッチ用トランジスタのチャネル領域とソース・
ドレイン領域が形成されるアクティブ領域の両側に配置
された、一直線の形状の溝に埋設された絶縁層を第１の
素子分離とし、前記スイッチ用トランジスタのワード線
と同じ構造で、かつその主要部分が前記第１の素子分離
と直交し、前記ワード線と平行な直線状の導電層に一定
の電位をあたえて第２の素子分離とすることを特徴とす
る半導体記憶装置。 - 【請求項２】 前記一定の電位が、前記スイッチ用トラ
ンジスタがｎチャネル型ＭＯＳトランジスタであるとき
には接地電位であり、前記スイッチ用トランジスタがｐ
チャネル型ＭＯＳトランジスタであるときには正電源電
位であることを特徴とする請求項１記載の半導体記憶装
置。 - 【請求項３】 前記第２の素子分離が、２本のワード線
置きに配置されることを特徴とする請求項１記載の半導
体記憶装置。 - 【請求項４】 前記ワード線及び前記第２の素子分離の
導電層が、トレンチ内に形成されていることを特徴とす
る請求項１記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5136800A JP2570100B2 (ja) | 1993-05-16 | 1993-05-16 | 半導体記憶装置 |
| US08/242,836 US5463236A (en) | 1993-05-16 | 1994-05-16 | Semiconductor memory device having improved isolation structure among memory cells |
| KR1019940010618A KR0140044B1 (ko) | 1993-05-16 | 1994-05-16 | 메모리 셀중에 절연 구조를 가지는 반도체 메모리 소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5136800A JP2570100B2 (ja) | 1993-05-16 | 1993-05-16 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06326273A JPH06326273A (ja) | 1994-11-25 |
| JP2570100B2 true JP2570100B2 (ja) | 1997-01-08 |
Family
ID=15183818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5136800A Expired - Lifetime JP2570100B2 (ja) | 1993-05-16 | 1993-05-16 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5463236A (ja) |
| JP (1) | JP2570100B2 (ja) |
| KR (1) | KR0140044B1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2658870B2 (ja) * | 1994-04-22 | 1997-09-30 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| US5453396A (en) * | 1994-05-31 | 1995-09-26 | Micron Technology, Inc. | Sub-micron diffusion area isolation with SI-SEG for a DRAM array |
| JP3400143B2 (ja) * | 1994-09-17 | 2003-04-28 | 株式会社東芝 | 半導体記憶装置 |
| EP0749156B1 (de) * | 1995-05-23 | 1999-08-11 | Siemens Aktiengesellschaft | Halbleiteranordnung mit selbstjustierten Kontakten und Verfahren zu ihrer Herstellung |
| US5789306A (en) * | 1996-04-18 | 1998-08-04 | Micron Technology, Inc. | Dual-masked field isolation |
| US6358817B1 (en) | 1997-12-09 | 2002-03-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor storage unit and method of manufacturing the same |
| JP2001085617A (ja) * | 1999-09-09 | 2001-03-30 | Nec Corp | 半導体装置及びその製造方法 |
| EP1094520A1 (en) * | 1999-10-22 | 2001-04-25 | STMicroelectronics, Inc. | Radiation hardened semiconductor memory |
| JP3464956B2 (ja) * | 1999-12-09 | 2003-11-10 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置 |
| US7282409B2 (en) * | 2004-06-23 | 2007-10-16 | Micron Technology, Inc. | Isolation structure for a memory cell using Al2O3 dielectric |
| US7476920B2 (en) * | 2004-12-15 | 2009-01-13 | Infineon Technologies Ag | 6F2 access transistor arrangement and semiconductor memory device |
| US7902598B2 (en) * | 2005-06-24 | 2011-03-08 | Micron Technology, Inc. | Two-sided surround access transistor for a 4.5F2 DRAM cell |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61280652A (ja) * | 1985-06-05 | 1986-12-11 | Nec Corp | 半導体記憶装置 |
| JPH0727977B2 (ja) * | 1987-05-16 | 1995-03-29 | 沖電気工業株式会社 | 半導体記憶装置の製造方法 |
| US5225704A (en) * | 1988-07-08 | 1993-07-06 | Mitsubishi Denki Kabushiki Kaisha | Field shield isolation structure for semiconductor memory device and method for manufacturing the same |
| JPH02168674A (ja) * | 1988-12-21 | 1990-06-28 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JP2528719B2 (ja) * | 1989-12-01 | 1996-08-28 | 三菱電機株式会社 | 半導体記憶装置 |
| US5245212A (en) * | 1989-12-26 | 1993-09-14 | Texas Instruments Incorporated | Self-aligned field-plate isolation between active elements |
| JPH03205868A (ja) * | 1990-01-08 | 1991-09-09 | Nec Corp | Ｍｉｓ型半導体記憶装置 |
| JPH03272169A (ja) * | 1990-03-20 | 1991-12-03 | Sony Corp | 半導体記憶装置 |
| JP2969876B2 (ja) * | 1990-09-17 | 1999-11-02 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JPH04252069A (ja) * | 1991-01-28 | 1992-09-08 | Sony Corp | 半導体メモリ装置 |
-
1993
- 1993-05-16 JP JP5136800A patent/JP2570100B2/ja not_active Expired - Lifetime
-
1994
- 1994-05-16 KR KR1019940010618A patent/KR0140044B1/ko not_active IP Right Cessation
- 1994-05-16 US US08/242,836 patent/US5463236A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06326273A (ja) | 1994-11-25 |
| KR0140044B1 (ko) | 1998-06-01 |
| US5463236A (en) | 1995-10-31 |
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