JPH02168674A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JPH02168674A
JPH02168674A JP63324244A JP32424488A JPH02168674A JP H02168674 A JPH02168674 A JP H02168674A JP 63324244 A JP63324244 A JP 63324244A JP 32424488 A JP32424488 A JP 32424488A JP H02168674 A JPH02168674 A JP H02168674A
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JP
Japan
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element isolation
layers
semiconductor substrate
word line
memory cell
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JP63324244A
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Nobuaki Ando
安藤　伸朗
Osamu Ueda
修 上田
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/765—Making of isolation regions between components by field effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

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  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Element Separation (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は不揮発性半導体記憶装置に関し、特に、隣接
するメモリセルを素子分離用電極層を用いて素子分離す
るようにした不揮発性半導体記憶装置に関する。
Ｃ従来の技術および発明が解決しようとする課題］ＥＰ
ＲＯＭ（Ｅｒａｓａｂｌｅ　　Ｐｒｏｇｒａｍｍａｂｌ
ｅ　　Ｒｅａｄ−Ｏｎｌｙ　　Ｍｅｍｏｒｙ）は、電気
的に情報を書込むことができるだけでなく、素子に紫外
線を照射することで情報を消去することができるので、
何度でも情報を書換えることが可能な不揮発性メモリで
ある。
第８図は従来のＥＰＲＯＭの断面図である。次に、第８
図を参照して、従来のＥＦＲＯＭについて説明する。
半導体基板１の表面には、所定間隔ごとに、素子分離の
ためのフィールド酸化膜２が形成されている。フィール
ド酸化膜２に挾まれた半導体装置を形成するための素子
形成領域３およびフィールド酸化膜２上には薄い絶縁膜
４が形成されている。
絶縁膜４上には中央部が平坦であり、かつ端部が翼のよ
うに跳ね上がった形状を有するフローティングゲート５
が形成されている。フローティングゲート５の中央部は
、素子形成領域３上に位置し、翼の部分はフィールド酸
化膜２の一部上に位置している。フローティングゲート
５上には絶縁膜６が形成されている。すなわち、フロー
ティングゲート５は絶縁膜４および６により覆われてい
る。
フローティングゲート５は他の電気回路から切り離され
ていて、電気的に浮遊した状態にある。絶縁膜６上には
コントロールゲート７が形成されている。コントロール
ゲート７はワード線８の一部を構成している。ワード線
８上には絶縁材料からなるスムースコート膜９が形成さ
れ、スムースコート膜９上にはワード線８に直交するビ
ット線１０が形成されている。ビット線１０上にはビッ
ト線を保護するためのガラスコート膜１１が形成されて
いる。
第９図は第８図に示すワード線の段差部分Ａの拡大図で
ある。第９図に示すように、ワード線８は第１導電層８
１と第２導電層８２とから構成される。第１導電層とし
て、たとえばポリシリコンが用いられ、第２導電層とし
て、タングステンシリサイドあるいはモリブデンシリサ
イドのような高融点金属シリサイドが用いられる。この
ように高融点金属シリサイドを用いる理由は、ワード線
を低抵抗化するためである。
従来のＥＦＲＯＭでは、厚いフィード酸化膜２があるた
め、ワード線８には第９図に示すような傾斜部分がある
。上記高融点金属シリサイドは、ＣＶＤ法を用いて形成
されるが、この傾斜部分には形成されにくい性質を有し
ている。このため、ワード線８はこの部分で高抵抗とな
り、低抵抗化できないという問題点があった。
また、素子微細化のために、フィールド酸化膜２の長さ
を短くする必要があるが、短くすると膜厚も薄くなるた
め、素子分離を良好に行なうことができないという問題
点があった。
それゆえに、この発明の目的は、ワード線の低抵抗化を
実現することができ、かつ微細化することのできる不揮
発性半導体記憶装置を提供することである。
［課題を解決するための手段］ この発明に係る不揮発性半導体記憶装置は、ワード線と
それに直交するビット線と、これらが交差する素子形成
領域に形成されたメモリセルとを含んでいる。メモリセ
ルは、電気的に浮遊した第１のゲート電極と、第１のゲ
ート電極上に形成され、ワード線に接続された第２のゲ
ート電極と、第１のゲート電極を挾む半導体基板表面に
形成された１対の不純物領域とを有している。そして、
素子分離領域は、この素子分離領域に位置する半導体基
板表面上に形成された素子分離用電極層を備えている。
［作用］ この発明における不揮発性半導体記憶装置は、メモリセ
ル間を絶縁分離する分離構造として、いわゆるフィール
ドシールド分離構造を用いている。
この構造は、素子分離領域の半導体基板上に形成された
絶縁膜と、該絶縁膜上に形成された素子分離用電極層と
からなる。この素子分離用電極層に接地電位を与えるこ
とにより、素子分離領域の半導体基板表面にチャンネル
が形成されることのない常時オフ状態のトランジスタ構
造を形成する。
これによって、この分離領域の両側に位置する半導体素
子の間が絶縁分離される。このような素子分離構造を用
いると、従来の厚い酸化膜によって絶縁分離する方法に
比べて、素子分離領域の形状を小さくすることができる
。
［発明の実施例］ 以下、この発明の一実施例について図を用いて説明する
。
第５図はこの発明の一実施例が適用されたＥＦＲＯＭの
構成を示すブロック図である。第５図において、ＥＦＲ
ＯＭ５０は、記憶情報を蓄積するメモリセルをマトリク
ス状に配列したメモリセルアレイ５１と、メモリセルを
選択するためのアドレス信号を外部から受取るためのア
ドレスバッファ５２と、そのアドレス信号を解読するこ
とによりメモリセルを指定するためのＸデコーダ５３゜
Ｙデコーダ５４およびＹゲート５５と、メモリセルから
の出力を検出・増幅し、かつ通常の論理信号レベルにし
て外部へ送出するセンスアンプ−１１０バツフア５６と
、装置全体の動作を規制するコントロール回路５７とを
含む。
第６図はメモリセルアレイ５１およびその周辺部の等価
回路図である。第６図に示すように、Ｙゲート５５には
、Ｙデコーダ５４からの出力に応じてスイッチングする
複数のトランジスタ５５１が設けられる。メモリセルア
レイ５１における各メモリセルは、メモリトランジスタ
５１１から構成される。メモリトランジスタ５１１のソ
ースは拡散層から構成されたソース拡散ライン５１２に
接続され、ドレインはドレインライン（ビット線１０）
５１３に接続される。上記ソース拡散ライン５１２は、
Ａｍ等の金属から構成されかつ接地されているソースメ
タルライン５１４に接続される。ソースメタルライン５
１４は、８本または１６本のドレインライン５１３に対
して１本の割合で設けられる。メモリトランジスタ５１
１のゲートは、フローティングゲート５とコントロール
ゲート７との２層からなる。コントロールゲート７は、
ワード線８に接続されているが、フローティングゲート
５は電気的に浮遊した状態となっている。
第１図はこの発明の一実施例によるＥＰＲＯＭのメモリ
セルアレイの一部分を示す平面図である。
第２図は第１図に示す切断線■−■に沿う断面図である
。第３図は第１図に示す切断線■−■に沿う断面図であ
る。次に、第１図ないし第３図を参照して、この発明の
一実施例のメモリセルアレイの構造について説明する。
メモリセルアレイには、第１図に示すようにＸ方向に延
びるワード線８ａ、８ｂ、８ｃ、８ｄとＸ方向に対して
直交するＹ方向に延びるビット線１０とが形成される。
１つのメモリセルは、ワード線に接続されたコントロー
ルゲート７と、コントロールゲート７下に位置し、絶縁
膜４，６に覆われたフローティングゲート５と、フロー
ティングゲート５を挾むようにして半導体基板１の表面
に形成されたドレイン２１およびソース２３とを含む。
ドレイン２１はコンタクトホール２２において、ビット
線１０に電気的に接続される。各メモリセルのソース２
３は、Ｘ方向に延びるソース拡散ライン５１２の一部領
域である。
また、半導体基板１の表面には、各メモリセルを絶縁分
離するための素子分離用電極層３０が形成される。素子
分離用電極層３０はたとえばポリシリコンから構成され
る。半導体基板１の素子分離領域３１には、第２図に示
すように、凹部３２が形成される。この四部３２は、第
３図に示すように、１つのソース拡散ライン５１２と、
これに隣接するソース拡散ライン５１２との間の領域に
形成される。上記素子分離用電極層３０は、上記四部３
２およびソース拡散ライン５１２上に形成された薄い酸
化膜３３上に形成される。すなわち、素子分離用電極層
３０は、周囲から突出したソース拡散ライン５１２の外
面と凹部３２の内面に沿って形成される。ソース拡散ラ
イン５１２と凹部３２はＹ方向に沿って交互に設けられ
ているので、素子分離用電極層３０の長手方向の断面は
凹凸が繰返した形状となっている。
Ｘ方向に隣接する２つのドレイン領域２１間において、
素子分離用電極層３０は半導体基板１に埋込まれている
ので、第２図に示すように、フローティングゲート５を
平板状に形成することができる。したがって、フローテ
ィングゲート５上に絶縁膜６を介して形成されたワード
線はその段差が従来例と比べて格段に小さくなるので、
ワード線をポリシリコン層と高融点金属シリサイド層と
により形成した場合、高融点金属シリサイド層はポリシ
リコン層上に均一に形成される。このようにして、ワー
ド線の低抵抗化を実現することができる。
第７図は第１図に示す切断線■−■に沿う拡大断面図で
ある。第７図において、コントロールゲート７はポリシ
リコン層７１とタングステンシリサイド層７２とから構
成される。次に、第７図を参照して、ＥＦＲＯＭの動作
について説明する。
メモリセルに情報を書込むには、コントロールゲート７
とドレイン２１に高電圧（１０〜２０ｖ）を加えてセル
に電流を流す。セルを流れる電子の一部はドレイン２１
付近の高電界により加速されてエネルギを獲得し、ゲー
ト絶縁膜４のエネルギ障壁を越えてフローティングゲー
ト５に注入される。フローティングゲート５は他の回路
部分と電気的に接続されていないため、電荷を半永久的
に蓄えることができる。
それらの情報を読出すためには、ワード線８とビット線
１０によりセルを選択する。フローティングゲート５に
蓄えられた電荷によりメモリトランジスタ５１１のしき
い値が変化し、選択されたセルに流れる電流が情報によ
り変化する。この電流を検出・増幅することで情報が外
部に読出される。
セルの内容を除去するには、セルに紫外線を照射する。
紫外線によりフローティングゲート５に蓄えられていた
電子はエネルギを得て酸化膜のエネルギ障壁を越え、半
導体基板１またはコントロールゲート７へ放出される。
次に、素子分離用電極層３を用いた素子分離動作につい
て説明する。この方法は、素子分離電極層３０にＯｖの
電位を与える。すなわち、素子分離用電極層３０をゲー
トとするトランジスタはオフした状態になる。これによ
り、メモリトランジスタ間を分離するものである。
次に、本実施例のメモリセルの製造方法を第４Ａ図ない
し第４Ｄ図を参照して説明する。第４Ａ図を参照して、
半導体基板１の表面に所定の長さを有する凹部３２をマ
トリクス状に形成する。次に、素子分離用電極層３０が
上を通るソース拡散ライン形成領域に不純物イオンを注
入する。後で行なわれる素子分離用電極層３０の形成に
よってソース拡散ライン５１２が分断されないようにす
るためである。
次に、第４Ｂ図を参照して、全面に薄い酸化膜を形成し
、この酸化膜上にポリシリコン膜を形成し、次に、パタ
ーニングする。これにより、Ｙ方向に延びる酸化膜３３
および素子分離用電極層３０が形成される。
次に、第４Ｃ図を参照して、薄い絶縁膜４を形成し、そ
の上にフローティングゲートとなるポリシリコン膜を形
成する。このポリシリコン膜は帯状にエツチングされ、
Ｙ方向に延びるフローティングゲートライン５ａが形成
される。
次に第４Ｄ図を参照して、フローティングゲートライン
５ａ上に絶縁膜６を形成し、その上にコントロールゲー
トとなるポリシリコン膜およびタングステンシリサイド
膜を形成する。そして、このポリシリコン膜およびタン
グステンシリサイド膜を帯状にエツチングし、Ｘ方向に
延びるワード線８を形成する。このとき、コントロール
ゲート７の下のフローティングゲートライン５ａもエツ
チングされる。これにより、フローティングゲート５が
形成される。次に、素子分離用電極層３０およびワード
線８をマスクとして不純物イオンを注入として、ソース
およびドレインを形成する。
次に、ワード線８上にスムースコート膜９を形成する。
次に、ドレイン２１に通じるコンタクトホール２２を開
口し、全面にＡｌｌ膜を形成し、バターニングしてビッ
ト線１０を形成する。次に、保護膜１１を形成する。こ
れにより、第１図ないし第３図に示すメモリセルアレイ
が得られる。
なお、上述の実施例では、ワード線としてポリシリコン
膜とタングステンシリサイド膜とを用いたものを示した
が、タングステンシリサイドの代わりにモリブデンシリ
サイド等の他の高融点金属シリサイドを用いてもよい。
また、低抵抗のものであれば、他の導電材料を用いても
よい。
［発明の効果］ 以上のように、この発明によれば、素子分離領域を、半
導体基板上に形成された絶縁膜と該絶縁膜上に形成され
た素子分離用電極層とから構成したので、素子分離領域
の形状を小さくすることができる。したがって、素子分
離領域上に形成されるワード線の起伏が小さくなり、ワ
ード線を低抵抗の導電層により形成することが容易にな
る。また、素子分離領域の形状を小さくすることにより
、メモリセルの高集積化を図ることができる。
【図面の簡単な説明】
第１図はこの発明の一実施例によるＥＰＲＯＭのメモリ
セルの一部分を示す平面図である。第２図は′！Ｊ１図
に示す切断線■−■に沿う断面図である。第３図は第１
図に示す切断線■−■に沿う断面図である。第４八図な
いし第４Ｄ図はこの発明の一実施例のメモリセルの製造
工程を示す断面図である。第５図はこの発明の一実施例
が適用されたＥＦＲＯＭの構成を示すブロック図である
。第６図はメモリセルアレイおよびその周辺部の等価回
路図である。第７図は第１図に示す切断線■−■に沿う
拡大断面図である。第８図は従来のＥＦＲＯＭの断面図
である。第９図は第８図に示すワード線の段差部分の拡
大図である。 図において、１は半導体基板、５はフローティングゲー
ト、７はコントロールゲート、８ａ〜８ｄはワード線、
１０はビット線、２１はドレイン、２３はソース、３０
は素子分離用電極層、３２は凹部、３３は酸化膜、７１
はポリシリコン膜、７２はタングステンシリサイド膜、
５１２はソース拡散ラインを示す。 なお、図中、同一符号は同一または相当する部分を示す
。

Claims (1)

  1. 【特許請求の範囲】 半導体素子が形成される複数の素子形成領域と前記複数
    の素子形成領域の各々を分離する素子分離領域とを有す
    る半導体基板、 ワード線と前記ワード線に直交するビット線、および 前記ワード線と前記ビット線とが交差する前記素子形成
    領域に形成されたメモリセルを含み、前記メモリセルは
    、 前記半導体基板表面上に形成され、電気的に浮遊した第
    １のゲート電極と、 前記第１のゲート電極上に形成され、前記ワード線に接
    続された第２のゲート電極と、 前記第１のゲート電極を挾む前記半導体基板表面に形成
    された１対の不純物領域とを有し、前記素子分離領域は
    、前記素子分離領域に位置する前記半導体基板表面上に
    形成された素子分離用電極層を備えた、不揮発性半導体
    記憶装置。
JP63324244A 1988-12-21 1988-12-21 不揮発性半導体記憶装置 Pending JPH02168674A (ja)

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