JPH03240275A - 不揮発性半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 43
- 239000000758 substrate Substances 0.000 claims description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 239000011159 matrix material Substances 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 2
- 229910021332 silicide Inorganic materials 0.000 claims description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 2
- 239000012535 impurity Substances 0.000 claims 6
- 230000015556 catabolic process Effects 0.000 abstract description 8
- 238000009792 diffusion process Methods 0.000 description 53
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 230000005641 tunneling Effects 0.000 description 4
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は電気的に書換えが可能な２層以上のゲート電極
構造を有する不揮発性メモリ装置に関する。
構造を有する不揮発性メモリ装置に関する。
（従来の技術）
近年、不揮発性メモリ装置として紫外線消去型ＥＦＲＯ
Ｍに代わって１トランジスタ／セルの一括消去型ＥＥＦ
ＲＯＭが注目されている。そこで、この−括消去型ＥＥ
ＦＲＯＭの一例として第１２図に２層多結晶シリコンゲ
ート構造のものを示す。これは、ｐ型シリコン基板２１
中にソース拡散層２２及びドレイン拡散層２３が形成さ
れている。
Ｍに代わって１トランジスタ／セルの一括消去型ＥＥＦ
ＲＯＭが注目されている。そこで、この−括消去型ＥＥ
ＦＲＯＭの一例として第１２図に２層多結晶シリコンゲ
ート構造のものを示す。これは、ｐ型シリコン基板２１
中にソース拡散層２２及びドレイン拡散層２３が形成さ
れている。
前記ソース拡散層２２の接合深さは接合破壊電圧が消去
電圧より大きくなるように充分に深くしである。また、
これらソース拡散層２２とドレイン拡散層２３との間の
前記ｐ型シリコン基板２１上にゲート酸化１１１２４が
形成されている。このゲート酸化膜２４上に浮遊ゲート
電極２５が形成されている。この浮遊ゲート電極２５上
に絶縁膜２６を介して制御ゲート電極２７が形成されて
いる。なお、この−括消去型ＥＥＦＲＯＭの動作メカニ
ズムは次に示す通りである。情報の書き込みは、紫外線
消去型ＥＦＲＯＭと同様に、制御ゲート電極２７とドレ
イン拡散層２３とに高電圧を印加しチャネル熱電子を浮
遊ゲート電極２５に注入、蓄積してセルトランジスタの
しきい値を上昇させることにより行なう。
電圧より大きくなるように充分に深くしである。また、
これらソース拡散層２２とドレイン拡散層２３との間の
前記ｐ型シリコン基板２１上にゲート酸化１１１２４が
形成されている。このゲート酸化膜２４上に浮遊ゲート
電極２５が形成されている。この浮遊ゲート電極２５上
に絶縁膜２６を介して制御ゲート電極２７が形成されて
いる。なお、この−括消去型ＥＥＦＲＯＭの動作メカニ
ズムは次に示す通りである。情報の書き込みは、紫外線
消去型ＥＦＲＯＭと同様に、制御ゲート電極２７とドレ
イン拡散層２３とに高電圧を印加しチャネル熱電子を浮
遊ゲート電極２５に注入、蓄積してセルトランジスタの
しきい値を上昇させることにより行なう。
情報の消去は、ソース拡散層２２に消去電圧を印加し、
制御ゲート電極２７に零電位を印加してゲート酸化膜２
４にＦ、Ｎトンネリング電流を流すことによって、蓄積
電子を浮遊ゲート電極２５からソース拡散層２２に引き
抜くことにより行なう。
制御ゲート電極２７に零電位を印加してゲート酸化膜２
４にＦ、Ｎトンネリング電流を流すことによって、蓄積
電子を浮遊ゲート電極２５からソース拡散層２２に引き
抜くことにより行なう。
このような−括消去型ＥＥＦＲＯＭは、ソース拡散層２
２をアレイ中で共通にしているため一括消去がなされる
が、これにより紫外線消去型ＥＦＲＯＭとほぼ同一のセ
ル面積を実現している。
２をアレイ中で共通にしているため一括消去がなされる
が、これにより紫外線消去型ＥＦＲＯＭとほぼ同一のセ
ル面積を実現している。
しかしながら、消去電圧を実用的なもの、たとえば１２
．５ ［Ｖ］に設定するためには、ゲート酸化膜２４の
膜厚を１００人程度に薄膜化する必要がある。このため
、前記ゲート酸化膜２４の欠陥が増大し歩留まりが悪化
する欠点がある。また、ゲート酸化膜が薄膜化されてい
ることによるソース接合の表面耐圧の低下にともなって
、情報消去時にＦ、Ｎトンネル電流の他に接合リーク電
流が混在してくる。よって、メモリセルの安定動作が阻
害される欠点がある。また、この欠点を非常に大きな供
給能力のある内部昇圧回路を設けることにより解消して
も、現実的なチップサイズを確保できず、結果として単
一５［ｖ］の電源動作が不可能になるという欠点がある
。
．５ ［Ｖ］に設定するためには、ゲート酸化膜２４の
膜厚を１００人程度に薄膜化する必要がある。このため
、前記ゲート酸化膜２４の欠陥が増大し歩留まりが悪化
する欠点がある。また、ゲート酸化膜が薄膜化されてい
ることによるソース接合の表面耐圧の低下にともなって
、情報消去時にＦ、Ｎトンネル電流の他に接合リーク電
流が混在してくる。よって、メモリセルの安定動作が阻
害される欠点がある。また、この欠点を非常に大きな供
給能力のある内部昇圧回路を設けることにより解消して
も、現実的なチップサイズを確保できず、結果として単
一５［ｖ］の電源動作が不可能になるという欠点がある
。
（発明が解決しようとする課題）
このように、従来の不揮発性メモリ装置では薄いゲート
酸化膜を用いなければならなかったのでメモリセルの信
頼性を充分に高くできない欠点があった。
酸化膜を用いなければならなかったのでメモリセルの信
頼性を充分に高くできない欠点があった。
よって、本発明の目的は紫外線消去型
ＥＰＲＯＭ並みの信頼性を得ることができ、しかも１ト
ランジスタ／セルの電気的消去可能な不揮発性半導体装
置を提供することである。
ランジスタ／セルの電気的消去可能な不揮発性半導体装
置を提供することである。
［発明の構成コ
（課題を解決するための手段）
上記目的を達成するために本発明の不揮発性半導体装置
は、第１導電型の半導体基板と、前記半導体基板の表面
領域に形成される第２導電型の第１及び第２の領域と、
前記第１及び第２の領域間のチャネル領域と、前記チャ
ネル領域上に形成され、電気的に浮遊状態にされる第１
の電極と、前記第１の電極上に第１の絶縁膜を介して形
成される第２の電極と、前記第１の電極の側壁を−含む
所定の位置に形成される第２の絶縁膜と、前記第２の絶
縁膜を前記第１の電極との間に挟み込んで形成されると
共に、前記第１及び第２の領域の少なくとも一方に電気
的に接続され、かつ、その接続部が前記チャネル領域に
隣接する領域から一定距離だけ離れて設けられる第３の
電極とを有している。
は、第１導電型の半導体基板と、前記半導体基板の表面
領域に形成される第２導電型の第１及び第２の領域と、
前記第１及び第２の領域間のチャネル領域と、前記チャ
ネル領域上に形成され、電気的に浮遊状態にされる第１
の電極と、前記第１の電極上に第１の絶縁膜を介して形
成される第２の電極と、前記第１の電極の側壁を−含む
所定の位置に形成される第２の絶縁膜と、前記第２の絶
縁膜を前記第１の電極との間に挟み込んで形成されると
共に、前記第１及び第２の領域の少なくとも一方に電気
的に接続され、かつ、その接続部が前記チャネル領域に
隣接する領域から一定距離だけ離れて設けられる第３の
電極とを有している。
また、第１導電型の半導体基板と、前記半導体基板の表
面領域に形成される第２導電型の第１及び第２の領域と
、前記第１及び第２の領域間のチャネル領域と、前記第
１の領域に接するチャネル領域上に形成され、電気的に
浮遊状態にされる第１の電極と、前記第１の電極上に′
Ｍ４１の絶縁膜を介して形成されると共に、前記第２の
領域に接するチャネル領域上に形成される第２の電極と
、前記第１の電極の側壁を含む所定の位置に形成される
第２の絶縁膜と、前記第２の絶縁膜を前記第１の電極と
の間に挟み込んで形成されると共に、前記第１及び第２
の領域の少なくとも一方に電気的に接続され、かつ、そ
の接続部が前記チャネル領域に隣接する領域から一定距
離だけ離れて設けられる第３の電極とを有している。
面領域に形成される第２導電型の第１及び第２の領域と
、前記第１及び第２の領域間のチャネル領域と、前記第
１の領域に接するチャネル領域上に形成され、電気的に
浮遊状態にされる第１の電極と、前記第１の電極上に′
Ｍ４１の絶縁膜を介して形成されると共に、前記第２の
領域に接するチャネル領域上に形成される第２の電極と
、前記第１の電極の側壁を含む所定の位置に形成される
第２の絶縁膜と、前記第２の絶縁膜を前記第１の電極と
の間に挟み込んで形成されると共に、前記第１及び第２
の領域の少なくとも一方に電気的に接続され、かつ、そ
の接続部が前記チャネル領域に隣接する領域から一定距
離だけ離れて設けられる第３の電極とを有している。
さらに、ｔＪ１導電型の半導体基板と、前記半導体基板
の表面領域に形成される第２導電型の第１及び第２の領
域と、前記第１及び第２の領域間のチャネル領域と、前
記チャネル領域上に形成され、電気的に浮遊状態にされ
る第１の電極と、前記第１の電極上に第１の絶縁膜を介
して形成される第２の電極とを有するトランジスタが複
数個マトリックス状に配置されている不揮発性半導体装
置において、第１の電極の側壁であって、第２の電極を
共有し、かつ、隣接する２つのｔｉｓｌの電極が互いに
対向する側にそれぞれ形成される第２の絶縁膜と、少な
くとも前記２つの第１の電極間に前記第２の絶縁膜を介
して形成されると共に、前記第１及び第２の領域の少な
くとも一方に電気的に接続され、かつ、その接続部が前
記トランジスタのチャネル領域に隣接する領域から一定
距離だけ離れて設けられる第３の電極とを有している。
の表面領域に形成される第２導電型の第１及び第２の領
域と、前記第１及び第２の領域間のチャネル領域と、前
記チャネル領域上に形成され、電気的に浮遊状態にされ
る第１の電極と、前記第１の電極上に第１の絶縁膜を介
して形成される第２の電極とを有するトランジスタが複
数個マトリックス状に配置されている不揮発性半導体装
置において、第１の電極の側壁であって、第２の電極を
共有し、かつ、隣接する２つのｔｉｓｌの電極が互いに
対向する側にそれぞれ形成される第２の絶縁膜と、少な
くとも前記２つの第１の電極間に前記第２の絶縁膜を介
して形成されると共に、前記第１及び第２の領域の少な
くとも一方に電気的に接続され、かつ、その接続部が前
記トランジスタのチャネル領域に隣接する領域から一定
距離だけ離れて設けられる第３の電極とを有している。
また、第１導電型の半導体基板と、前記半導体基板の表
面領域に形成される第２導電型の第１及び第２の領域と
、前記第１及び第２の領域間のチャネル領域と、前記第
１の領域に接するチャネル領域上に形成され、電気的に
浮遊状態にされる第１の電極と、前記第１の電極上に第
１の絶縁膜を介して形成されると共に、前記第２の領域
に接するチャネル領域上に形成される第２の電極とを有
するトランジスタが複数個マトリックス状に配置されて
いる不揮発性半導体装置において、第１の電極の側壁で
あって、第２の電極を共有し、かつ、隣接する２つの第
１の電極が互いに対向する側にそれぞれ形成される第２
の絶縁膜と、少なくとも前記２つの第１の電極間に前記
第２の絶縁膜を介して形成されると共に、前記第１及び
第２の領域の少なくとも一方に電気的に接続され、かつ
、その接続部が前記トランジスタのチャネル領域に隣接
する領域から一定距離だけ離れて設けられる第３の電極
とを有している。
面領域に形成される第２導電型の第１及び第２の領域と
、前記第１及び第２の領域間のチャネル領域と、前記第
１の領域に接するチャネル領域上に形成され、電気的に
浮遊状態にされる第１の電極と、前記第１の電極上に第
１の絶縁膜を介して形成されると共に、前記第２の領域
に接するチャネル領域上に形成される第２の電極とを有
するトランジスタが複数個マトリックス状に配置されて
いる不揮発性半導体装置において、第１の電極の側壁で
あって、第２の電極を共有し、かつ、隣接する２つの第
１の電極が互いに対向する側にそれぞれ形成される第２
の絶縁膜と、少なくとも前記２つの第１の電極間に前記
第２の絶縁膜を介して形成されると共に、前記第１及び
第２の領域の少なくとも一方に電気的に接続され、かつ
、その接続部が前記トランジスタのチャネル領域に隣接
する領域から一定距離だけ離れて設けられる第３の電極
とを有している。
（作用）
このような構成によれば、第２の絶縁膜は、第１の電極
の側壁を含む所定の位置、又は第１の電極の側壁であっ
て、第２の電極を共有し、かつ、隣接する２つの第１の
電極が互いに対向する側にそれぞれ設けられている。さ
らに、第３の電極は、第２の絶縁膜を第１の電極との間
に挟み込んで形成さると共に、チャネル領域に隣接する
領域から一定距離だけ離れた位置で第１又は第２の領域
と接続されている。このため、第２の絶縁膜は消去電圧
に応じて最適化でき、第１の電極下の絶縁膜を消去特性
向上のために薄膜化する必要がなくなる。また、バンド
間トンネル現象によって誘起される接合リーク電流を十
分に抑えることができるため、第３の電極に必要な電位
を与え、第１の電極に蓄えられた電荷を第２の絶縁膜を
通して抜き取り、電気的な書き換えを行うことにより、
不揮発性半導体装置の単一電源動作が可能となる。
の側壁を含む所定の位置、又は第１の電極の側壁であっ
て、第２の電極を共有し、かつ、隣接する２つの第１の
電極が互いに対向する側にそれぞれ設けられている。さ
らに、第３の電極は、第２の絶縁膜を第１の電極との間
に挟み込んで形成さると共に、チャネル領域に隣接する
領域から一定距離だけ離れた位置で第１又は第２の領域
と接続されている。このため、第２の絶縁膜は消去電圧
に応じて最適化でき、第１の電極下の絶縁膜を消去特性
向上のために薄膜化する必要がなくなる。また、バンド
間トンネル現象によって誘起される接合リーク電流を十
分に抑えることができるため、第３の電極に必要な電位
を与え、第１の電極に蓄えられた電荷を第２の絶縁膜を
通して抜き取り、電気的な書き換えを行うことにより、
不揮発性半導体装置の単一電源動作が可能となる。
（実施例）
以下、図面を参照しながら本発明の一実施例について詳
細に説明する。なお、この説明において、全図にわたり
共通の部分には共通の参照符号を用いることで重複説明
を避けることにする。
細に説明する。なお、この説明において、全図にわたり
共通の部分には共通の参照符号を用いることで重複説明
を避けることにする。
第１図は本発明の第１の実施例に係わる不揮発性半導体
装置を示すものである。また、第２図は前記第１図のＡ
−Ａ−線に沿う断面図、第３図は前記第１図のＢ−Ｂ−
線に沿う断面図、第４図は前記第１図のｃ−ｃ ”線に
沿う断面図をそれぞれ示している。
装置を示すものである。また、第２図は前記第１図のＡ
−Ａ−線に沿う断面図、第３図は前記第１図のＢ−Ｂ−
線に沿う断面図、第４図は前記第１図のｃ−ｃ ”線に
沿う断面図をそれぞれ示している。
この不揮発性半導体装置は、ｐ型シリコン基板（半導体
基板）１の表面領域にはメモリセルの共通のソース拡散
層（第２の領域）２及びドレイン拡散層（第１の領域）
３ａ、 ３ｂ、Ｂｅ、 ３ｄが形成されている。これ
らソース拡散層２及びドレイン拡散層３ａ、 ３ｂ、
３ｃ、 ３ａ間のチャネル領域上にはゲート酸化膜４ａ
、 ４ｂ、 ４ｃ、 ４ｄが形成されている。このゲー
ト酸化膜４ａ、 ４ｂ、 ４ｃ、 ４ｄ上には浮遊ゲー
ト電極（第１の電極） ５ａ、 ５ｂ、 ５ｃ、 ５ｄ
が形成されている。浮遊ゲート電極５ａ、 ５ｂ、 ５
ｃ、 ５ｄのソース拡散層２又はドレイン拡散層８ａ、
３ｂ、 ３ｅ、 ３ｄ側でない端部は、フィールド酸
化膜１８上まで延在している。
基板）１の表面領域にはメモリセルの共通のソース拡散
層（第２の領域）２及びドレイン拡散層（第１の領域）
３ａ、 ３ｂ、Ｂｅ、 ３ｄが形成されている。これ
らソース拡散層２及びドレイン拡散層３ａ、 ３ｂ、
３ｃ、 ３ａ間のチャネル領域上にはゲート酸化膜４ａ
、 ４ｂ、 ４ｃ、 ４ｄが形成されている。このゲー
ト酸化膜４ａ、 ４ｂ、 ４ｃ、 ４ｄ上には浮遊ゲー
ト電極（第１の電極） ５ａ、 ５ｂ、 ５ｃ、 ５ｄ
が形成されている。浮遊ゲート電極５ａ、 ５ｂ、 ５
ｃ、 ５ｄのソース拡散層２又はドレイン拡散層８ａ、
３ｂ、 ３ｅ、 ３ｄ側でない端部は、フィールド酸
化膜１８上まで延在している。
フィールド酸化膜１３の換算膜厚は、前記チャネル領域
上に設けられ、浮遊ゲート電極５ａ、 ５ｂ、 ５ｃ。
上に設けられ、浮遊ゲート電極５ａ、 ５ｂ、 ５ｃ。
５ｄを電気的に浮遊状態とするべく設けられているゲー
ト酸化膜４ａ、 ４ｂ、 ４ｃ、 ４ｄの換算膜厚より
も十分に厚くなるように形成されている。例えば、フィ
ールド酸化膜１３の換算膜厚と、ゲート酸化膜４ａ。
ト酸化膜４ａ、 ４ｂ、 ４ｃ、 ４ｄの換算膜厚より
も十分に厚くなるように形成されている。例えば、フィ
ールド酸化膜１３の換算膜厚と、ゲート酸化膜４ａ。
４ｂ、 ４ｃ、 ４ｄの換算膜厚との比は、１０：１以
上となるように設定される。浮遊ゲート電極５ａ、 ５
ｂ。
上となるように設定される。浮遊ゲート電極５ａ、 ５
ｂ。
５ｃ、 ５ｄ上には絶縁膜（第１の絶縁膜） ８ａ、
８ｂが形成されている。絶縁膜８ａ、 ８ｂ上には、浮
遊ゲート電極５ａ、 ５ｃに共通して制御ゲート電極（
第２の電極） ９ａが形成されており、又浮遊ゲート電
極５ｂ。
８ｂが形成されている。絶縁膜８ａ、 ８ｂ上には、浮
遊ゲート電極５ａ、 ５ｃに共通して制御ゲート電極（
第２の電極） ９ａが形成されており、又浮遊ゲート電
極５ｂ。
５ｄに共通して制御ゲート電極９ｂが形成されている。
浮遊ゲート電極５ａ、 ５ｂ、 ５ｃ、 ５ｄの側壁で
あって、前記チャネル領域から十分に離れた位置にはト
ンネル酸化ｌ１ｌ（第２の絶縁膜） ６ａ、 ６ｂ、
Ｂｅ、 ６ｄが形成されている。具体的には、トンネル
酸化膜６ａ。
あって、前記チャネル領域から十分に離れた位置にはト
ンネル酸化ｌ１ｌ（第２の絶縁膜） ６ａ、 ６ｂ、
Ｂｅ、 ６ｄが形成されている。具体的には、トンネル
酸化膜６ａ。
６Ｃは、制御ゲー）９ａを共有し、かつ、隣接する２つ
の浮遊ゲート電極５ａ、 ５ｃが互いに対向する側にそ
れぞれ設けられている。このトンネル酸化膜８ａ。
の浮遊ゲート電極５ａ、 ５ｃが互いに対向する側にそ
れぞれ設けられている。このトンネル酸化膜８ａ。
６Ｃを浮遊ゲート電極５ａ、 ５ｃとの間に挟み込んで
、即ち２つの浮遊ゲート電極５ａ、 ５ｃ間に配置され
るようにして消去ゲート電極（第３の電極）７が形成さ
れている。また、消去ゲート電極７は、浮遊ゲート電極
５ｂ、 ５ｄ間にもトンネル酸化膜ｅｂ、 ６ｄを介し
て形成されている。即ち、消去ゲート電極７は、これに
隣接する４つの浮遊ゲート電極５ａ、 ５ｂ。
、即ち２つの浮遊ゲート電極５ａ、 ５ｃ間に配置され
るようにして消去ゲート電極（第３の電極）７が形成さ
れている。また、消去ゲート電極７は、浮遊ゲート電極
５ｂ、 ５ｄ間にもトンネル酸化膜ｅｂ、 ６ｄを介し
て形成されている。即ち、消去ゲート電極７は、これに
隣接する４つの浮遊ゲート電極５ａ、 ５ｂ。
５ｃ、 ５ｄに共通して形成されている。さらに、消去
ゲート電極７は、浮遊ゲート電極５ａ、 ５ｂ間及び浮
遊ゲート電極５ｃ、 ５ｄ間に少なくとも自己整合的に
形成されると共に、その一部がソース領域に引き出され
、前記チャネル領域に隣接する領域から十分に離れた位
置でソース拡散層２に接続されている。消去ゲート電極
７とソース拡散層２との物理的な接続位置は、少なくと
も消去ゲート電極７に与えられる最大電位で形成され、
ソース拡散層２又はドレイン拡散層８ａ、 ３ｂ、 ３
ｃ、 ３ｄの領域内に存在する空乏層の端が前記チャネ
ル領域上の浮遊ゲート電極５ａ、 ５ｂ、 ５ｃ、 ５
ｄ下部に達さないようにして決められる。ソース拡散層
２は低濃度領域２ａと高濃度領域２ｂとを含んでいる。
ゲート電極７は、浮遊ゲート電極５ａ、 ５ｂ間及び浮
遊ゲート電極５ｃ、 ５ｄ間に少なくとも自己整合的に
形成されると共に、その一部がソース領域に引き出され
、前記チャネル領域に隣接する領域から十分に離れた位
置でソース拡散層２に接続されている。消去ゲート電極
７とソース拡散層２との物理的な接続位置は、少なくと
も消去ゲート電極７に与えられる最大電位で形成され、
ソース拡散層２又はドレイン拡散層８ａ、 ３ｂ、 ３
ｃ、 ３ｄの領域内に存在する空乏層の端が前記チャネ
ル領域上の浮遊ゲート電極５ａ、 ５ｂ、 ５ｃ、 ５
ｄ下部に達さないようにして決められる。ソース拡散層
２は低濃度領域２ａと高濃度領域２ｂとを含んでいる。
低濃度領域２ａは、前記チャネル領域に隣接する部分に
設けられ、高濃度領域２ｂは、消去ゲート電極７がソー
ス拡散層２に接続する部分を少なくとも含むようにして
設けられている。なお、低濃度領域２ａの濃度は、約１
０１８ケ／ ｃ ｍ ２の桁に設定されているのがよい
。
設けられ、高濃度領域２ｂは、消去ゲート電極７がソー
ス拡散層２に接続する部分を少なくとも含むようにして
設けられている。なお、低濃度領域２ａの濃度は、約１
０１８ケ／ ｃ ｍ ２の桁に設定されているのがよい
。
また、高濃度領域２ｂの濃度は、低濃度領域２ａの濃度
よりも一桁以上高くなるように設定されているのがよい
。即ち、低濃度頭載２ａの濃度は、消去ゲート電極７に
最大電位が印加された場合に生ずるソース拡散層２内の
空乏層の端点が、前記チャネル領域上の浮遊ゲート電極
５ａ、 ５ｂ、５ｃ、 ５ｄの垂直下方より、消去ゲー
ト電極７のソース拡散層２又はドレイン拡散層３ａ、
３ｂ、 ３ｃ、 ３ｄ内に生ずるべく設定されている。
よりも一桁以上高くなるように設定されているのがよい
。即ち、低濃度頭載２ａの濃度は、消去ゲート電極７に
最大電位が印加された場合に生ずるソース拡散層２内の
空乏層の端点が、前記チャネル領域上の浮遊ゲート電極
５ａ、 ５ｂ、５ｃ、 ５ｄの垂直下方より、消去ゲー
ト電極７のソース拡散層２又はドレイン拡散層３ａ、
３ｂ、 ３ｃ、 ３ｄ内に生ずるべく設定されている。
これら浮遊ゲート電極５ａ、 ５ｂ。
５ｃ、 ５ｄ及び制御ゲート電極９ａ、 ９ｂを覆って
ＣＶＤ酸化膜１０ａ、 １０ｂが形成されている。さ
らに、全面にＢＰＳＧ＠１１が形成され、このＢＰＳＧ
膜１１にはドレイン拡散層３ａ、 ３ｂ、 ３ｃ、 ３
ｄ上にコンタクトホールが設けられている。前記コンタ
クトホールを介して、ビット線１２ａ、 １２ｂがドレ
イン拡散層３ａ、 ３ｂ、 ３ｃ、 ３ｄに電気的に接
続するように形成されている。
ＣＶＤ酸化膜１０ａ、 １０ｂが形成されている。さ
らに、全面にＢＰＳＧ＠１１が形成され、このＢＰＳＧ
膜１１にはドレイン拡散層３ａ、 ３ｂ、 ３ｃ、 ３
ｄ上にコンタクトホールが設けられている。前記コンタ
クトホールを介して、ビット線１２ａ、 １２ｂがドレ
イン拡散層３ａ、 ３ｂ、 ３ｃ、 ３ｄに電気的に接
続するように形成されている。
ここで、浮遊ゲート電極５ａ、 ５ｂ、 ５ｃ、 ５ｄ
及び制御ゲート電極９ａ、 ９ｂは、多結晶シリコン、
シリサイド又はこれらの積層構造により形成することが
できる。また、トンネル酸化ｌｌｌ８ａ、 ６ｂ、 Ｂ
ｅ、 ８ｄは、多結晶シリコンの酸化膜により構成する
ことができる。この場合、トンネル酸化膜８ａ、 ８ｂ
、 ６ｃ。
及び制御ゲート電極９ａ、 ９ｂは、多結晶シリコン、
シリサイド又はこれらの積層構造により形成することが
できる。また、トンネル酸化ｌｌｌ８ａ、 ６ｂ、 Ｂ
ｅ、 ８ｄは、多結晶シリコンの酸化膜により構成する
ことができる。この場合、トンネル酸化膜８ａ、 ８ｂ
、 ６ｃ。
６ｄは、熱拡散法などにより、浮遊ゲート電極５ａ、５
ｂ、 ５ｃ、 ５ｄの側壁に良好に形成することができ
る。
ｂ、 ５ｃ、 ５ｄの側壁に良好に形成することができ
る。
さらに、消去ゲート電極７は、多結晶シリコンにより構
成することができる。
成することができる。
前記第１の実施例では、消去ゲート電極７に必要な電位
を与えることにより、浮遊ゲート５ａ。
を与えることにより、浮遊ゲート５ａ。
５ｂ、 ５ｃ、 ５ｄから前記消去ゲート ７ヘトンネ
ル酸化膜６ａ、 ６ｂ、 Ｂｅ、 ６ｄを通して電荷を
抜き取ることができるので、電気的に書換えが可能とな
っている。
ル酸化膜６ａ、 ６ｂ、 Ｂｅ、 ６ｄを通して電荷を
抜き取ることができるので、電気的に書換えが可能とな
っている。
このような構成によれば、浮遊ゲート電極５ａ。
５ｂ、 ５ｃ、 ５ｄの側壁にトンネル酸化膜８ａ、
８ｂ、 ８ｃ。
８ｂ、 ８ｃ。
６ｄを介して消去ゲート電極７を形成しているので、ト
ンネル酸化膜６ａ、 ８ｂ、 Ｂｅ、 ６ｄとゲート酸
化膜４ａ。
ンネル酸化膜６ａ、 ８ｂ、 Ｂｅ、 ６ｄとゲート酸
化膜４ａ。
４ｂ、 ４ｃ、 ４ｄとは別々に形成できる。したがっ
て、トンネル酸化膜８ａ、 ８ｂ、 Ｂｅ、 ８ｄは消
去電圧に応じて最適化できる。また、前記ゲート酸化膜
４ａ、 ４ｂ。
て、トンネル酸化膜８ａ、 ８ｂ、 Ｂｅ、 ８ｄは消
去電圧に応じて最適化できる。また、前記ゲート酸化膜
４ａ、 ４ｂ。
４ｃ、 ４ｄも消去特性向上のために薄膜化する必要が
ないためソース接合耐圧、表面耐圧を充分高くできる。
ないためソース接合耐圧、表面耐圧を充分高くできる。
また、チャネルと接するソース拡散層２の濃度は、消去
特性と独立に設定できるため、バンド間トンネル現象に
よって誘起される接合リーク電流を十分に抑えることが
可能となり、不揮発性半導体装置の単一電源動作（例え
ば５Ｖ）の実現を可能とする。
特性と独立に設定できるため、バンド間トンネル現象に
よって誘起される接合リーク電流を十分に抑えることが
可能となり、不揮発性半導体装置の単一電源動作（例え
ば５Ｖ）の実現を可能とする。
なお、上記第１の実施例では、消去ゲート電極７をソー
ス拡散層２に電気的に接続しているが、ドレイン拡散層
３ａ、 ８ｂ、 ３ｃ、 ａｄに電気的に接続してもよ
い。この場合、チャネルと接するドレイン拡散層２の濃
度は、書込み特性から最適化することができる。
ス拡散層２に電気的に接続しているが、ドレイン拡散層
３ａ、 ８ｂ、 ３ｃ、 ａｄに電気的に接続してもよ
い。この場合、チャネルと接するドレイン拡散層２の濃
度は、書込み特性から最適化することができる。
第５図は本発明の第２の実施例に係わる不揮発性半導体
装置を示すものである。また、第６図は前記第５図のＤ
−Ｄ’締に沿う断面図、第７図は前記第５図のＥ−Ｅ’
線に沿う断面図をそれぞれ示している。
装置を示すものである。また、第６図は前記第５図のＤ
−Ｄ’締に沿う断面図、第７図は前記第５図のＥ−Ｅ’
線に沿う断面図をそれぞれ示している。
この不揮発性半導体装置は、ｐ型シリコン基板１の表面
領域にはメモリセルの共通のソース拡散層２及びドレイ
ン拡散層３ａ、 ３ｂ、 ３ｃ、 ３ｄが形成されてい
る。これらソース拡散層２及びドレイン拡散層３ａ、
３ｂ、 ３ｃ、 ａｄ間のチャネル領域上にはゲート酸
化膜４ａ、 ４ｂ、 ４ｃ、 ４ｄが形成されている。
領域にはメモリセルの共通のソース拡散層２及びドレイ
ン拡散層３ａ、 ３ｂ、 ３ｃ、 ３ｄが形成されてい
る。これらソース拡散層２及びドレイン拡散層３ａ、
３ｂ、 ３ｃ、 ａｄ間のチャネル領域上にはゲート酸
化膜４ａ、 ４ｂ、 ４ｃ、 ４ｄが形成されている。
ドレイン拡散層３ａ、 ３ｂ、 Ｂｅ、 ３ｄ寄りのゲ
ート酸化膜４ａ、 ４ｂ、 ４ｃ、 ４ｄ上には浮遊ゲ
ート電極５ａ、 ５ｂ、 ５ｃ。
ート酸化膜４ａ、 ４ｂ、 ４ｃ、 ４ｄ上には浮遊ゲ
ート電極５ａ、 ５ｂ、 ５ｃ。
５ｄが形成されている。浮遊ゲート電極５ａ、 ５ｂ、
５ｃ。
５ｃ。
５ｄ上には絶縁膜８ａ、 ８ｂが形成されている。浮遊
ゲート電極５ａ、 ５ｂ上の絶縁膜８ａ、 ｇｂ上及び
ソース拡散層２寄りのゲート酸化膜４ａ、４ｂ、 ４ｃ
、 ４ｄには、制御ゲート電極９ａ、 ９ｂが、いわゆ
るオフセット構造をとるようにして形成されている。浮
遊ゲート電極５ａ、 ５ｃの側壁であって、制御ゲート
９ａを共有し、かつ、隣接する浮遊ゲート電極５ａ、
５ｅが互いに対向する側には、それぞれトンネル酸化膜
６ａ。
ゲート電極５ａ、 ５ｂ上の絶縁膜８ａ、 ｇｂ上及び
ソース拡散層２寄りのゲート酸化膜４ａ、４ｂ、 ４ｃ
、 ４ｄには、制御ゲート電極９ａ、 ９ｂが、いわゆ
るオフセット構造をとるようにして形成されている。浮
遊ゲート電極５ａ、 ５ｃの側壁であって、制御ゲート
９ａを共有し、かつ、隣接する浮遊ゲート電極５ａ、
５ｅが互いに対向する側には、それぞれトンネル酸化膜
６ａ。
６ｃが設けられている。トンネル酸化Ｊ１８ａ、 ６ｃ
を浮遊ゲート電極５ａ、 ５ｅとの間に挟み込んで消去
ゲート電極７が形成されている。また、消去ゲート電極
７は、ソース領域に引き出され、前記チャネル領域に隣
接する領域から十分に離れた位置でソース拡散層２に接
続されている。
を浮遊ゲート電極５ａ、 ５ｅとの間に挟み込んで消去
ゲート電極７が形成されている。また、消去ゲート電極
７は、ソース領域に引き出され、前記チャネル領域に隣
接する領域から十分に離れた位置でソース拡散層２に接
続されている。
前記第２の実施例では、ソース拡散層２及びドレイン拡
散層８ａ、 ３ｂ、 ３ｃ、 ａｄ間のチャネル領域上
であって、そのソース拡散１１２寄りに制御ゲート電極
９ａ、 ９ｂが形成されたオフセット構造をとっている
。これにより、浮遊ゲート電極５ａ、 ５ｂ、 ５ｃ。
散層８ａ、 ３ｂ、 ３ｃ、 ａｄ間のチャネル領域上
であって、そのソース拡散１１２寄りに制御ゲート電極
９ａ、 ９ｂが形成されたオフセット構造をとっている
。これにより、浮遊ゲート電極５ａ、 ５ｂ、 ５ｃ。
５ｄから消去ゲート電極７へ電荷を抜き取る際に、電荷
の抜き過ぎ（オーバーイレーズ）を起こしても、セルの
チャネルが電気的に導通するという不都合を防止できる
。なお、消去ゲート電極７に必要な電位を与えて、浮遊
ゲート５ａ、 ５ｂ、 ５ｃ、 ５ｄから前記消去ゲー
ト ７ヘトンネル酸化膜６ａ、 ８ｂ、 Ｂｅ。
の抜き過ぎ（オーバーイレーズ）を起こしても、セルの
チャネルが電気的に導通するという不都合を防止できる
。なお、消去ゲート電極７に必要な電位を与えて、浮遊
ゲート５ａ、 ５ｂ、 ５ｃ、 ５ｄから前記消去ゲー
ト ７ヘトンネル酸化膜６ａ、 ８ｂ、 Ｂｅ。
６ｄを通して電荷を抜き取ることにより、電気的に書換
えを行うことが可能である。
えを行うことが可能である。
このような構成によれば、浮遊ゲート電極５ａ。
５ｂ、 ５ｃ、 ５ｄ及び消去ゲート電極７間に十分に
薄いトンネル酸化膜８ａ、 ６ｂ、 ６ｃ、 ａｄが形
成されている。
薄いトンネル酸化膜８ａ、 ６ｂ、 ６ｃ、 ａｄが形
成されている。
このため、前記第１の実施例に示す効果と同様の効果を
得ることができる。
得ることができる。
なお、前記１２の実施例では、消去ゲート電極７は、ソ
ース拡散層２に電気的に接続されているが、ドレイン拡
散層３ａ、 ８ｂ、 ３ｃ、 ３ｄに電気的に接続され
てもよい。
ース拡散層２に電気的に接続されているが、ドレイン拡
散層３ａ、 ８ｂ、 ３ｃ、 ３ｄに電気的に接続され
てもよい。
第８図は本発明の第３の実施例に係わる不揮発性半導体
装置を示すものである。また、第９図は前記第８図のＦ
−Ｆ’線に沿う断面図、第１Ｏ図は前記第８図のＧ−Ｇ
’線に沿う断面図、第１１図は前記第８図のＨ−Ｈ’線
に沿う断面図をそれぞれ示している。
装置を示すものである。また、第９図は前記第８図のＦ
−Ｆ’線に沿う断面図、第１Ｏ図は前記第８図のＧ−Ｇ
’線に沿う断面図、第１１図は前記第８図のＨ−Ｈ’線
に沿う断面図をそれぞれ示している。
この不揮発性半導体装置は、ｐ型シリコン基板１の表面
領域にはメモリセルの共通のソース拡散層２及びドレイ
ン拡散層３ａ、 ８ｂ、 ３ｃ、 ３ｄが形成されてい
る。これらソース拡散層２及びドレイン拡散層３ａ、
３ｂ、 Ｂｅ、 ３ｄ間のチャネル領域上にはゲート酸
化膜４ａ、 ４ｂ、 ４ｃ、 ４ｄを介して浮遊ゲート
電ｅ［ｓ５ａ、 ５ｂ、 ５ｃ、 ５ｄが形成されてい
る。浮遊ゲート電極５ａ、 ５ｂ、 ５ｃ、 ５ｄ上に
は絶縁膜８ａ、 ８ｂを介して制御ゲート電極９ａ、
９ｂが形成されている。浮遊ゲート電極５ａ、 ５ｂ、
５ｃ、 ５ｄの側壁を含む所定の位置にはトンネル酸
化膜６ａ、 ６ｂ、 ６ｃ、 Ｅｔｄが形成されている
。具体的には、トンネル酸化膜８ａ、 Ｂｅは、前記チ
ャネル領域から十分に離れた位置であって、制御ゲート
９ａを共有し、かつ、隣接する浮遊ゲート電極５ａ、
５ｃが互いに対向する領域付近にそれぞれ設けられてい
る。トンネル酸化膜８ａ、 ８ｂ、 ６ｃ。
領域にはメモリセルの共通のソース拡散層２及びドレイ
ン拡散層３ａ、 ８ｂ、 ３ｃ、 ３ｄが形成されてい
る。これらソース拡散層２及びドレイン拡散層３ａ、
３ｂ、 Ｂｅ、 ３ｄ間のチャネル領域上にはゲート酸
化膜４ａ、 ４ｂ、 ４ｃ、 ４ｄを介して浮遊ゲート
電ｅ［ｓ５ａ、 ５ｂ、 ５ｃ、 ５ｄが形成されてい
る。浮遊ゲート電極５ａ、 ５ｂ、 ５ｃ、 ５ｄ上に
は絶縁膜８ａ、 ８ｂを介して制御ゲート電極９ａ、
９ｂが形成されている。浮遊ゲート電極５ａ、 ５ｂ、
５ｃ、 ５ｄの側壁を含む所定の位置にはトンネル酸
化膜６ａ、 ６ｂ、 ６ｃ、 Ｅｔｄが形成されている
。具体的には、トンネル酸化膜８ａ、 Ｂｅは、前記チ
ャネル領域から十分に離れた位置であって、制御ゲート
９ａを共有し、かつ、隣接する浮遊ゲート電極５ａ、
５ｃが互いに対向する領域付近にそれぞれ設けられてい
る。トンネル酸化膜８ａ、 ８ｂ、 ６ｃ。
６ｄを浮遊ゲート電極５ａ、 ５ｂ、 ５ｃ、 ５ｄと
の間に挟み込んで消去ゲート電極７が形成されている。
の間に挟み込んで消去ゲート電極７が形成されている。
この消去ゲート電極７は、４つの浮遊ゲート電極５ａ。
５ｂ、 ５ｃ、 ５ｄに共通して設けられている。また
、消去ゲート電極７は、その一部がソース領域に引き出
され、前記チャネル領域に隣接する領域から十分に離れ
た位置でソース拡散層２に接続されている。
、消去ゲート電極７は、その一部がソース領域に引き出
され、前記チャネル領域に隣接する領域から十分に離れ
た位置でソース拡散層２に接続されている。
このような構成によれば、トンネル酸化膜６ａ。
８ｂ、 ８ｃ、６ｄは、浮遊ゲート電極５ａ、 ５ｂ、
５ｃ、 ５ｄ及び消去ゲート電極７間に形成されてい
る。また、消去ゲート電極７は、チャネル領域から十分
に離れた位置に設けられている。このため、前記第１の
実施例に示す効果と同様の効果を得ることができる。
５ｃ、 ５ｄ及び消去ゲート電極７間に形成されてい
る。また、消去ゲート電極７は、チャネル領域から十分
に離れた位置に設けられている。このため、前記第１の
実施例に示す効果と同様の効果を得ることができる。
なお、前記第２の実施例では、消去ゲート電極７は、ソ
ース拡散層２に電気的に接続されているが、ドレイン拡
散層３ａ、 ３ｂ、 ３ｃ、 ３ｄに電気的に接続され
てもよい。
ース拡散層２に電気的に接続されているが、ドレイン拡
散層３ａ、 ３ｂ、 ３ｃ、 ３ｄに電気的に接続され
てもよい。
［発明の効果］
以上、説明したように本発明の不揮発性半導体装置によ
れば次のような効果を奏する。
れば次のような効果を奏する。
トンネル酸化膜は、浮遊ゲート電極の側壁であって、制
御ゲートを共有し、かつ、隣接する２つの浮遊ゲート電
極が互いに対向する側にそれぞれ設けられている。また
、このトンネル酸化膜を浮遊ゲート電極との間に挟み込
んで消去ゲート電極が形成されている。また、消去ゲー
ト電極は、メモリセルのチャネル領域に隣接する領域か
ら十分に離れた位置でソース拡散層に接続されている。
御ゲートを共有し、かつ、隣接する２つの浮遊ゲート電
極が互いに対向する側にそれぞれ設けられている。また
、このトンネル酸化膜を浮遊ゲート電極との間に挟み込
んで消去ゲート電極が形成されている。また、消去ゲー
ト電極は、メモリセルのチャネル領域に隣接する領域か
ら十分に離れた位置でソース拡散層に接続されている。
即ち、トンネル酸化膜は消去電圧に応じて最適化できる
と共に、ゲート酸化膜も消去特性向上のために薄膜化す
る必要がないためソース接合耐圧、表面耐圧を充分高く
できる。従って、バンド間トンネル現象によって誘起さ
れる接合リーク電流を十分に抑えることができ、不揮発
性半導体装置の単一電源動作（例えば５Ｖ）が可能とな
るため、従来の一括消去型ＥＦＲＯＭセルよりも信頼性
が高い１トランジスタ／セルの電気的消去可能な不揮発
性メモリ装置を提供することができる。
と共に、ゲート酸化膜も消去特性向上のために薄膜化す
る必要がないためソース接合耐圧、表面耐圧を充分高く
できる。従って、バンド間トンネル現象によって誘起さ
れる接合リーク電流を十分に抑えることができ、不揮発
性半導体装置の単一電源動作（例えば５Ｖ）が可能とな
るため、従来の一括消去型ＥＦＲＯＭセルよりも信頼性
が高い１トランジスタ／セルの電気的消去可能な不揮発
性メモリ装置を提供することができる。
第１図は本発明の第１の実施例に係わる不揮発性メモリ
装置について説明するための断面図、第２図は前記第１
図のＡ−Ａ’線に沿う断面図、第３図は前記第１図のＢ
−Ｂ’線に沿う断面図、第４図は前記第１図のｃ−ｃ’
線に沿う断面図、第５図は本発明の第２の実施例に係わ
る不揮発性メモリ装置について説明するための断面図、
第６図は前記第５図のＤ−Ｄ’線に沿う断面図、第７図
は前記第５図のＥ−Ｅ’線に沿う断面図、第８図は本発
明の第３の実施例に係わる不揮発性メモリ装置について
説明するための断面図、第９図は前記第８図のＦ−Ｆ’
線に沿う断面図、第１０図は前記１８図のＧ−Ｇ’線に
沿う断面図、第１１図は前記第８図のＨ−Ｈ’線に沿う
断面図、第１２図は従来の不揮発性半導体装置について
説明するための断面図である。 １・・・ｐ型シリコン基板、２・・・ソース拡散層、３
ａ、 ３ｂ、 ３ｃ、 ８ｄ−・・ドレイン拡散層、４
ａ、 ４ｂ、 ４ｃ。 ４ｄ・・・ゲート酸化膜、５ａ、 ５ｂ、 ５ｃ、 ５
ｄ・・・浮遊ゲート電極、８ａ、 ８ｂ、 Ｂｅ、 ８
ｄ・・・トンネル酸化膜、７・・・消去ゲート電極（ソ
ース電極） 、８ａ、 ８ｂ・・・絶縁膜、９ａ、 ９
ｂ−制御ゲート電極、１０ａ、 １０ｂ・ＣＶ Ｄ酸
化膜、１１・Ｂ Ｐ Ｓ Ｇ膜、１２ａ、 １２ｂ−ビ
ット線、１３・・・フィールド酸化膜。
装置について説明するための断面図、第２図は前記第１
図のＡ−Ａ’線に沿う断面図、第３図は前記第１図のＢ
−Ｂ’線に沿う断面図、第４図は前記第１図のｃ−ｃ’
線に沿う断面図、第５図は本発明の第２の実施例に係わ
る不揮発性メモリ装置について説明するための断面図、
第６図は前記第５図のＤ−Ｄ’線に沿う断面図、第７図
は前記第５図のＥ−Ｅ’線に沿う断面図、第８図は本発
明の第３の実施例に係わる不揮発性メモリ装置について
説明するための断面図、第９図は前記第８図のＦ−Ｆ’
線に沿う断面図、第１０図は前記１８図のＧ−Ｇ’線に
沿う断面図、第１１図は前記第８図のＨ−Ｈ’線に沿う
断面図、第１２図は従来の不揮発性半導体装置について
説明するための断面図である。 １・・・ｐ型シリコン基板、２・・・ソース拡散層、３
ａ、 ３ｂ、 ３ｃ、 ８ｄ−・・ドレイン拡散層、４
ａ、 ４ｂ、 ４ｃ。 ４ｄ・・・ゲート酸化膜、５ａ、 ５ｂ、 ５ｃ、 ５
ｄ・・・浮遊ゲート電極、８ａ、 ８ｂ、 Ｂｅ、 ８
ｄ・・・トンネル酸化膜、７・・・消去ゲート電極（ソ
ース電極） 、８ａ、 ８ｂ・・・絶縁膜、９ａ、 ９
ｂ−制御ゲート電極、１０ａ、 １０ｂ・ＣＶ Ｄ酸
化膜、１１・Ｂ Ｐ Ｓ Ｇ膜、１２ａ、 １２ｂ−ビ
ット線、１３・・・フィールド酸化膜。
Claims (11)
- （１）第１導電型の半導体基板と、前記半導体基板の表
面領域に形成される第２導電型の第１及び第２の領域と
、前記第１及び第２の領域間のチャネル領域と、前記チ
ャネル領域上に形成され、電気的に浮遊状態にされる第
１の電極と、前記第１の電極上に第１の絶縁膜を介して
形成される第２の電極と、前記第１の電極の側壁を含む
所定の位置に形成される第２の絶縁膜と、前記第２の絶
縁膜を前記第１の電極との間に挟み込んで形成されると
共に、前記第１及び第２の領域の少なくとも一方に電気
的に接続され、かつ、その接続部が前記チャネル領域に
隣接する領域から一定距離だけ離れて設けられる第３の
電極とを具備することを特徴とする不揮発性半導体装置
。 - （２）第１導電型の半導体基板と、前記半導体基板の表
面領域に形成される第２導電型の第１及び第２の領域と
、前記第１及び第２の領域間のチャネル領域と、前記第
１の領域に接するチャネル領域上に形成され、電気的に
浮遊状態にされる第１の電極と、前記第１の電極上に第
１の絶縁膜を介して形成されると共に、前記第２の領域
に接するチャネル領域上に形成される第２の電極と、前
記第１の電極の側壁を含む所定の位置に形成される第２
の絶縁膜と、前記第２の絶縁膜を前記第１の電極との間
に挟み込んで形成されると共に、前記第１及び第２の領
域の少なくとも一方に電気的に接続され、かつ、その接
続部が前記チャネル領域に隣接する領域から一定距離だ
け離れて設けられる第３の電極とを具備することを特徴
とする不揮発性半導体装置。 - （３）第１導電型の半導体基板と、前記半導体基板の表
面領域に形成される第２導電型の第１及び第２の領域と
、前記第１及び第２の領域間のチャネル領域と、前記チ
ャネル領域上に形成され、電気的に浮遊状態にされる第
１の電極と、前記第１の電極上に第１の絶縁膜を介して
形成される第２の電極とを有するトランジスタが複数個
マトリックス状に配置されている不揮発性半導体装置に
おいて、第１の電極の側壁であって、第２の電極を共有
し、かつ、隣接する２つの第１の電極が互いに対向する
側にそれぞれ形成される第２の絶縁膜と、少なくとも前
記２つの第１の電極間に前記第２の絶縁膜を介して形成
されると共に、前記第１及び第２の領域の少なくとも一
方に電気的に接続され、かつ、その接続部が前記トラン
ジスタのチャネル領域に隣接する領域から一定距離だけ
離れて設けられる第３の電極とを具備することを特徴と
する不揮発性半導体装置。 - （４）第１導電型の半導体基板と、前記半導体基板の表
面領域に形成される第２導電型の第１及び第２の領域と
、前記第１及び第２の領域間のチャネル領域と、前記第
１の領域に接するチャネル領域上に形成され、電気的に
浮遊状態にされる第１の電極と、前記第１の電極上に第
１の絶縁膜を介して形成されると共に、前記第２の領域
に接するチャネル領域上に形成される第２の電極とを有
するトランジスタが複数個マトリックス状に配置されて
いる不揮発性半導体装置において、第１の電極の側壁で
あって、第２の電極を共有し、かつ、隣接する２つの第
１の電極が互いに対向する側にそれぞれ形成される第２
の絶縁膜と、少なくとも前記２つの第１の電極間に前記
第２の絶縁膜を介して形成されると共に、前記第１及び
第２の領域の少なくとも一方に電気的に接続され、かつ
、その接続部が前記トランジスタのチャネル領域に隣接
する領域から一定距離だけ離れて設けられる第３の電極
とを具備することを特徴とする不揮発性半導体装置。 - （５）前記第１又は第２の領域は、少なくとも２種以上
の濃度を有する不純物領域の重ね合わせで構成されてお
り、かつ、前記不純物領域は、前記第１及び第２の領域
間のチャネル領域に隣接する部分が最も低濃度となって
いることを特徴とする請求項１乃至４のいずれか１項に
記載の不揮発性半導体装置。 - （６）前記第１又は第２の領域は、少なくとも２種以上
の濃度を有する不純物領域の重ね合わせで構成されてお
り、かつ、前記不純物領域は、前記第３の電極に電気的
に接続する部分が最も高濃度となっていることを特徴と
する請求項１乃至４のいずれか１項に記載の不揮発性半
導体装置。 - （７）前記第１又は第２の領域は、少なくとも２種以上
の濃度を有する不純物領域の重ね合わせで構成されてお
り、かつ、前記不純物領域は、前記第１及び第２の領域
間のチャネル領域に隣接する部分の濃度が、前記第３の
電極に電気的に接続する部分の濃度よりも一桁以上低く
なっていることを特徴とする請求項１乃至４のいずれか
１項に記載の不揮発性半導体装置。 - （８）前記第３の電極に必要な電位を与え、前記第１の
電極に蓄えられた電荷を前記第２の絶縁膜を通して抜き
取ることにより、電気的な書き換えを行う手段を具備す
ることを特徴とする請求項１乃至４のいずれか１項に記
載の不揮発性半導体装置。 - （９）前記第１及び第２の電極は、多結晶シリコン、シ
リサイド又はこれらの積層構造からなることを特徴とす
る請求項１乃至４のいずれか１項に記載の不揮発性半導
体装置。 - （１０）前記第３の電極は、多結晶シリコンからなるこ
とを特徴とする請求項１乃至４のいずれか１項に記載の
不揮発性半導体装置。 - （１１）前記第２の絶縁膜は、多結晶シリコンの酸化膜
からなることを特徴とする請求項１乃至４のいずれか１
項に記載の不揮発性半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2036323A JP2807304B2 (ja) | 1990-02-19 | 1990-02-19 | 不揮発性半導体装置 |
| KR1019910002228A KR940005898B1 (ko) | 1990-02-19 | 1991-02-09 | 불휘발성 반도체장치 |
| DE69115079T DE69115079T2 (de) | 1990-02-19 | 1991-02-19 | Nichtflüchtige Halbleitervorrichtung. |
| EP91102343A EP0443515B1 (en) | 1990-02-19 | 1991-02-19 | Nonvolatile semiconductor device |
| US07/656,794 US5229632A (en) | 1990-02-19 | 1991-02-19 | Electrically erasable memory device having erase-electrode connected to substrate junction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2036323A JP2807304B2 (ja) | 1990-02-19 | 1990-02-19 | 不揮発性半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03240275A true JPH03240275A (ja) | 1991-10-25 |
| JP2807304B2 JP2807304B2 (ja) | 1998-10-08 |
Family
ID=12466630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2036323A Expired - Fee Related JP2807304B2 (ja) | 1990-02-19 | 1990-02-19 | 不揮発性半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5229632A (ja) |
| EP (1) | EP0443515B1 (ja) |
| JP (1) | JP2807304B2 (ja) |
| KR (1) | KR940005898B1 (ja) |
| DE (1) | DE69115079T2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3104319B2 (ja) * | 1991-08-29 | 2000-10-30 | ソニー株式会社 | 不揮発性記憶装置 |
| FR2683664A1 (fr) * | 1991-11-13 | 1993-05-14 | Sgs Thomson Microelectronics | Memoire integree electriquement programmable a un seuil transistor. |
| JPH05326978A (ja) * | 1992-05-21 | 1993-12-10 | Rohm Co Ltd | 半導体記憶装置およびその製造方法 |
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| JP2643860B2 (ja) * | 1994-10-26 | 1997-08-20 | 日本電気株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
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1990
- 1990-02-19 JP JP2036323A patent/JP2807304B2/ja not_active Expired - Fee Related
-
1991
- 1991-02-09 KR KR1019910002228A patent/KR940005898B1/ko not_active IP Right Cessation
- 1991-02-19 US US07/656,794 patent/US5229632A/en not_active Expired - Fee Related
- 1991-02-19 DE DE69115079T patent/DE69115079T2/de not_active Expired - Fee Related
- 1991-02-19 EP EP91102343A patent/EP0443515B1/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US5229632A (en) | 1993-07-20 |
| KR910016084A (ko) | 1991-09-30 |
| JP2807304B2 (ja) | 1998-10-08 |
| EP0443515B1 (en) | 1995-12-06 |
| DE69115079T2 (de) | 1996-05-15 |
| EP0443515A3 (en) | 1992-03-25 |
| KR940005898B1 (ko) | 1994-06-24 |
| DE69115079D1 (de) | 1996-01-18 |
| EP0443515A2 (en) | 1991-08-28 |
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