JPS61163660A - 半導体記憶素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は２層ゲート電極構造を有する半導体記憶素子の
上部層ゲート電極に関する。

〔従来の技術〕

従来の半導体記憶素子の構造は、第２図に示すように、
下部層ゲート、上部層ゲート共、高濃度のリンがドープ
されたポリシリコンにより構成されていた。ここに１１
はリンがドープされた上部層ポリシリコンゲート、１２
はＳ１０．膜、１３はリンがドープされた下部層ポリシ
リコンゲート、１４はＳ１０．膜、１５はＮ１拡散層、
１６はＰ型シリコン基板である。

〔発明が解決しようとする問題点〕

しかし、前述の従来技術では、リンがドープされたポリ
シリコンのシート抵抗が約２００と高い。かつ上部層ゲ
ート電極は、第３図に示すようにワードラインとして使
用されているため、メモリ容量の増大に供うワードライ
ン幅の減少、ワードライン長の増加により、ワードライ
ンの抵抗が増加し、ワードライン終点のメモリ素子のア
クセスタイムの遅延を増加させる、という欠点を解決す
る。

−そこで本発明はこのような問題点を解決するものでそ
の目的とするところは、低抵抗の上部層ゲート電極構造
を提供するところにある。

〔問題点を解決するための手段〕

本発明の不揮発性記憶素子は、記憶素子の上部層ゲート
電極を高融点金属のポリサイド構造とすることを特徴と
する。

〔実施例〕

第１図は、本発明の実施例における半導体不揮発性記憶
素子の断面図である。ここに１１〜１６は第２図のそれ
と同様。２１はタングステンポリサイドである。第１図
の様に上部層ゲート電極にタングステンシリサイドを用
いることにより、上部層ゲート電極のシート抵抗は２〜
５Ω／口の低抵抗となり、従来のシート抵抗の約１０分
の１程度となる。

また、ワードラインの信号遅延時間ｔム　は次式％式％ 上式を用いて計算すると、上部層ゲート電極構造をリン
ドープポリシリコンから、タングステンシリサイドに変
更することにより、約５０％アクセス時間が短縮できる
。尚、タンタルポリサイド。チタンポリサイド等の高融
点金属のポリサイドを用いても、同様またはそれ以上の
効果がある。

〔発明の効果〕

以上述べたように本発明によれば、不揮発性記憶素子の
上部層ゲート電極に高融点金属のぎりサイドを用いるこ
とにより、従来のりンドープボリシ＋７　コンを用いる
場合の約５０％のアクセス時間の高速不揮発性記憶素子
の実現が可能となる。

【図面の簡単な説明】

第’Ｉ　ＦＩＡは、本発明の半導体記憶素子の一実施例
を示す断面図。 第２ｇは、従来の半導体記憶素子の断面図。 １０・・・・・・タングステンポリサイド１１・・・・
・・リンドープされた上部層ポリシリコンゲート １２・・・・・・Ｓ　１０．膜 １３・・・・・・リンドープされた下部層ポリシリコン
ゲート １４・・・・・・Ｓ１０．ｖ４ １５・・・・・・Ｎ＋拡散層 １６・・・・・・Ｐ型シリコン基板 以上

Claims (1)

【特許請求の範囲】
1. ２層ゲート電極構造を有するＭＯＳ型トランジスタによ
   り構成される不揮発性記憶素子において、前記不揮発性
   記憶素子の上部層ゲート電極を高融点金属のポリサイド
   構造とすることを特徴とする半導体記憶素子。