JPS596068B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPS596068B2 JPS596068B2 JP50066554A JP6655475A JPS596068B2 JP S596068 B2 JPS596068 B2 JP S596068B2 JP 50066554 A JP50066554 A JP 50066554A JP 6655475 A JP6655475 A JP 6655475A JP S596068 B2 JPS596068 B2 JP S596068B2
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- memory device
- semiconductor memory
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- polycrystalline silicon
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
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- Semiconductor Memories (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体メモリ装置に関し、特にメモリ・１セル
が１つの記憶用容量素子と１つのスイッチング素子から
なる（以下、ＩＴＲＳ型メモリと称す）半導体メモリ装
置を対象とする。
が１つの記憶用容量素子と１つのスイッチング素子から
なる（以下、ＩＴＲＳ型メモリと称す）半導体メモリ装
置を対象とする。
ＩＴＲＳ型メモリにおいて、情報は記憶容量Ｃｓに蓄積
された電荷量Ｑであり、読み出した場 Ｊ合の信号△Ｖ
は次式（１）で与えられる。
された電荷量Ｑであり、読み出した場 Ｊ合の信号△Ｖ
は次式（１）で与えられる。
Ａｖ−： Ｑ ・・・・・・・・・（１）ｃＳ＋ｎＣＤ
ここで、ＣＤは１メモリ・セル当りのビットラインの寄
生容量、ｎは１つのビットラインに接続されるメモリ・
セルの数である。
生容量、ｎは１つのビットラインに接続されるメモリ・
セルの数である。
上記ＩＴＲＳ型メモリで大記憶容量化（１６にビット、
６４にビット・−・ ・・ ）を図ろうとすると、１本
のビットラインに接続されるメモリ・セルの数が多くな
り、（１）式より明らかなように検出レベルが小さくな
るため読み出しが困難となる。
６４にビット・−・ ・・ ）を図ろうとすると、１本
のビットラインに接続されるメモリ・セルの数が多くな
り、（１）式より明らかなように検出レベルが小さくな
るため読み出しが困難となる。
このため、記憶容量Ｃｓの値を大きくしようとすると、
メモリ・セルの占有面積が大きくなり、これに伴なつて
寄生容量ＣＤも大きくなり、検出レベル△Ｖの改善は図
れないとともに、集積度が低下してしまう。したがつて
、従来のＩＴＲＳ型メモリ装置の大容量化には限界があ
つた。本発明は上記問題を解決するためなされたもので
、その目的とするところは、大記憶容量化が可能な半導
体メモリ装置を提供することにある。
メモリ・セルの占有面積が大きくなり、これに伴なつて
寄生容量ＣＤも大きくなり、検出レベル△Ｖの改善は図
れないとともに、集積度が低下してしまう。したがつて
、従来のＩＴＲＳ型メモリ装置の大容量化には限界があ
つた。本発明は上記問題を解決するためなされたもので
、その目的とするところは、大記憶容量化が可能な半導
体メモリ装置を提供することにある。
本発明の他の目的は、小さな占有面積のメモリ・セルを
有する半導体メモリ装置を提供することにある。本発明
によれば、１つの記憶用容量素子と１つのスイッチング
素子とが直列接続されたメモリ・セルの記憶用容量素子
は、基板上に第１の絶縁膜を介して形成された第１の導
体層と、該第１の導体層上に形成された第２の絶縁膜と
、該第２の絶縁膜上に形成された第２の導体層とから成
ることを特徴とする。
有する半導体メモリ装置を提供することにある。本発明
によれば、１つの記憶用容量素子と１つのスイッチング
素子とが直列接続されたメモリ・セルの記憶用容量素子
は、基板上に第１の絶縁膜を介して形成された第１の導
体層と、該第１の導体層上に形成された第２の絶縁膜と
、該第２の絶縁膜上に形成された第２の導体層とから成
ることを特徴とする。
以下、実施例にそつて図面を参照し、本発明を具体的に
説明する。
説明する。
第１図ａ−ｅは、本発明に係るＩＴＲＳ型メモリ装置の
製造工程断面図の一例を示すものである。
製造工程断面図の一例を示すものである。
本発明においては、半導体基板上に構成された記憶容量
の占有面積の実質的減少をさせるため、同一半導体領域
上に２つの記憶容量素子を形成する。このため、本発明
においては同図ａ−ｅに示すような製造工程により半導
体メモリ装置を形成する。（ａ）ｎ−型基板１上にフィ
ールド絶縁膜となるＳｉＯ２膜２を形成する。（ｂ）ス
イッチングＭＩＳＦＥＴ（絶縁ゲート型電界効果トラン
ジスタ、以下同じ）を形成すべき半導体領域上および記
憶用容量素子を形成すべき半導体領域上のＳｉＯ２膜２
を選択的に除去し、然る後ゲート絶縁膜となるべき薄い
ＳｉＯ２膜７を形成する。
の占有面積の実質的減少をさせるため、同一半導体領域
上に２つの記憶容量素子を形成する。このため、本発明
においては同図ａ−ｅに示すような製造工程により半導
体メモリ装置を形成する。（ａ）ｎ−型基板１上にフィ
ールド絶縁膜となるＳｉＯ２膜２を形成する。（ｂ）ス
イッチングＭＩＳＦＥＴ（絶縁ゲート型電界効果トラン
ジスタ、以下同じ）を形成すべき半導体領域上および記
憶用容量素子を形成すべき半導体領域上のＳｉＯ２膜２
を選択的に除去し、然る後ゲート絶縁膜となるべき薄い
ＳｉＯ２膜７を形成する。
このとき、上記記憶用容量素子を形成すべき半導体領域
は、２つのスィツチングＭＩＳＦＥＴに対して共用され
るよう構成する。次に多結晶シリコン層３を上記基体表
面のＭＩＳＦＥＴのゲート電極となる部分および記憶用
容量素子を形成すべき部分に選択的に形成する。
は、２つのスィツチングＭＩＳＦＥＴに対して共用され
るよう構成する。次に多結晶シリコン層３を上記基体表
面のＭＩＳＦＥＴのゲート電極となる部分および記憶用
容量素子を形成すべき部分に選択的に形成する。
（ｃ）上記多結晶シリコン層３をマスクとして上記薄い
ＳｉＯ２膜２′を選択的にエツチング除去し、スイツチ
ングＭＩＳＦＥＴを構成するソース・ドレイン領域形成
のための窓開けを行う。
ＳｉＯ２膜２′を選択的にエツチング除去し、スイツチ
ングＭＩＳＦＥＴを構成するソース・ドレイン領域形成
のための窓開けを行う。
（ｄ）半導体不純物（例えばホウ素）をデイポジシヨン
し、多結晶シリコン層３を導体化するとともに、スイツ
チングＭＩＳＦＥＴのドレイン４、ソース５を拡散形成
する。
し、多結晶シリコン層３を導体化するとともに、スイツ
チングＭＩＳＦＥＴのドレイン４、ソース５を拡散形成
する。
このとき、導体化した多結晶シリコン層３″上には熱酸
化膜３が形成される。（ｅ）上記記憶用容量素子を構成
する導体層３１上に絶縁膜Ｓを介して上記同様な導電性
多結晶シリコン層６を形成するとともに、同図において
左側に配置したスイツチングＭＩＳＦＥＴのドレイン４
に接続する。
化膜３が形成される。（ｅ）上記記憶用容量素子を構成
する導体層３１上に絶縁膜Ｓを介して上記同様な導電性
多結晶シリコン層６を形成するとともに、同図において
左側に配置したスイツチングＭＩＳＦＥＴのドレイン４
に接続する。
このため、上記導電性多結晶シリコン層６を形成する前
に、予め上記ＭＩＳＦＥＴのドレイン領域上のＳｉＯ２
膜を部分的に除去するようにしておくものとする。
に、予め上記ＭＩＳＦＥＴのドレイン領域上のＳｉＯ２
膜を部分的に除去するようにしておくものとする。
然る後、所定の電気的接続を得るためのＡｌ配線層を選
択的に形成した後、基本全表面にＰＳＧ膜を形成して半
導体メモリ装置を得る（図示せず）第２図は本発明に係
る１ＴＲＳ型メモリ装置の２ビツト分に相当するメモリ
・セルＯ平面図の一例を示すものであり、第３図はその
回路図を示すものである。同図に示すように、本発明に
おいては２本のデイジツトラインＤｌ８，Ｄ２８に対す
る記憶用容量素子を形成する部分を共用しているため、
メモリ・チツプ上の記憶用容量素子の占める面積が実質
的に小さくなるため、集積度の向上が図られ、これに応
じて記憶容量の増大が図られる。
択的に形成した後、基本全表面にＰＳＧ膜を形成して半
導体メモリ装置を得る（図示せず）第２図は本発明に係
る１ＴＲＳ型メモリ装置の２ビツト分に相当するメモリ
・セルＯ平面図の一例を示すものであり、第３図はその
回路図を示すものである。同図に示すように、本発明に
おいては２本のデイジツトラインＤｌ８，Ｄ２８に対す
る記憶用容量素子を形成する部分を共用しているため、
メモリ・チツプ上の記憶用容量素子の占める面積が実質
的に小さくなるため、集積度の向上が図られ、これに応
じて記憶容量の増大が図られる。
この場合において、１本のデイジツトラインに接続され
るメモリ・セルの数が多くなれば、前記説明したように
寄生容量が大きくなるが、本発明においてはデイジツト
ライン間の間隔が十分大きく取れることより、このデイ
ジツトラインに対して垂直方向の記憶用容量素子の辺の
長さを長くして記憶容量値Ｃｓを大きくできるから問題
はない。なお、同図において、８はＡｌ配線層で構成さ
れたワードラインＷ，，Ｗ２であり、Ｃｌ，Ｃ２はＡ１
配線８とスイツチングＭＩＳＦＥＴのゲート電極３／と
の接続点であり、Ｃ３は一方のスイツチングＭＩＳＦＥ
Ｔのドレイン４と一方の記憶用容量素子の電極６との接
続点を示すものである。
るメモリ・セルの数が多くなれば、前記説明したように
寄生容量が大きくなるが、本発明においてはデイジツト
ライン間の間隔が十分大きく取れることより、このデイ
ジツトラインに対して垂直方向の記憶用容量素子の辺の
長さを長くして記憶容量値Ｃｓを大きくできるから問題
はない。なお、同図において、８はＡｌ配線層で構成さ
れたワードラインＷ，，Ｗ２であり、Ｃｌ，Ｃ２はＡ１
配線８とスイツチングＭＩＳＦＥＴのゲート電極３／と
の接続点であり、Ｃ３は一方のスイツチングＭＩＳＦＥ
Ｔのドレイン４と一方の記憶用容量素子の電極６との接
続点を示すものである。
また、本発明においては、第１層目の容量素子と、第２
層目の容量素子とは、その蓄積電荷量Ｑ読出電圧Ｖｓ特
性が異なるものであるが、読み出し信号△Ｖはこの特性
曲線の一部を用いており、上記両者は特性曲線の勾配が
同じとなるから問題にならない。本発明は前記実施例に
限定されず、種々の実施態様を採ることができる。
層目の容量素子とは、その蓄積電荷量Ｑ読出電圧Ｖｓ特
性が異なるものであるが、読み出し信号△Ｖはこの特性
曲線の一部を用いており、上記両者は特性曲線の勾配が
同じとなるから問題にならない。本発明は前記実施例に
限定されず、種々の実施態様を採ることができる。
例えば、同一半導体領域上に３層、あるいは４層の記憶
用容量素子を形成するものとしてもよい。
用容量素子を形成するものとしてもよい。
この場合、スイツチングＭＩＳＦＥＴとの配置が規則的
にならなくなるであろうことより、前記説明した２層構
造の場合が最も構成しやすいであろう。また、導電性多
結晶シリコン層間の層間絶縁膜は、多結晶シリコン熱酸
化膜の他、ＳｉＯ２膜あるいはＳｉ３Ｎ４膜であつても
よい。
にならなくなるであろうことより、前記説明した２層構
造の場合が最も構成しやすいであろう。また、導電性多
結晶シリコン層間の層間絶縁膜は、多結晶シリコン熱酸
化膜の他、ＳｉＯ２膜あるいはＳｉ３Ｎ４膜であつても
よい。
さらに、記憶用容量素子を構成する最上部に位置する電
極はＡｌ電極であつてもよい。また、多結晶シリコン電
極層のかわりにモリブデンその他の金属を用いることも
可能である。また、第２図において、ワードラインｗを
導電性多結晶シリコンにより縦方向に構成し、デイジツ
トラインＤをアルミニウム配線により横方向に構成した
１ＴＲＳ型メモリ・セルの場合にも同様に適用できる。
極はＡｌ電極であつてもよい。また、多結晶シリコン電
極層のかわりにモリブデンその他の金属を用いることも
可能である。また、第２図において、ワードラインｗを
導電性多結晶シリコンにより縦方向に構成し、デイジツ
トラインＤをアルミニウム配線により横方向に構成した
１ＴＲＳ型メモリ・セルの場合にも同様に適用できる。
この場合、ワードラインが従来の約１／２の長さとなる
から、出力検出レベルが大きくでき、大記憶容量化が図
れる。さらに、第４図に示すように、記憶用容量素子を
形成すべき基板表面にあらかじめｐ＋領域４″を形成す
るものとした１ＴＲＳ型メモリ・セルの場合も適用でき
る。
から、出力検出レベルが大きくでき、大記憶容量化が図
れる。さらに、第４図に示すように、記憶用容量素子を
形成すべき基板表面にあらかじめｐ＋領域４″を形成す
るものとした１ＴＲＳ型メモリ・セルの場合も適用でき
る。
また、ＭｌＳＦＥＴはｎチヤンネル型
ＭＩＳＦＥＴであつてもよいことはいうまでもないであ
ろう。
ろう。
第１図ａ−ｅは本発明に係る半導体メモリ装置の製造工
程断面図の一例を示し、第２図はその平面図の一例を示
し、第３図はその回路図の一例を示し、第４図は本発明
の他の一例を示す断面図である。 １・・・・・・基板、２・・・・・・フィールドＳｉＯ
２膜、７・・・・・・ゲートＳｉＯ２膜、３・・・・・
・多結晶シリコン層、３′，６・・・・・・導電性多結
晶シリコン層、？・・・・・・多結晶シリコン熱酸化膜
、４・・・・・・ドレイン、５・・・・・・ソース、８
・・・・・・Ａｌ配線層。
程断面図の一例を示し、第２図はその平面図の一例を示
し、第３図はその回路図の一例を示し、第４図は本発明
の他の一例を示す断面図である。 １・・・・・・基板、２・・・・・・フィールドＳｉＯ
２膜、７・・・・・・ゲートＳｉＯ２膜、３・・・・・
・多結晶シリコン層、３′，６・・・・・・導電性多結
晶シリコン層、？・・・・・・多結晶シリコン熱酸化膜
、４・・・・・・ドレイン、５・・・・・・ソース、８
・・・・・・Ａｌ配線層。
Claims (1)
- １ １つの記憶用容量素子と１つのスイッチング素子と
が直列接続されたメモリ・セルを有する半導体メモリ装
置であつて、前記記憶用容量素子は、基板上に第１の絶
縁膜を介して形成された第１の導体層と、該第１の導体
層上に形成された第２の絶縁膜と、該第２の絶縁膜上に
形成された第２の導体層とからなることを特徴とする半
導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50066554A JPS596068B2 (ja) | 1975-06-04 | 1975-06-04 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50066554A JPS596068B2 (ja) | 1975-06-04 | 1975-06-04 | 半導体メモリ装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59236604A Division JPS60121763A (ja) | 1984-11-12 | 1984-11-12 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5231627A JPS5231627A (en) | 1977-03-10 |
| JPS596068B2 true JPS596068B2 (ja) | 1984-02-08 |
Family
ID=13319239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50066554A Expired JPS596068B2 (ja) | 1975-06-04 | 1975-06-04 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS596068B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60103576U (ja) * | 1983-12-22 | 1985-07-15 | 日産ディーゼル工業株式会社 | 制振鋼板の溶接部構造 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4475118A (en) * | 1978-12-21 | 1984-10-02 | National Semiconductor Corporation | Dynamic MOS RAM with storage cells having a mainly insulated first plate |
| JPS58137242A (ja) * | 1982-02-09 | 1983-08-15 | Seiko Epson Corp | 集積回路装置 |
| US5049958A (en) * | 1989-01-27 | 1991-09-17 | Texas Instruments Incorporated | Stacked capacitors for VLSI semiconductor devices |
| JPH02191370A (ja) * | 1989-12-15 | 1990-07-27 | Seiko Epson Corp | 半導体装置 |
-
1975
- 1975-06-04 JP JP50066554A patent/JPS596068B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60103576U (ja) * | 1983-12-22 | 1985-07-15 | 日産ディーゼル工業株式会社 | 制振鋼板の溶接部構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5231627A (en) | 1977-03-10 |
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