JPH0576785B2 - - Google Patents
Info
- Publication number
- JPH0576785B2 JPH0576785B2 JP58065433A JP6543383A JPH0576785B2 JP H0576785 B2 JPH0576785 B2 JP H0576785B2 JP 58065433 A JP58065433 A JP 58065433A JP 6543383 A JP6543383 A JP 6543383A JP H0576785 B2 JPH0576785 B2 JP H0576785B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- semiconductor substrate
- capacitor plate
- misfet
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 96
- 239000003990 capacitor Substances 0.000 claims description 65
- 239000000758 substrate Substances 0.000 claims description 50
- 239000011148 porous material Substances 0.000 claims description 45
- 238000003860 storage Methods 0.000 claims description 12
- 238000002955 isolation Methods 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 239000004020 conductor Substances 0.000 description 12
- 239000000969 carrier Substances 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 11
- 230000010354 integration Effects 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 235000012239 silicon dioxide Nutrition 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 101001070329 Geobacillus stearothermophilus 50S ribosomal protein L18 Proteins 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、ダイナミツク型ランダムアクセスメ
モリ（以下、DRAM（Ｄynamic Ｒandom Ａ
ccess Ｍemory）という〕を備えた半導体集積
回路装置に関するものである。 〔背景技術〕 DRAMを備えた半導体集積回路装置は、その
蓄積すべき情報量を増大させるためにおよびその
動作時間を向上させるために、高集積化の傾向に
ある。高集積化においては、DRAMを構成する
周辺回路、例えばアドレス選択回路、読み出し回
路、書き込み回路等の半導体素子を縮小化すると
ともに、情報を保持するための記憶素子をも縮小
化する必要がある。この記憶素子は、信号量を確
保して読み出しおよび書き込み動作を正しく行な
わせるようにある所定の容量値を持つことが要求
される。例えばその容量値が小さい場合、アルフ
ア線（以下、α線という）によつて生ずる不要な
少数キヤリアの影響を受けて誤動作あるいはソフ
トエラーを生じる。 そこで、記憶素子等を形成る半導体基板の一主
面部のみでなく、その内部方向をも利用するとい
う細孔技術によるDRAMを備えた半導体集積回
路装置が提案されている（特願昭50−53883）。こ
の細孔技術による記憶素子は、半導体基板の一主
面からその内部方向に延在して設けられた細孔
（Ｕ溝ともいわれている）とその細孔にそつて設
けられた絶縁膜と該絶縁膜上部を覆うように設け
られた容量電極とによる容量部と、該容量部と情
報を伝達するためのビツト線との間に設けられた
絶縁ゲート型電解効果トランジスタ〔以下、
MISFET（Ｍetal Ｉnsulator Ｓemiconductor
Ｆield Ｅffect Ｔransistor）という〕とによ
つて構成されている。 しかしながら、本発明者の実験、検討の結果、
かかるDRAMを備えた半導体集積回路装置にお
いて、以下に記述すべき問題点が抽出された。 第１の問題点は、前記容量部が情報となる電荷
を蓄積する部分は細孔近傍部の半導体基板内部で
あつて、高集積化による隣接する記憶素子間距離
の接近によつて、細孔部と半導体基板との接合部
から半導体基板内に延びるそれぞれ空乏領域が結
合する結果となり、該結合した場合においてそれ
ぞれの容量部に電位差があれば高電位の容量部か
ら低電位の容量部へ電位の移動、所謂、リーク現
象を生じる。これによつて、情報の読み出し動作
における誤動作を生じやすく、DRAMにおける
信頼性が低減されるために、DRAMを備えた半
導体集積回路装置の集積度を向上することができ
ない。 第２の問題点は、細孔技術による立体的な容量
部は、従来の平面的な容量部に比べて半導体基板
内の電荷を集束する度合が大きいため、半導体基
板内に発生するであろうα線によつて生ずる不要
な少数キヤリアによる影響度も大きくなる。即
ち、半導体基板の一主面からその内部に延びる細
孔深さが深くなるにしたがい、前記少数キヤリア
による影響度が増大する。α線によつて生ずる不
要な少数キヤリアは記憶素子の容量部に蓄積さえ
た電荷を反転させてしまうことが知られている。
すなわち、第１の問題点と同様に、情報の読み出
し動作における誤動作を生じやすく、DRAMに
おける信頼性が低減される。 第３の問題点は、半導体基板の一主面上におけ
る細孔の寸法（以下、単に細孔寸法という）が製
品化における技術水準においては１〔μｍ〕程度
以上であつて、通常の用電極材料と絶縁膜材料の
厚さでは細孔部を完全に埋込むことができないた
めに、細孔部上面部に起伏を生じてしまう。これ
によつて、その上部に形成されるであろうワード
線およびビツト線の配線幅、配線長などに加工バ
ラツキを生じやすく、かつ、それらが断線等を生
じやすくなるために、DRAMを備えた半導体集
積回路装置の電気的特性上好ましくない。 〔発明の目的〕 本発明の目的は、前記第１の問題点を除去し、
細孔技術によるDRAMを備えた半導体集積回路
装置の隣接する記憶素子間のリーク現象を防止す
ることにある。 また、本発明の他の目的は、前記第２の問題点
を除去し、細孔技術によるDRAMを備えた半導
体集積回路装置の記憶素子におけるα線によつて
生ずる不要な少数キヤリアの影響度を低減するこ
とにある。 また、本発明の他の目的は、前記第３の問題点
を除去し、細孔技術によるDRAMを備えた半導
体集積回路装置の記憶素子において、その容量部
となる細孔部上面部の起伏を緩和することにあ
る。 さらに、本発明の他の目的は前記目的を達成す
ることによつて、DRAMを備えた半導体集積回
路装置の集積度を向上することにある。 なお、本発明の前記ならびにそのほかの目的と
新規な特徴は、本明細書の記述ならびに添付図面
から明らかになるであろう。 〔発明の概要〕 本願において開示される発明のうち、代表的な
ものの概要を簡単に説明すれば、下記のとおりで
ある。 すなわち、本発明は、MISFET及びこの
MISFETの一方の半導体領域に一方が接続され
他方が固定電位に接続される容量部で記憶素子が
構成されるDRAMを備えた半導体集積回路装置
において、前記DRAMの記憶素子の容量部が、
半導体基板の一主面から基板深さ方向に形成され
た細孔と、前記半導体基板の前記細孔に沿う主面
部に反転層が形成されない条件で、前記半導体基
板の少なくとも前記細孔の側壁上及び底面上に分
離絶縁膜を介在して形成され、かつ固定電位が印
加される第１容量プレートと、前記第１容量プレ
ートの表面上に容量絶縁膜を介在して形成され、
かつ一部が前記MISFETの一方の半導体領域に
電気的に接続された第２容量プレートとを備えて
構成されたことを特徴とするものである。 〔実施例〕 以下、一実施例とともに、本発明を詳細に説明
する。 本実施例は、DRAMを備えた半導体集積回路
装置の記憶素子（以下、メモリセルという）につ
き、その構造ならびにその製造方法について説明
する。 第１図は、本発明の一実施例を説明するための
DRAMを備えた半導体集積回路装置のメモリア
レイ要部を示す等価回路図である。 第１図において、SA1，SA2，…はセンスアン
プであり、後述する所定のメモリセルと所定のダ
ミーセルとの微小な電位差を増幅するためのもの
である。BL11，BL12はセンスアンプSA1の一側
端から行方向に延在するビツト線である。BL21，
BL22はセンスアンプSA2の一側端から行方向に
延在するビツト線である。これらのビツト線BL
は、情報となる電荷を伝達するためのものであ
る。WL1，WL2は列方向に延在するワード線で
あり、後述するダミーセルのMISFETを構成す
る所定のゲート電極に接続し、当該MISFETの
ON、OFF動作をさせるためのものである。
WL3，WL4は列方向に延在するワード線であり、
後述するメモリセルのMISFETを構成する所定
のゲート電極に接続し、当該MISFETのON、
OFF動作をさせるためのものである。M11，
M12，M21，M22，…はメモリセルであり、情報
となる電荷を保持するようになつている。メモリ
セルM11，M12，M21，M22は、その一端が所定
のビツト線BLに接続されゲート電極が所定のワ
ード線WLに接続されたMISFET Q11，Q12，
Q21，Q22，…と、該MISFET Q11，Q12，Q21，
Q22…の他端にその一端が接続され、かつ、他端
が固定電位VSS端子に接続された容量部C11，C12，
C21，C22…とによつて構成されている。D11，
D12，D21，D22，…はダミーセルであり、メモリ
セルＭの情報である“１”、“０”を判断し得るよ
うな電荷を保持するようになつている。ダミーセ
ルD11，D12，D21，D22は、その一端が所定のビ
ツト線BLに接続されゲート電極が所定のワード
線WLに接続されたMISFET QD11，QD12，QD21，
QD22…と、該MISFET QD11，QD12，QD21，QD22
…の他端にその一端が接続され、かつ、他端が固
定電位VSS端子に接続された容量部CD11，CD12，
CD21，CD22と、該容量部CD11，CD12，CD21，CD22に
蓄積された電荷をクリアするためのクリア用
MISFET CQとによつて構成されている。φDは
クリア用MISFET CQのゲート電極と接続する
ようになつている端子である。 次に、本発明の一実施例の構造を説明する。 第２図Ａは、本発明の一実施例のDRAMを備
えた半導体集積回路装置を説明するためのメモリ
セルの要部を示す平面図であり、第２図Ｂは、第
２図ＡのＸ−Ｘ線における断面図である。 なお、第２図Ａおよびそれ以後に示す平面図に
おいて、必要がある場合にその平面図を明確化す
るために、各層に設けられるべき絶縁膜の一部も
しくはその全部を除去する。 また、全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略す
る。 第２図Ａおよび第２図Ｂにおいて、１は半導体
集積回路装置を構成するためのｐ型の半導体基板
である。３は半導体基板１の表面から基板深さ方
向に形成された細孔であり、メモリセルの容量部
Ｃを構成し、かつ、情報となる電荷蓄積量を向上
するためのものである。６は細孔３の側壁及び底
面にそつてその内面および半導体基板１の一部表
面に設けられた絶縁膜であり、半導体基板１と後
述する第１容量プレートとを電気的に分離するた
めのものである。９は絶縁膜６上部を覆うように
細孔３および半導体基板１の一部表面に設けられ
た本発明の一実施例による第１容量プレートであ
り、メモリセルの容量部Ｃを構成するためのもの
である。この第１容量プレート９は、導電性を有
すものであり、固定電位望ましくはVSS端子に接
続されるようになつている。８は第１容量プレー
ト９を覆うように設けられた本発明の一実施例に
よる容量絶縁膜であり、第１容量プレート９と後
述する第２容量プレートとの介在部分に位置し、
情報となる電荷を蓄積するようになつている。１
０は第１容量プレート９および半導体基板１と後
述する第２容量プレートとを電気的に分離するた
めの絶縁膜である。１１は絶縁膜１０の一部を除
去して設けられた接続孔であり、後述する第２容
量フレートと半導体領域との接続をするためのも
のである。１２は第１容量プレート９上部に容量
絶縁膜８を介して設けられ、かつ、その一部が後
述するMISFETを構成する半導体領域の一端と
接続して設けられた本発明の一実施例による第２
容量プレートであり、メモリセルの容量部Ｃを構
成するためのものである。１４は第２容量プレー
ト１２上部および後述するMISFETを構成する
部分の半導体基板１上部に設けられた絶縁膜であ
り、隣接するメモリセルの容量部C1，C2間およ
び第２容量プレート１２とその上部を延在するで
あろう後述するワード線とを電気的に分離し、か
つ、後述するMISFETのゲート絶縁膜を構成す
るためのものである。１５はゲート電極およびワ
ード線であり、MISFET Q1のゲート電極を構成
し、かつ、該ゲート電極に電圧を印加するワード
線を構成するためのものである。１６は
MISFET Q1を構成するために半導体基板１表面
近傍部に設けられたn+型の半導体領域であり、
その一方が第２容量プレート１２に接続され、そ
の他方が後述するビツト線と接続するようになつ
ている。なお、本実施例において、他方の半導体
領域１６は、当該他のメモリセル（図示していな
い）と共通になつている。１７はワード線１５と
その上部に延在するであろう後述するビツト線と
を電気的に分離するための絶縁膜である。１８は
前記他方の半導体領域１６上部の絶縁膜１４，１
７を除去して設けられた接続孔であり、当該半導
体領域１６と後述するビツト線との接続をするた
めのものである。１９は接続孔１８を介して半導
体領域１６と接続するように設けられたビツト線
である。 次に、第２図Ａおよび第２図Ｂを用い、本実施
例の動作を説明する。 まず、MISFET Q1と容量部C1によつて構成さ
れたメモリセルにおいて、書き込み動作を行う場
合について説明する。MISFETQ1のゲート電極
１５に電圧を印加し、MISFETQ1をONする。こ
の後に、情報となる電圧をビツト線１９に印加す
る。この情報となる電圧はMISFETQ1の半導体
領域１６を介して第２容量プレート１２に印加さ
れる。この情報となる電圧と第１容量プレート９
に印加されている固定電位VSSとの間に電位差が
あれば、第１容量プレート９と第２容量プレート
１２との介在部分の容量絶縁膜８に情報となる電
荷が蓄積、所謂、書き込まれる。 読み出し動作を行う場合は、前記動作と逆の動
作を行えばよい。 すなわち、本実施例においては、メモリセルの
容量部において、半導体基板の細孔の側壁にそつ
た主面部に反転層が形成されない条件に設定さ
れ、情報となる電荷蓄積部に半導体基板を積極的
に用いないので、隣接するメモリセルの容量部と
MISFETのn+型半導体領域との間のリーク現象
及び隣接するメモリセルの容量部間のリーク現象
を防止することができる。 また、前記容量部において、半導体基板内に存
在するであろうα線によつて生ずる不要な少数キ
ヤリアの情報となる電荷に与える影響を防止し、
かつ、細孔技術を用いることによつて、α線によ
つて生ずる少数キヤリアの影響を抑制し得る所定
の電荷蓄積量を設けることができる。 さらに、細孔寸法が１〔μｍ〕程度以上であつ
ても、第１容量プレート、第２容量プレート、容
量絶縁膜およびその他の絶縁膜によつて充分に細
孔を埋込むことができる。 次に、本発明の一実施例の具体的な製造方法を
説明する。 第３図、第４図、第５図Ａ、第６図〜第９図、
第１０図Ａ、第１１図、第１２図Ａ、第１３図
は、本発明の一実施例のDRAMを備えた半導体
集積回路装置の製造方法を説明するための各製造
工程におけるメモリセルの要部を示す断面図であ
り、第５図Ｂは、第５図Ａの平面図、第１０図Ｂ
は、第１０図Ａの平面図、第１２図Ｂは、第１２
図Ａの平面図である。なお、それぞれのＡ図は、
それに対応するＢ図のＸ−Ｘ線における断面図で
ある。 まず、単結晶のケイ素（Si）からなるｐ型の半
導体基板１を用意する。この後に、熱処理を施
し、第３図に示すように、耐エツチングマスクを
形成するための絶縁膜２を形成する。この絶縁膜
２は、二酸化ケイ素（SiO2）からなつている。 第３図に示す工程の後に、第４図に示すよう
に、細孔による容量部を形成するために絶縁膜２
にパターニングを施し、耐エツチングのためのマ
スクを形成する。このマスクを用いて半導体基板
１に異方性のエツチングを施し、細孔３を形成す
る。この細孔３の寸法は、１〜1.5〔μｍ〕程度
で、その深さは２〜５〔μｍ〕程度あればよい。
この後に、前記マスクを除去すると、第５図Ａお
よび第５図Ｂに示すようになる。 第５図Ａおよび第５図Ｂに示す工程の後に、第
６図に示すように、メモリアレイ以外の周辺回
路、例えばアドレス選択回路、読み出し回路、書
き込み回路等の半導体素子間を電気的に分離する
フイールド絶縁膜を形成するための絶縁膜４と絶
縁膜５とを形成する。この絶縁膜４は例えば二酸
化ケイ素を用い、絶縁膜５は耐熱処理マスクとな
る例えばナイトライド（Si3N4）を用いればよ
い。前記絶縁膜５にパターニングを施し、フイー
ルト絶縁膜形成のための耐熱処理マスク（図示し
ていない）を形成する。このマスクを用いて熱処
理を施し、周辺回路の所定の半導体基板１上部
に、フイールド絶縁膜（図示していない）を形成
する。この後に、前記マスクを除去し、所定部分
例えばメモリセル部上の絶縁膜４を除去すると、
第７図に示すようになる。 第７図に示す工程の後に、半導体基板１に熱処
理を施し、半導体基板１上面および細孔３にそつ
て例えば二酸化ケイ素からなる絶縁膜６を形成す
る。この絶縁膜６は、後の製造工程によつて形成
される第１容量プレートと半導体基板１とを電気
的に分離するためのものであり、その膜厚は500
〔Å〕程度であればよい。この後に、メモリセル
の容量部を構成する第１容量プレートを形成する
ための第１層目の導電性材料７を形成する。この
導電性材料７は、例えば多結晶のケイ素（Si）を
用い、その形成の後に導電性を得るためにリン処
理を施せばよい。前記多結晶のケイ素の場合にお
けるその膜厚は、3000〔Å〕程度あればよい。こ
の後に、第８図に示すように、メモリセルの容量
部を構成する容量絶縁膜８を形成する。この容量
絶縁膜８は、例えば二酸化ケイ素および誘電率の
高いナイトライドを用い、その膜厚は各々80〜
150〔Å〕程度あればよい。 第８図に示す工程の後に、第９図に示すよう
に、容量部となる以外の部分の容量絶縁膜８、導
電性材料７、絶縁膜６を除去し、第１容量プレー
ト９を形成する。 第９図に示す工程の後に、容量絶縁膜８の絶縁
性能を向上し（図示しない）、又第１容量プレー
ト９の露出する端面部分を覆うために、第２容量
プレートと半導体基板１との電気的分離のため
に、全面に例えば二酸化ケイ素からなる絶縁膜１
０を形成する。この後に、第１０図Ａおよび第１
０図Ｂに示すように、後の製造工程によつて形成
される第２容量プレートとMISFETを構成する
半導体領域との接続のために、所定部分の絶縁膜
１０を除去して接続孔１１を形成する。 第１０図Ａおよび第１０図Ｂに示す工程の後
に、メモリセルの容量部を構成する第２容量プレ
ートを形成するための第２層目の導電性材料を形
成する。この導電性材料は、例えば多結晶のケイ
素を用い、その形成後に導電性を得るためにリン
処理を施せばよい。前記多結晶のケイ素の場合に
おけるその膜厚は、3000〔Å〕程度あればよい。
この後に、容量部となる以外の部分の前記導電性
材料を除去し、第２容量プレート１２を形成す
る。さらに、第２容量プレート１２部分以外の絶
縁膜１０を除去すると、第１１図に示すようにな
る。１３は前記リン処理によつて、半導体基板１
表面近傍部に接続孔１１内の導電性材料を介して
導入されたｎ型の不純物が拡散し形成されたｎ型
の半導体領域である。 第１１図に示す工程の後に、メモリセルの
MISFETを構成するゲート絶縁膜、隣接するメ
モリセルのそれぞれの容量部を電気的に分離する
等のために、全面に絶縁膜１４を形成する。この
絶縁膜１４は、例えば二酸化ケイ素を用い、その
膜厚は2000〜3000〔Å〕程度でよい。また、この
絶縁膜１４は、半導体基板１に形成される膜厚よ
りも第２容量プレート１２に形成される膜厚の方
が、厚く形成されるようになつている。これは、
半導体基板１よりも第２容量プレート１２に形成
される絶縁膜１４の成長速度が速いためである。
この後に、MISFETを構成するゲート電極およ
びワード線を形成するための第３層目の導電性材
料を形成する。この導電性材料は、例えば多結晶
のケイ素を用い、その形成後に導電性を得るため
にリン処理を施せばよい。前記多結晶のケイ素の
場合におけるその膜厚は、3000〔Å〕程度あれば
よい。また、導電性材料としては、モリブデン
（Mo）、タングステン(W)等の高融点金属材料やそ
れらとケイ素との化合物（シリサイド）でもよ
い。前記導電性材料にパターニングを施し、ゲー
ト電極およびワード線（WL）１５を形成する。
この後に、第１２図Ａおよび第１２図Ｂに示すよ
うに、MISFET Ｑとなる部分のゲート電極およ
びワード線１５を耐イオン注入技術のマスクとし
て用い、自己整合（self alignment）によつて絶
縁膜１４を介した半導体基板１表面近傍部にn+
型の半導体領域１６を形成する。この半導体領域
１６の形成は、５×1015〔原子個／cm2〕程度のヒ
素（As）イオン不純物を、80〔KeV〕程度のエネ
ルギによるイオン注入技術を用いればよい。 第１２図Ａおよび第１２図Ｂに示す工程の後
に、ワード線（WL）１５と後の製造工程によつ
て形成されるビツト線（BL）とを電気的に分離
するための絶縁膜１７を全面に形成する。この絶
縁膜１７は、例えばフオスフオシリケートガラス
（PSG）を用い、その膜厚は6000〔Å〕程度あれ
ばよい。この後に、メモリセルのMISFET Ｑを
構成する第２容量プレート１２と接続される半導
体領域１６と反対側の半導体領域１６上部の絶縁
膜１４，１７を除去し、後の製造工程によつて形
成されるビツト線（BL）との接続のための接続
孔１８を形成する。この接続孔１８を介して半導
体領域１６と接続するように、ビツト線（BL）
１９を形成する。このビツト線（BL）１９は、
例えばアルミニウム（Al）を用い、その膜厚は
8000〔Å〕程度あればよい。 これら一連の製造工程によつて、本実施例の半
導体集積回路装置は完成する。なお、この後に、
保護膜等の処理を施してもよい。 第１４図は、本実施例のメモリセルによつて構
成したメモリアレイの要部を示す平面図である。 第１４図からも明らかなように、隣接するメモ
リセル間の電気的な分離は、LOCOS（Ｌ Ｏ Ｃal
Ｏxidation of Ｓilicon）技術によるフイールド
絶縁膜を必要としない。従つて、メモリアレイに
おける集積度は一段と向上することができる。 〔発明の効果〕 本発明によれば、細孔によつて設けられたメモ
リセルの容量部において、半導体基板の細孔の側
壁にそつた主面部が反転層を形成しない条件に設
定され、半導体基板を積極的に情報となる電荷蓄
積部に用いないので、電荷を増加する目的で容量
部に細孔を採用した場合の弊害、特に、高集積化
によつて生じる隣接するメモリセルの容量部と
MISFETの半導体領域との間のリーク現象及び
隣接するメモリセルの容量部間のリーク現象を防
止することができる。 また、細孔によつて設けられたメモリセルの容
量部において、半導体基板の細孔の側壁にそつた
主面上に固定電位が印加された第１容量プレート
を介在してMISFETの一方の半導体領域に接続
される第２容量プレートを設けることによつて前
記細孔の側壁から半導体基板側に形成される空乏
領域の伸びを制御できる。つまり、第１容量プレ
ートに固定電位が印加されるので、半導体基板側
に形成される空乏領域の伸びをリーク現象が発生
しない程度に小さく制御でき、かつ各々のメモリ
セルにおいて一定の空乏領域の伸びに制御でき、
しかもVSS端子から供給される固定電位を第１容
量プレートに印加した場合には空乏領域を除去で
きる（空乏領域の伸びをなくせる）。したがつて、
特に、メモリセルの容量部から隣接する他のメモ
リセルのMISFETの半導体領域に達する、半導
体基板内の空乏領域の発生を防止できるので、他
のメモリセルのMISFETの半導体領域からの情
報となる電荷のリーク現象を防止できる。 また、細孔によつて設けられたメモリセルの容
量部において、その電荷蓄積部を半導体基板と電
気的に分離された細孔内部に設けることによつ
て、半導体基板内に存在するであろうα線によつ
て生ずる不要な少数キヤリアの情報となる電荷を
与える影響を防止し、かつ、細孔技術を用いるこ
とによつて、α線によつて生ずる不要な少数キヤ
リアの影響を抑制し得る所定の電荷蓄積量を設け
ることができる。 また、細孔寸法が１〔μｍ〕程度以上であつて
も、第１容量プレート、第２容量プレート、容量
絶縁膜およびその他の絶縁膜によつて充分な細孔
を埋込むことができる。従つて、細孔部上面部は
平坦化され、その上部に形成されるであろうワー
ド線およびビツト線の加工バラツキを低減するこ
とができる。 さらに、隣接するメモリセルのそれぞれの容量
部におけるリーク現象を防止し、かつ、その容量
部においてα線によつて生ずる少数キヤリアの影
響を防止することができ、かつ、α線によつて生
ずる不要な少数キヤリアの影響を抑制し得る所定
の電荷蓄積量を設けることができ、かつ、隣接す
るメモリセル間の電気的な分離にLOCOS技術に
よるフイールド絶縁膜を用いないために、
DRAMを備えた半導体集積回路装置の集積度を
向上することができる。 以上、本発明によついてなされた発明を実施例
にもとづき具体的に説明したが、本発明は前記実
施例に限定されることなく、その要旨を逸脱しな
い範囲において種々変更可能であることはいうま
でもない。
モリ（以下、DRAM（Ｄynamic Ｒandom Ａ
ccess Ｍemory）という〕を備えた半導体集積
回路装置に関するものである。 〔背景技術〕 DRAMを備えた半導体集積回路装置は、その
蓄積すべき情報量を増大させるためにおよびその
動作時間を向上させるために、高集積化の傾向に
ある。高集積化においては、DRAMを構成する
周辺回路、例えばアドレス選択回路、読み出し回
路、書き込み回路等の半導体素子を縮小化すると
ともに、情報を保持するための記憶素子をも縮小
化する必要がある。この記憶素子は、信号量を確
保して読み出しおよび書き込み動作を正しく行な
わせるようにある所定の容量値を持つことが要求
される。例えばその容量値が小さい場合、アルフ
ア線（以下、α線という）によつて生ずる不要な
少数キヤリアの影響を受けて誤動作あるいはソフ
トエラーを生じる。 そこで、記憶素子等を形成る半導体基板の一主
面部のみでなく、その内部方向をも利用するとい
う細孔技術によるDRAMを備えた半導体集積回
路装置が提案されている（特願昭50−53883）。こ
の細孔技術による記憶素子は、半導体基板の一主
面からその内部方向に延在して設けられた細孔
（Ｕ溝ともいわれている）とその細孔にそつて設
けられた絶縁膜と該絶縁膜上部を覆うように設け
られた容量電極とによる容量部と、該容量部と情
報を伝達するためのビツト線との間に設けられた
絶縁ゲート型電解効果トランジスタ〔以下、
MISFET（Ｍetal Ｉnsulator Ｓemiconductor
Ｆield Ｅffect Ｔransistor）という〕とによ
つて構成されている。 しかしながら、本発明者の実験、検討の結果、
かかるDRAMを備えた半導体集積回路装置にお
いて、以下に記述すべき問題点が抽出された。 第１の問題点は、前記容量部が情報となる電荷
を蓄積する部分は細孔近傍部の半導体基板内部で
あつて、高集積化による隣接する記憶素子間距離
の接近によつて、細孔部と半導体基板との接合部
から半導体基板内に延びるそれぞれ空乏領域が結
合する結果となり、該結合した場合においてそれ
ぞれの容量部に電位差があれば高電位の容量部か
ら低電位の容量部へ電位の移動、所謂、リーク現
象を生じる。これによつて、情報の読み出し動作
における誤動作を生じやすく、DRAMにおける
信頼性が低減されるために、DRAMを備えた半
導体集積回路装置の集積度を向上することができ
ない。 第２の問題点は、細孔技術による立体的な容量
部は、従来の平面的な容量部に比べて半導体基板
内の電荷を集束する度合が大きいため、半導体基
板内に発生するであろうα線によつて生ずる不要
な少数キヤリアによる影響度も大きくなる。即
ち、半導体基板の一主面からその内部に延びる細
孔深さが深くなるにしたがい、前記少数キヤリア
による影響度が増大する。α線によつて生ずる不
要な少数キヤリアは記憶素子の容量部に蓄積さえ
た電荷を反転させてしまうことが知られている。
すなわち、第１の問題点と同様に、情報の読み出
し動作における誤動作を生じやすく、DRAMに
おける信頼性が低減される。 第３の問題点は、半導体基板の一主面上におけ
る細孔の寸法（以下、単に細孔寸法という）が製
品化における技術水準においては１〔μｍ〕程度
以上であつて、通常の用電極材料と絶縁膜材料の
厚さでは細孔部を完全に埋込むことができないた
めに、細孔部上面部に起伏を生じてしまう。これ
によつて、その上部に形成されるであろうワード
線およびビツト線の配線幅、配線長などに加工バ
ラツキを生じやすく、かつ、それらが断線等を生
じやすくなるために、DRAMを備えた半導体集
積回路装置の電気的特性上好ましくない。 〔発明の目的〕 本発明の目的は、前記第１の問題点を除去し、
細孔技術によるDRAMを備えた半導体集積回路
装置の隣接する記憶素子間のリーク現象を防止す
ることにある。 また、本発明の他の目的は、前記第２の問題点
を除去し、細孔技術によるDRAMを備えた半導
体集積回路装置の記憶素子におけるα線によつて
生ずる不要な少数キヤリアの影響度を低減するこ
とにある。 また、本発明の他の目的は、前記第３の問題点
を除去し、細孔技術によるDRAMを備えた半導
体集積回路装置の記憶素子において、その容量部
となる細孔部上面部の起伏を緩和することにあ
る。 さらに、本発明の他の目的は前記目的を達成す
ることによつて、DRAMを備えた半導体集積回
路装置の集積度を向上することにある。 なお、本発明の前記ならびにそのほかの目的と
新規な特徴は、本明細書の記述ならびに添付図面
から明らかになるであろう。 〔発明の概要〕 本願において開示される発明のうち、代表的な
ものの概要を簡単に説明すれば、下記のとおりで
ある。 すなわち、本発明は、MISFET及びこの
MISFETの一方の半導体領域に一方が接続され
他方が固定電位に接続される容量部で記憶素子が
構成されるDRAMを備えた半導体集積回路装置
において、前記DRAMの記憶素子の容量部が、
半導体基板の一主面から基板深さ方向に形成され
た細孔と、前記半導体基板の前記細孔に沿う主面
部に反転層が形成されない条件で、前記半導体基
板の少なくとも前記細孔の側壁上及び底面上に分
離絶縁膜を介在して形成され、かつ固定電位が印
加される第１容量プレートと、前記第１容量プレ
ートの表面上に容量絶縁膜を介在して形成され、
かつ一部が前記MISFETの一方の半導体領域に
電気的に接続された第２容量プレートとを備えて
構成されたことを特徴とするものである。 〔実施例〕 以下、一実施例とともに、本発明を詳細に説明
する。 本実施例は、DRAMを備えた半導体集積回路
装置の記憶素子（以下、メモリセルという）につ
き、その構造ならびにその製造方法について説明
する。 第１図は、本発明の一実施例を説明するための
DRAMを備えた半導体集積回路装置のメモリア
レイ要部を示す等価回路図である。 第１図において、SA1，SA2，…はセンスアン
プであり、後述する所定のメモリセルと所定のダ
ミーセルとの微小な電位差を増幅するためのもの
である。BL11，BL12はセンスアンプSA1の一側
端から行方向に延在するビツト線である。BL21，
BL22はセンスアンプSA2の一側端から行方向に
延在するビツト線である。これらのビツト線BL
は、情報となる電荷を伝達するためのものであ
る。WL1，WL2は列方向に延在するワード線で
あり、後述するダミーセルのMISFETを構成す
る所定のゲート電極に接続し、当該MISFETの
ON、OFF動作をさせるためのものである。
WL3，WL4は列方向に延在するワード線であり、
後述するメモリセルのMISFETを構成する所定
のゲート電極に接続し、当該MISFETのON、
OFF動作をさせるためのものである。M11，
M12，M21，M22，…はメモリセルであり、情報
となる電荷を保持するようになつている。メモリ
セルM11，M12，M21，M22は、その一端が所定
のビツト線BLに接続されゲート電極が所定のワ
ード線WLに接続されたMISFET Q11，Q12，
Q21，Q22，…と、該MISFET Q11，Q12，Q21，
Q22…の他端にその一端が接続され、かつ、他端
が固定電位VSS端子に接続された容量部C11，C12，
C21，C22…とによつて構成されている。D11，
D12，D21，D22，…はダミーセルであり、メモリ
セルＭの情報である“１”、“０”を判断し得るよ
うな電荷を保持するようになつている。ダミーセ
ルD11，D12，D21，D22は、その一端が所定のビ
ツト線BLに接続されゲート電極が所定のワード
線WLに接続されたMISFET QD11，QD12，QD21，
QD22…と、該MISFET QD11，QD12，QD21，QD22
…の他端にその一端が接続され、かつ、他端が固
定電位VSS端子に接続された容量部CD11，CD12，
CD21，CD22と、該容量部CD11，CD12，CD21，CD22に
蓄積された電荷をクリアするためのクリア用
MISFET CQとによつて構成されている。φDは
クリア用MISFET CQのゲート電極と接続する
ようになつている端子である。 次に、本発明の一実施例の構造を説明する。 第２図Ａは、本発明の一実施例のDRAMを備
えた半導体集積回路装置を説明するためのメモリ
セルの要部を示す平面図であり、第２図Ｂは、第
２図ＡのＸ−Ｘ線における断面図である。 なお、第２図Ａおよびそれ以後に示す平面図に
おいて、必要がある場合にその平面図を明確化す
るために、各層に設けられるべき絶縁膜の一部も
しくはその全部を除去する。 また、全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略す
る。 第２図Ａおよび第２図Ｂにおいて、１は半導体
集積回路装置を構成するためのｐ型の半導体基板
である。３は半導体基板１の表面から基板深さ方
向に形成された細孔であり、メモリセルの容量部
Ｃを構成し、かつ、情報となる電荷蓄積量を向上
するためのものである。６は細孔３の側壁及び底
面にそつてその内面および半導体基板１の一部表
面に設けられた絶縁膜であり、半導体基板１と後
述する第１容量プレートとを電気的に分離するた
めのものである。９は絶縁膜６上部を覆うように
細孔３および半導体基板１の一部表面に設けられ
た本発明の一実施例による第１容量プレートであ
り、メモリセルの容量部Ｃを構成するためのもの
である。この第１容量プレート９は、導電性を有
すものであり、固定電位望ましくはVSS端子に接
続されるようになつている。８は第１容量プレー
ト９を覆うように設けられた本発明の一実施例に
よる容量絶縁膜であり、第１容量プレート９と後
述する第２容量プレートとの介在部分に位置し、
情報となる電荷を蓄積するようになつている。１
０は第１容量プレート９および半導体基板１と後
述する第２容量プレートとを電気的に分離するた
めの絶縁膜である。１１は絶縁膜１０の一部を除
去して設けられた接続孔であり、後述する第２容
量フレートと半導体領域との接続をするためのも
のである。１２は第１容量プレート９上部に容量
絶縁膜８を介して設けられ、かつ、その一部が後
述するMISFETを構成する半導体領域の一端と
接続して設けられた本発明の一実施例による第２
容量プレートであり、メモリセルの容量部Ｃを構
成するためのものである。１４は第２容量プレー
ト１２上部および後述するMISFETを構成する
部分の半導体基板１上部に設けられた絶縁膜であ
り、隣接するメモリセルの容量部C1，C2間およ
び第２容量プレート１２とその上部を延在するで
あろう後述するワード線とを電気的に分離し、か
つ、後述するMISFETのゲート絶縁膜を構成す
るためのものである。１５はゲート電極およびワ
ード線であり、MISFET Q1のゲート電極を構成
し、かつ、該ゲート電極に電圧を印加するワード
線を構成するためのものである。１６は
MISFET Q1を構成するために半導体基板１表面
近傍部に設けられたn+型の半導体領域であり、
その一方が第２容量プレート１２に接続され、そ
の他方が後述するビツト線と接続するようになつ
ている。なお、本実施例において、他方の半導体
領域１６は、当該他のメモリセル（図示していな
い）と共通になつている。１７はワード線１５と
その上部に延在するであろう後述するビツト線と
を電気的に分離するための絶縁膜である。１８は
前記他方の半導体領域１６上部の絶縁膜１４，１
７を除去して設けられた接続孔であり、当該半導
体領域１６と後述するビツト線との接続をするた
めのものである。１９は接続孔１８を介して半導
体領域１６と接続するように設けられたビツト線
である。 次に、第２図Ａおよび第２図Ｂを用い、本実施
例の動作を説明する。 まず、MISFET Q1と容量部C1によつて構成さ
れたメモリセルにおいて、書き込み動作を行う場
合について説明する。MISFETQ1のゲート電極
１５に電圧を印加し、MISFETQ1をONする。こ
の後に、情報となる電圧をビツト線１９に印加す
る。この情報となる電圧はMISFETQ1の半導体
領域１６を介して第２容量プレート１２に印加さ
れる。この情報となる電圧と第１容量プレート９
に印加されている固定電位VSSとの間に電位差が
あれば、第１容量プレート９と第２容量プレート
１２との介在部分の容量絶縁膜８に情報となる電
荷が蓄積、所謂、書き込まれる。 読み出し動作を行う場合は、前記動作と逆の動
作を行えばよい。 すなわち、本実施例においては、メモリセルの
容量部において、半導体基板の細孔の側壁にそつ
た主面部に反転層が形成されない条件に設定さ
れ、情報となる電荷蓄積部に半導体基板を積極的
に用いないので、隣接するメモリセルの容量部と
MISFETのn+型半導体領域との間のリーク現象
及び隣接するメモリセルの容量部間のリーク現象
を防止することができる。 また、前記容量部において、半導体基板内に存
在するであろうα線によつて生ずる不要な少数キ
ヤリアの情報となる電荷に与える影響を防止し、
かつ、細孔技術を用いることによつて、α線によ
つて生ずる少数キヤリアの影響を抑制し得る所定
の電荷蓄積量を設けることができる。 さらに、細孔寸法が１〔μｍ〕程度以上であつ
ても、第１容量プレート、第２容量プレート、容
量絶縁膜およびその他の絶縁膜によつて充分に細
孔を埋込むことができる。 次に、本発明の一実施例の具体的な製造方法を
説明する。 第３図、第４図、第５図Ａ、第６図〜第９図、
第１０図Ａ、第１１図、第１２図Ａ、第１３図
は、本発明の一実施例のDRAMを備えた半導体
集積回路装置の製造方法を説明するための各製造
工程におけるメモリセルの要部を示す断面図であ
り、第５図Ｂは、第５図Ａの平面図、第１０図Ｂ
は、第１０図Ａの平面図、第１２図Ｂは、第１２
図Ａの平面図である。なお、それぞれのＡ図は、
それに対応するＢ図のＸ−Ｘ線における断面図で
ある。 まず、単結晶のケイ素（Si）からなるｐ型の半
導体基板１を用意する。この後に、熱処理を施
し、第３図に示すように、耐エツチングマスクを
形成するための絶縁膜２を形成する。この絶縁膜
２は、二酸化ケイ素（SiO2）からなつている。 第３図に示す工程の後に、第４図に示すよう
に、細孔による容量部を形成するために絶縁膜２
にパターニングを施し、耐エツチングのためのマ
スクを形成する。このマスクを用いて半導体基板
１に異方性のエツチングを施し、細孔３を形成す
る。この細孔３の寸法は、１〜1.5〔μｍ〕程度
で、その深さは２〜５〔μｍ〕程度あればよい。
この後に、前記マスクを除去すると、第５図Ａお
よび第５図Ｂに示すようになる。 第５図Ａおよび第５図Ｂに示す工程の後に、第
６図に示すように、メモリアレイ以外の周辺回
路、例えばアドレス選択回路、読み出し回路、書
き込み回路等の半導体素子間を電気的に分離する
フイールド絶縁膜を形成するための絶縁膜４と絶
縁膜５とを形成する。この絶縁膜４は例えば二酸
化ケイ素を用い、絶縁膜５は耐熱処理マスクとな
る例えばナイトライド（Si3N4）を用いればよ
い。前記絶縁膜５にパターニングを施し、フイー
ルト絶縁膜形成のための耐熱処理マスク（図示し
ていない）を形成する。このマスクを用いて熱処
理を施し、周辺回路の所定の半導体基板１上部
に、フイールド絶縁膜（図示していない）を形成
する。この後に、前記マスクを除去し、所定部分
例えばメモリセル部上の絶縁膜４を除去すると、
第７図に示すようになる。 第７図に示す工程の後に、半導体基板１に熱処
理を施し、半導体基板１上面および細孔３にそつ
て例えば二酸化ケイ素からなる絶縁膜６を形成す
る。この絶縁膜６は、後の製造工程によつて形成
される第１容量プレートと半導体基板１とを電気
的に分離するためのものであり、その膜厚は500
〔Å〕程度であればよい。この後に、メモリセル
の容量部を構成する第１容量プレートを形成する
ための第１層目の導電性材料７を形成する。この
導電性材料７は、例えば多結晶のケイ素（Si）を
用い、その形成の後に導電性を得るためにリン処
理を施せばよい。前記多結晶のケイ素の場合にお
けるその膜厚は、3000〔Å〕程度あればよい。こ
の後に、第８図に示すように、メモリセルの容量
部を構成する容量絶縁膜８を形成する。この容量
絶縁膜８は、例えば二酸化ケイ素および誘電率の
高いナイトライドを用い、その膜厚は各々80〜
150〔Å〕程度あればよい。 第８図に示す工程の後に、第９図に示すよう
に、容量部となる以外の部分の容量絶縁膜８、導
電性材料７、絶縁膜６を除去し、第１容量プレー
ト９を形成する。 第９図に示す工程の後に、容量絶縁膜８の絶縁
性能を向上し（図示しない）、又第１容量プレー
ト９の露出する端面部分を覆うために、第２容量
プレートと半導体基板１との電気的分離のため
に、全面に例えば二酸化ケイ素からなる絶縁膜１
０を形成する。この後に、第１０図Ａおよび第１
０図Ｂに示すように、後の製造工程によつて形成
される第２容量プレートとMISFETを構成する
半導体領域との接続のために、所定部分の絶縁膜
１０を除去して接続孔１１を形成する。 第１０図Ａおよび第１０図Ｂに示す工程の後
に、メモリセルの容量部を構成する第２容量プレ
ートを形成するための第２層目の導電性材料を形
成する。この導電性材料は、例えば多結晶のケイ
素を用い、その形成後に導電性を得るためにリン
処理を施せばよい。前記多結晶のケイ素の場合に
おけるその膜厚は、3000〔Å〕程度あればよい。
この後に、容量部となる以外の部分の前記導電性
材料を除去し、第２容量プレート１２を形成す
る。さらに、第２容量プレート１２部分以外の絶
縁膜１０を除去すると、第１１図に示すようにな
る。１３は前記リン処理によつて、半導体基板１
表面近傍部に接続孔１１内の導電性材料を介して
導入されたｎ型の不純物が拡散し形成されたｎ型
の半導体領域である。 第１１図に示す工程の後に、メモリセルの
MISFETを構成するゲート絶縁膜、隣接するメ
モリセルのそれぞれの容量部を電気的に分離する
等のために、全面に絶縁膜１４を形成する。この
絶縁膜１４は、例えば二酸化ケイ素を用い、その
膜厚は2000〜3000〔Å〕程度でよい。また、この
絶縁膜１４は、半導体基板１に形成される膜厚よ
りも第２容量プレート１２に形成される膜厚の方
が、厚く形成されるようになつている。これは、
半導体基板１よりも第２容量プレート１２に形成
される絶縁膜１４の成長速度が速いためである。
この後に、MISFETを構成するゲート電極およ
びワード線を形成するための第３層目の導電性材
料を形成する。この導電性材料は、例えば多結晶
のケイ素を用い、その形成後に導電性を得るため
にリン処理を施せばよい。前記多結晶のケイ素の
場合におけるその膜厚は、3000〔Å〕程度あれば
よい。また、導電性材料としては、モリブデン
（Mo）、タングステン(W)等の高融点金属材料やそ
れらとケイ素との化合物（シリサイド）でもよ
い。前記導電性材料にパターニングを施し、ゲー
ト電極およびワード線（WL）１５を形成する。
この後に、第１２図Ａおよび第１２図Ｂに示すよ
うに、MISFET Ｑとなる部分のゲート電極およ
びワード線１５を耐イオン注入技術のマスクとし
て用い、自己整合（self alignment）によつて絶
縁膜１４を介した半導体基板１表面近傍部にn+
型の半導体領域１６を形成する。この半導体領域
１６の形成は、５×1015〔原子個／cm2〕程度のヒ
素（As）イオン不純物を、80〔KeV〕程度のエネ
ルギによるイオン注入技術を用いればよい。 第１２図Ａおよび第１２図Ｂに示す工程の後
に、ワード線（WL）１５と後の製造工程によつ
て形成されるビツト線（BL）とを電気的に分離
するための絶縁膜１７を全面に形成する。この絶
縁膜１７は、例えばフオスフオシリケートガラス
（PSG）を用い、その膜厚は6000〔Å〕程度あれ
ばよい。この後に、メモリセルのMISFET Ｑを
構成する第２容量プレート１２と接続される半導
体領域１６と反対側の半導体領域１６上部の絶縁
膜１４，１７を除去し、後の製造工程によつて形
成されるビツト線（BL）との接続のための接続
孔１８を形成する。この接続孔１８を介して半導
体領域１６と接続するように、ビツト線（BL）
１９を形成する。このビツト線（BL）１９は、
例えばアルミニウム（Al）を用い、その膜厚は
8000〔Å〕程度あればよい。 これら一連の製造工程によつて、本実施例の半
導体集積回路装置は完成する。なお、この後に、
保護膜等の処理を施してもよい。 第１４図は、本実施例のメモリセルによつて構
成したメモリアレイの要部を示す平面図である。 第１４図からも明らかなように、隣接するメモ
リセル間の電気的な分離は、LOCOS（Ｌ Ｏ Ｃal
Ｏxidation of Ｓilicon）技術によるフイールド
絶縁膜を必要としない。従つて、メモリアレイに
おける集積度は一段と向上することができる。 〔発明の効果〕 本発明によれば、細孔によつて設けられたメモ
リセルの容量部において、半導体基板の細孔の側
壁にそつた主面部が反転層を形成しない条件に設
定され、半導体基板を積極的に情報となる電荷蓄
積部に用いないので、電荷を増加する目的で容量
部に細孔を採用した場合の弊害、特に、高集積化
によつて生じる隣接するメモリセルの容量部と
MISFETの半導体領域との間のリーク現象及び
隣接するメモリセルの容量部間のリーク現象を防
止することができる。 また、細孔によつて設けられたメモリセルの容
量部において、半導体基板の細孔の側壁にそつた
主面上に固定電位が印加された第１容量プレート
を介在してMISFETの一方の半導体領域に接続
される第２容量プレートを設けることによつて前
記細孔の側壁から半導体基板側に形成される空乏
領域の伸びを制御できる。つまり、第１容量プレ
ートに固定電位が印加されるので、半導体基板側
に形成される空乏領域の伸びをリーク現象が発生
しない程度に小さく制御でき、かつ各々のメモリ
セルにおいて一定の空乏領域の伸びに制御でき、
しかもVSS端子から供給される固定電位を第１容
量プレートに印加した場合には空乏領域を除去で
きる（空乏領域の伸びをなくせる）。したがつて、
特に、メモリセルの容量部から隣接する他のメモ
リセルのMISFETの半導体領域に達する、半導
体基板内の空乏領域の発生を防止できるので、他
のメモリセルのMISFETの半導体領域からの情
報となる電荷のリーク現象を防止できる。 また、細孔によつて設けられたメモリセルの容
量部において、その電荷蓄積部を半導体基板と電
気的に分離された細孔内部に設けることによつ
て、半導体基板内に存在するであろうα線によつ
て生ずる不要な少数キヤリアの情報となる電荷を
与える影響を防止し、かつ、細孔技術を用いるこ
とによつて、α線によつて生ずる不要な少数キヤ
リアの影響を抑制し得る所定の電荷蓄積量を設け
ることができる。 また、細孔寸法が１〔μｍ〕程度以上であつて
も、第１容量プレート、第２容量プレート、容量
絶縁膜およびその他の絶縁膜によつて充分な細孔
を埋込むことができる。従つて、細孔部上面部は
平坦化され、その上部に形成されるであろうワー
ド線およびビツト線の加工バラツキを低減するこ
とができる。 さらに、隣接するメモリセルのそれぞれの容量
部におけるリーク現象を防止し、かつ、その容量
部においてα線によつて生ずる少数キヤリアの影
響を防止することができ、かつ、α線によつて生
ずる不要な少数キヤリアの影響を抑制し得る所定
の電荷蓄積量を設けることができ、かつ、隣接す
るメモリセル間の電気的な分離にLOCOS技術に
よるフイールド絶縁膜を用いないために、
DRAMを備えた半導体集積回路装置の集積度を
向上することができる。 以上、本発明によついてなされた発明を実施例
にもとづき具体的に説明したが、本発明は前記実
施例に限定されることなく、その要旨を逸脱しな
い範囲において種々変更可能であることはいうま
でもない。
第１図は、本発明の一実施例を説明するための
DRAMを備えた半導体集積回路装置のメモリア
レイ要部を示す等価回路図、第２図Ａは、本発明
の一実施例のDRAMを備えた半導体集積回路装
置を説明するためのメモリセルの要部を示す平面
図、第２図Ｂは、第２図ＡのＸ−Ｘ線における断
面図、第３図、第４図、第５図Ａ、第６図〜第９
図、第１０図Ａ、第１１図、第１２図Ａ、第１３
図は、本発明の一実施例のDRAMを備えた半導
体集積回路装置の製造方法を説明するための各製
造工程におけるメモリセルの要部を示す断面図、
第５図Ｂは、第５図Ａの平面図、第１０図Ｂは、
第１０図Ａの平面図、第１２図Ｂは、第１２図Ａ
の平面図、第１４図は、本発明のメモリセルによ
つて構成したメモリアレイの要部を示す平面図で
ある。 図中、１……半導体基板、２，４，５，６，１
０，１４，１７……絶縁膜、３……細孔、７……
導電性材料、８……容量絶縁膜（第２絶縁膜）、
９……第１容量プレート、１１，１８……接続
孔、１２……第２容量プレート、１３，１６……
半導体領域、１５……ゲート電極およびワード線
（WL）、１９……ビツト線（BL）、Ｑ……
MISFET、Ｃ……容量部である。
DRAMを備えた半導体集積回路装置のメモリア
レイ要部を示す等価回路図、第２図Ａは、本発明
の一実施例のDRAMを備えた半導体集積回路装
置を説明するためのメモリセルの要部を示す平面
図、第２図Ｂは、第２図ＡのＸ−Ｘ線における断
面図、第３図、第４図、第５図Ａ、第６図〜第９
図、第１０図Ａ、第１１図、第１２図Ａ、第１３
図は、本発明の一実施例のDRAMを備えた半導
体集積回路装置の製造方法を説明するための各製
造工程におけるメモリセルの要部を示す断面図、
第５図Ｂは、第５図Ａの平面図、第１０図Ｂは、
第１０図Ａの平面図、第１２図Ｂは、第１２図Ａ
の平面図、第１４図は、本発明のメモリセルによ
つて構成したメモリアレイの要部を示す平面図で
ある。 図中、１……半導体基板、２，４，５，６，１
０，１４，１７……絶縁膜、３……細孔、７……
導電性材料、８……容量絶縁膜（第２絶縁膜）、
９……第１容量プレート、１１，１８……接続
孔、１２……第２容量プレート、１３，１６……
半導体領域、１５……ゲート電極およびワード線
（WL）、１９……ビツト線（BL）、Ｑ……
MISFET、Ｃ……容量部である。
Claims (1)
- １ MISFET及びこのMISFETの一方の半導体
領域に一方が接続され他方が固定電位に接続され
る容量部で記憶素子が構成されるDRAMを備え
た半導体集積回路装置において、前記DRAMの
記憶素子の容量部が、半導体基板の一主面から基
板深さ方向に形成された細孔と、前記半導体基板
の前記細孔の側壁に沿う主面部に反転層が形成さ
れない条件で、前記半導体基板の少なくとも前記
細孔の側壁上及び底面上に厚い分離絶縁膜を介在
して形成され、かつ固定電位が印加される第１容
量プレートと、前記第１容量プレートの表面上に
薄い容量絶縁膜を介在して形成され、かつ一部が
前記MISFETの一方の半導体領域に電気的に接
続された第２容量プレートとを備えて構成された
ことを特徴とする。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58065433A JPS59191374A (ja) | 1983-04-15 | 1983-04-15 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58065433A JPS59191374A (ja) | 1983-04-15 | 1983-04-15 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59191374A JPS59191374A (ja) | 1984-10-30 |
| JPH0576785B2 true JPH0576785B2 (ja) | 1993-10-25 |
Family
ID=13286966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58065433A Granted JPS59191374A (ja) | 1983-04-15 | 1983-04-15 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59191374A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5237528A (en) * | 1982-11-04 | 1993-08-17 | Hitachi, Ltd. | Semiconductor memory |
| EP0164829B1 (en) * | 1984-04-19 | 1988-09-28 | Nippon Telegraph And Telephone Corporation | Semiconductor memory device and method of manufacturing the same |
| JPS61212055A (ja) * | 1985-03-18 | 1986-09-20 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| JP2604705B2 (ja) * | 1985-04-03 | 1997-04-30 | 松下電子工業株式会社 | Ｍｏｓキヤパシタの製造方法 |
| JPH0810753B2 (ja) * | 1985-10-07 | 1996-01-31 | 沖電気工業株式会社 | 半導体記憶装置の製造方法 |
| EP0236089B1 (en) * | 1986-03-03 | 1992-08-05 | Fujitsu Limited | Dynamic random access memory having trench capacitor |
| US6028346A (en) * | 1986-04-25 | 2000-02-22 | Mitsubishi Denki Kabushiki Kaisha | Isolated trench semiconductor device |
| US5182227A (en) * | 1986-04-25 | 1993-01-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
| DE3932683A1 (de) * | 1989-09-29 | 1991-04-11 | Siemens Ag | Verfahren zur herstellung eines grabenkondensators einer ein-transistor-speicherzelle in einem halbleitersubstrat mit einer selbstjustierten kondensator-gegenelektrode |
| US5075817A (en) * | 1990-06-22 | 1991-12-24 | Ramtron Corporation | Trench capacitor for large scale integrated memory |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53121480A (en) * | 1977-02-03 | 1978-10-23 | Texas Instruments Inc | Mos memory cell and method of producing same |
| JPS583260A (ja) * | 1981-06-29 | 1983-01-10 | Fujitsu Ltd | 竪型埋め込みキヤパシタ |
| JPS58213460A (ja) * | 1982-06-07 | 1983-12-12 | Nec Corp | 半導体集積回路装置 |
| JPS59141262A (ja) * | 1983-02-02 | 1984-08-13 | Nec Corp | 半導体メモリセル |
-
1983
- 1983-04-15 JP JP58065433A patent/JPS59191374A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53121480A (en) * | 1977-02-03 | 1978-10-23 | Texas Instruments Inc | Mos memory cell and method of producing same |
| JPS583260A (ja) * | 1981-06-29 | 1983-01-10 | Fujitsu Ltd | 竪型埋め込みキヤパシタ |
| JPS58213460A (ja) * | 1982-06-07 | 1983-12-12 | Nec Corp | 半導体集積回路装置 |
| JPS59141262A (ja) * | 1983-02-02 | 1984-08-13 | Nec Corp | 半導体メモリセル |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59191374A (ja) | 1984-10-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR920007331B1 (ko) | 반도체 기억장치 및 그 제조방법 | |
| TWI267979B (en) | SOI trench capacitor DRAM cell incorporating a low-leakage floating body array transistor | |
| JPH0342514B2 (ja) | ||
| JP2906807B2 (ja) | 半導体メモリセルとその製造方法 | |
| JPH073858B2 (ja) | 半導体装置の製造方法 | |
| US4977436A (en) | High density DRAM | |
| JP2621181B2 (ja) | Ｍｉｓ型半導体記憶装置 | |
| US6188099B1 (en) | Storage capacitor structure | |
| JPH0576785B2 (ja) | ||
| JPS6145390B2 (ja) | ||
| JP2941039B2 (ja) | 半導体メモリ装置の製造方法 | |
| US5010379A (en) | Semiconductor memory device with two storage nodes | |
| JPS6155258B2 (ja) | ||
| JPH0640573B2 (ja) | 半導体集積回路装置 | |
| US4388121A (en) | Reduced field implant for dynamic memory cell array | |
| JPH0673368B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP2574231B2 (ja) | 半導体メモリ装置 | |
| JP2936659B2 (ja) | ダイナミック型メモリ装置 | |
| JPH077823B2 (ja) | 半導体集積回路装置 | |
| JPS62137863A (ja) | 半導体メモリ装置 | |
| JPS61140172A (ja) | 半導体記憶装置 | |
| JPH05110019A (ja) | 半導体メモリ装置 | |
| JP2554332B2 (ja) | １トランジスタ型ダイナミツクメモリセル | |
| JP2702702B2 (ja) | 半導体記憶装置 | |
| JPH0691216B2 (ja) | 半導体記憶装置 |