JP2941039B2 - 半導体メモリ装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はMIS（Metal Insulataor Semiconnductor）型
ダイナミックランダムアクセスメモリ装置（以下DRAMと
略す）の構造および製造方法に関するものである。

（従来の技術） 従来、DRAMには、１つのキャパシタと１つのスイッチ
ングトランジスタから構成される１トランジスタ・１キ
ャパシタ型のメモリセルが高集積化に適しているため広
く用いられてきている。この種のメモリセルでは、キャ
パシタに蓄えられた電荷の有無によって情報を記憶して
いるので、ある一定リフレッシュ期間以上キャパシタが
電荷を保持することが不可欠である。実際には様々なリ
ーク電流やアルファ粒子によって発生する電荷流入など
の存在により、キャパシタの電荷が変化するので、安定
なメモリ動作を保証するにはキャパシタの静電容量値は
一定の臨界値以上必要となる。一方、デバイスの高密度
化のために、メモリセルの微細化は目覚しく、１ビット
当りのセル面積は縮小の一途を辿っており、例えば16メ
ガビットDRAMでは４〜５μm²、64メガビットDRAMでは約
２μm²と予想され、何らかの３次元的キャパシタ構造を
とるか、あるいは誘電率の高いキャパシタ絶縁膜を用い
なければ、臨界容量値の確保が困難である。キャパシタ
絶縁膜には比誘電率７程度の窒化シリコン膜が広く用い
られているが、これよりも誘電率の大きな酸化タンタル
等の絶縁膜は欠陥密度、リーク電流などの観点からいま
だ実用化されてない。そこで３次元的キャパシタ構造と
して例えば沖電気研究開発、131、Vol.53、No.3（昭61
−７−１）P.75−82に示されるようなメモリセルが提案
されている。これによれば、キャパシタをフィールド酸
化膜やスイッチングトランジスタ上に積み上げるように
立体的に形成して、実効的にキャパシタ面積を増大さ
せ、大きな静電容量を得ている。このような構造のセル
は一般にスタックトキャパシタセルと呼ばれており、こ
のスタックトキャパシタセルの構造を具体的に第４図の
断面図を用いて説明する。同図で、Ｐ型シリコン基板１
は選択的に形成された分離用のフィールド酸化膜２によ
りフィールド領域とアクティブ領域に分画されており、
アクティブ領域にはMOSスイッチングトランジスタが形
成されている。このスイッチングトランジスタはゲート
酸化膜3,ゲート電極4,ソース・ドレイン拡散層5A,5Bか
ら構成されている。一方、キャパシタは不純物を高濃度
に含んだポリシリコンによって形成されたストレージノ
ード電極6,セルプレート電極８および誘電体薄膜７から
構成されており、前記スイッチングトランジスタ上およ
びフィールド酸化膜２上に形成されているが、スイッチ
ングトランジスタとは絶縁膜９で分離されている。しか
し、ストレージノード電極６とスイッチングトランジス
タのソース・ドレイン5A,5Bの一方の拡散層5Aとはコン
タクトホール10で接続されている。またスイッチングト
ランジスタの他方の拡散層5Bにはコンタクトホール11を
介してビット線12が接続されている。スイッチングトラ
ンジスタのゲート電極４はワード線としても働き、ビッ
ト線12とは直角方向に延びている。13は層間絶縁膜、14
はパッシベーション膜である。

（発明が解決しようとする課題） しかしながら、前記構成の装置では、スイッチングト
ランジスタとビット線とを接続するためのコンタクトホ
ールの部分には、キャパシタを形成することができない
ため、キャパシタ面積が大きく制限される。また、キャ
パシタを立体的に形成しているものの、この構成では平
面的に形成した場合の高々1.5〜２倍程度しかキャパシ
タ面積が増大せず、セル面積が微小となる64メガビット
DRAMにおいては十分なキャパシタ容量が得られない。

また、基板中に入射したアルファ粒子によって発生す
るキャリアが拡散層を通じてキャパシタへ流入して蓄積
情報を破壊するいわゆるソフトエラーの問題もあった。

（課題を解決するための手段） この発明は前述の課題を解決するため、半導体メモリ
装置において、ビット線を絶縁膜で囲んだ（挾み込む）
うえ、基板中にうめこみ、その上に絶縁膜を隔ててスイ
ッチングトランジスタ領域を形成する柱状の単結晶シリ
コン領域を形成し、その上部および側面部にキャパシタ
を形成するようにしたものである。

（作用） 本発明は前述のような構成としたため、キャパシタ部
をビット線とのコンタクトに影響されることなく形成で
き、広い面積をとれるので、全体の微小化にもかかわら
ず容量の大きいキャパシタが得られる。

（実施例） 以下この発明の一実施例を図面を参照して説明する。
第１図はこの発明の一実施例のメモリセルを示す平面パ
ターン図、また、第２図は第１図Ａ−Ａ′における断面
図である。これらの図において同一の部位に対しては同
一の符号を付している。図中51はシリコン基板である
が、本実施例においては単に機械的に上層を支持する目
的で用いているので電気的性質は特に問わない。52は基
板との電気的分離の目的で形成された酸化膜であり、そ
の上にビット線として機能するＮ型不純物を高濃度にド
ープしたポリシリコンの導電層53が形成されている。さ
らに、そのビット線53上には酸化膜54が形成されて、上
層と分離されているが、一部にはコンタクトホール55が
形成され、ポリシリコンが充てんされていて、上層との
電気的接続をとっている。このコンタクトホール55の直
上には柱状に加工されたシリコン単結晶56が形成されて
おり、この中にスイッチングトランジスタが形成されて
いる。この柱状単結晶領域56の側面全面にはゲート酸化
膜57、およびポリシリコンで形成されたゲート電極58
が、また柱状単結晶領域56の上部と下部にはN⁺ソース・
ドレイン拡散層62および63がそれぞれ形成されている。
このスイッチングトランジスタ領域は絶縁膜59で包まれ
ており、後述のキャパシタと分離されている。柱状単結
晶領域56の上部および周囲にはストレージノード電極6
1、誘電体薄膜64およびセルプレート電極65から構成さ
れるキャパシタが形成されており、実効的なキャパシタ
面積は非常に大きなものになっている。キャパシタのス
トレージノード電極61と、スイッチングトランジスタの
N⁺拡散層63とは柱状単結晶領域56の上部にあけられたコ
ンタクト60で接続されている。キャパシタのセルプレー
ト電極65は複数のメモリセルに共通に形成されており、
使用時はメモリ装置の周辺回路により電源電圧の半分程
度の一定電圧で印加される。

さらに、スイッチングトランジスタのゲート電極58は
ワード線としても働き、ビット線53と直角方向に延び複
数のセルをつないでいる。図示はされていないが、ワー
ド線58の抵抗を下げ高速動作をねらう場合にはワード線
58と並行してアルミ合金などの金属配線を形成し、８〜
32セル程度毎にワード線と金属配線とのコンタクトを設
けるようにしてもよい。またこの金属配線は周辺回路の
配線層と兼用することもできる。メモリ装置の最上層に
は保護用のパッシベーション膜66か形成されている。

メモリセルの基本動作は従来のものと同じであり、ワ
ード線の電圧をハイレベルにすることにより、スイッチ
ングトランジスタを導通させ、キャパシタとビット線を
接続し、書きこみ、読み出し動作を行い、ワード線がロ
ーレベルになることによりスイッチングトランジスタが
非導通状態になり、キャパシタ電荷を保持し情報を蓄え
る。

次に前述のメモリ装置の理解を深めるために、このメ
モリ装置の製造方法の一例を説明する。なお、以下の説
明中の膜の形成方法、不純物導入方法や数値的条件等は
単なる例示にすぎず、この実施例がこれら形成方法や数
値的条件によってのみ達成されるものではないことは理
解されたい。第３図（ａ）〜（ｇ）は製造方法の説明に
供する工程断面図であり、第１図Ａ−Ａ′断面に対応す
る。なお、第３図（ａ）〜（ｇ）においては第１図、第
２図に示した構成成分と同様な構成成分については同一
の符号を付してある。

まず、シリコン基板51を用意し、その表面に熱酸化に
より基板51全面に酸化膜52を形成し、その上に減圧CVD
法によりポリシリコン53を400nm程度の厚みで堆積す
る。ポリシリコン53に導電性をもたせるため、リン
（Ｐ）を高濃度にドープする。さらに、このポリシリコ
ン53をビット線の形状にホトリソグラフィーおよびドラ
イエッチング技術を用いて加工する。ここまでの工程で
第３図（ａ）に示した構造体が得られる。この図におい
てはポリシリコン53は紙面横方向が長手方向になるよう
に加工されている。

次に、第３図（ｂ）に示すように、（ａ）図の構造体
上にCVD法により酸化膜54を膜厚２μｍ程度つけ、この
酸化膜54に、後の工程で形成されるスイッチングトラン
ジスタとの電気的接続をとるためのコンタクトホール10
1を開孔させる。さらに、減圧CVD法によりポリシリコン
102を全面に堆積させ、コンタクトホール101を完全にう
めこむ。

つづいて、エッチバックによりポリシリコン102をコ
ンタクトホール101の中にのみ残すように加工したの
ち、リンをドープする。さらに、全面を精密研磨により
平滑にする。この際基板が反るのを防ぐため、基板裏面
にもポリシリコンおよび酸化膜（いずれも図示してな
い）を形成しておく。

前述のように形成された第１の基板と、別に用意した
精密研磨済のＰ型シリコン単結晶基板103のそれぞれ精
密研磨された側の表面を接触させ、1100℃程度で加熱す
る。こうすることにより両者は主にファンデァワースル
力により強固に接着される。さらに、接着したＰ型シリ
コン基板103を研磨により膜厚１ないし３μｍ程度まで
薄膜化する。この工程により第３図（ｃ）の構造体が得
られる。この膜厚により、スイッチングトランジスタの
ゲート長と、キャパシタの実効面積が主に決定されるこ
とになる。

つづいて基板103を、ホトリソグラフィーおよびドラ
イエッチングにより、ビット線53とのコンタクト領域55
上に柱状に加工する。熱酸化によりスイッチングトラン
ジスタのゲート絶縁膜となる酸化膜57を膜厚15nm程度柱
状単結晶領域56の周囲に形成する。ここまでの工程で第
３図（ｄ）に示す構造体が得られる。

さらに、スイッチングトランジスタのゲート電極およ
びワード線58を形成するために、減圧CVD法によりポリ
シリコンを全面に堆積させる。さらにそのポリシリコン
に導電性をもたせるため、リンを高濃度にドープする。
隣接する柱状領域とつなぐように形成されるワード線部
分（第１図67部）はホトリソグラフィーあるいは電子ビ
ーム露光技術によりレジストをパターニングし、そのレ
ジストをマスクにしてポリシリコンをパターニングす
る。この際、異方性の強いドライエッチングを用いるこ
とにより柱状領域56の側面にはサイドウォール状に自己
整合的にポリシリコン58が形成される。ここまでの工程
で第３図（ｅ）に示す構造体が得られる。

次に、スイッチングトランジスタとキャパシタを分離
するための層間絶縁膜59を形成する。さらに、キャパシ
タのストレージノード電極とスイッチングトランジスタ
の接続用のコンタクトホール60を開孔するため、柱状領
域56の頂部の絶縁膜59およびゲート酸化膜57を除去す
る。この段階で第３図（ｆ）に示す構造体が得られる。

つづいて、キャパシタのストレージノード電極61とな
るポリシリコンを減圧CVD法により膜厚200nm程度堆積し
たのち、そのポリシリコンに導電性をもたせるためリン
を高濃度にドープする。さらに隣接セル間でストレージ
ノード電極61が分離されるように、ポリシリコンをパタ
ーニングする。次に、キャパシタの誘電体薄膜64として
窒化シリコン膜を減圧CVD法により膜厚10nm程度堆積さ
せ、リーク電流を減少させる目的で850ないし1000℃の
酸化性雰囲気でアニールを行い窒化膜の表面に薄い酸化
膜（図示せず）を形成する。さらに、全面に、キャパシ
タのプレート電極65となるポリシリコンをストレージノ
ード電極61と同様な方法で形成する。途中工程における
熱処理によってポリシリコンから単結晶に不純物が拡散
し、N⁺拡散層62,63が形成される。以上までの工程で第
３図（ｇ）に示す構造体が得られる。

以降の工程については図示はしないが、層間絶縁膜を
形成したのち、周辺回路で使用する金属配線層を形成
し、最後に保護用のパッシベーション膜をつけ、ウェハ
プロセスを終了する。

（発明の効果） 以上説明した内容からも明らかなように、この発明の
メモリ装置によればビット線をスイッチングトランジス
タよりも下の絶縁膜中にうめこみ、さらにスイッチング
ストランジスタを柱状に加工した単結晶シリコン中に縦
に形成し、その外周部にキャパシタを配置するような構
造にした。従って、ビット線とスイッチングトランジス
タの接続用コンタクトホールがスイッチングトランジス
タの直下に配置できるため、キャパシタの占有面積を最
大にとることができる。さらに、柱状領域外周全域をキ
ャパシタとして利用できるため、キャパシタ容量を大幅
に増大させることが可能となる。

また、スイッチングトランジスタのチャネルが縦方向
に形成されているため、セル面積を縮小していっても、
チャネル長を短縮する必要がない。従って、チャネル長
短縮にともない発生する、パンチスルーやしきい値電圧
の低下によるリーク電流増大といった問題がない。さら
に、柱状単結晶の側面一周にゲート電極が形成されてい
るため、ソース・ドレイン間には、チャネル以外の寄生
的な電流パスが存在しない。従って、スイッチングスト
ランジスタの非導通時のリーク電流が激減するので、リ
フレッシュサイクルを長くすることができる。

さらに、ビット線、スイッチングストランジスタおよ
びキャパシタが基板より電気的に完全分離されているの
で基板中に入射したアルファ粒子によって発生するキャ
リアがメモリセルに流入しなくなり、ソフトエラーに極
めて強い信頼性の高いメモリ装置が得られる。

【図面の簡単な説明】

第１図は本発明の実施例の平面図、第２図は第１図のＡ
−Ａ′断面図、第３図は本発明の実施例の工程断面図、
第４図は従来のスタックトキャパシタセルの構造図であ
る。 51……シリコン基板、52,54……酸化膜、53……ポリシ
リコン（ビット線）、55……コンタクトホール、56……
シリコン単結晶領域、57……ゲート酸化膜、58……ゲー
ト電極、59……絶縁膜、60……コンタクト部、61……ス
トレージノード電極、62,63……ソース・ドレイン、64
……誘電体膜、65……セルプレート電極、66……パッシ
ベーション膜。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】半導体メモリ装置の製造に当たって、 （ａ） 半導体基板上に導電層を絶縁膜で挟み込むよう
   に形成する工程と、 （ｂ） 前記絶縁膜のうち前記導電層の上にある絶縁膜
   にコンタクトホールを形成する工程と、 （ｃ） 前記コンタクトホール上に柱状の単結晶半導体
   領域を形成する工程と、 （ｄ） 前記単結晶半導体領域の側面にそれを覆うよう
   にゲート酸化膜およびゲート電極を形成する工程と、 （ｅ） 前記単結晶半導体領域の頂部に接続され、かつ
   該領域の側面に延在するようにスタックトキャパシタ部
   を形成する工程、 とを含むことを特徴とする半導体メモリ装置の製造方
   法。