JP2906875B2 - 半導体メモリセル及びその製造方法 - Google Patents
半導体メモリセル及びその製造方法Info
- Publication number
- JP2906875B2 JP2906875B2 JP4293054A JP29305492A JP2906875B2 JP 2906875 B2 JP2906875 B2 JP 2906875B2 JP 4293054 A JP4293054 A JP 4293054A JP 29305492 A JP29305492 A JP 29305492A JP 2906875 B2 JP2906875 B2 JP 2906875B2
- Authority
- JP
- Japan
- Prior art keywords
- groove
- forming
- forming step
- diffusion layer
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 50
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 238000009792 diffusion process Methods 0.000 claims description 28
- 238000000034 method Methods 0.000 claims description 24
- 230000015654 memory Effects 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 18
- 239000004020 conductor Substances 0.000 claims description 17
- 230000001681 protective effect Effects 0.000 claims description 14
- 239000003990 capacitor Substances 0.000 claims description 10
- 238000003860 storage Methods 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 230000005669 field effect Effects 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 6
- 239000012212 insulator Substances 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 24
- 229910052814 silicon oxide Inorganic materials 0.000 description 24
- 239000010410 layer Substances 0.000 description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000012535 impurity Substances 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、１つのトランジスタと
１つのキャパシタから構成される半導体メモリセル及び
その製造方法に関する。
１つのキャパシタから構成される半導体メモリセル及び
その製造方法に関する。
【０００２】
【従来の技術】１チップ上に形成されるダイナミック・
ランダム・アクセス・メモリ（ＤＲＡＭ）の記憶容量
は、３年に４倍の割合で向上してきており、今後も同様
な向上が期待される。ＤＲＡＭの記憶容量の増大は、微
細加工技術の進歩に伴う集積度の向上によって図られて
きた。
ランダム・アクセス・メモリ（ＤＲＡＭ）の記憶容量
は、３年に４倍の割合で向上してきており、今後も同様
な向上が期待される。ＤＲＡＭの記憶容量の増大は、微
細加工技術の進歩に伴う集積度の向上によって図られて
きた。
【０００３】ところで、ＤＲＡＭのメモリセルは、１つ
の絶縁ゲート電界効果トランジスタと、１つの容量蓄積
部とから構成されており、メモリセルの占有面積は、記
憶容量の向上とともに小さくする必要がある。しかし、
記憶を保持する蓄積電荷量は、信頼性を保つために一定
の値以上にする必要があり、狭い面積で大きな蓄積容量
を得る工夫が必要である。
の絶縁ゲート電界効果トランジスタと、１つの容量蓄積
部とから構成されており、メモリセルの占有面積は、記
憶容量の向上とともに小さくする必要がある。しかし、
記憶を保持する蓄積電荷量は、信頼性を保つために一定
の値以上にする必要があり、狭い面積で大きな蓄積容量
を得る工夫が必要である。
【０００４】上記を満足するメモリセルとして、１９８
９年に開催されたアイ・イー・イー・イー国際電子デバ
イス会議（ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅ
ｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ）の技
術集の２３頁〜２６頁・１巻６７号５５頁ＳＤＭ９１−
３２にケイ スノウチ等（Ｋ．Ｓｕｎｏｕｃｈｉ ｅｔ
ａｌ．）によって「６４／２５６ＭｂｉｔＤＲＡＭ用
の取り囲みゲートトランジスタ（ＳＧＴ）セル」と題し
て発表された構造がある。この構造は、図９に示したよ
うにｐ型半導体基板５１に直方体形状の半導体柱を形成
し、溝底部にセル間のリーク電流を抑制するためのｐ-
拡散層５２を有し、半導体柱の下部４側面にｎ型拡散層
を形成してトランジスタの一方の第１ｎ型ソース・ドレ
イン５３および容量蓄積部の１電極とし、半導体柱の上
部４側面をトランジスタのチャネルとし、半導体柱の最
上部をトランジスタの他方の第２ｎ型ソース・ドレイン
５８としたものである。また半導体柱の側部には、ゲー
ト酸化膜５６，容量絶縁膜５４，ワード線５７，プレー
トポリシリコン５５が設けられている。また、第２ｎ型
ソース・ドレイン５８にはビット線５９が設けられてい
る。
９年に開催されたアイ・イー・イー・イー国際電子デバ
イス会議（ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅ
ｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ）の技
術集の２３頁〜２６頁・１巻６７号５５頁ＳＤＭ９１−
３２にケイ スノウチ等（Ｋ．Ｓｕｎｏｕｃｈｉ ｅｔ
ａｌ．）によって「６４／２５６ＭｂｉｔＤＲＡＭ用
の取り囲みゲートトランジスタ（ＳＧＴ）セル」と題し
て発表された構造がある。この構造は、図９に示したよ
うにｐ型半導体基板５１に直方体形状の半導体柱を形成
し、溝底部にセル間のリーク電流を抑制するためのｐ-
拡散層５２を有し、半導体柱の下部４側面にｎ型拡散層
を形成してトランジスタの一方の第１ｎ型ソース・ドレ
イン５３および容量蓄積部の１電極とし、半導体柱の上
部４側面をトランジスタのチャネルとし、半導体柱の最
上部をトランジスタの他方の第２ｎ型ソース・ドレイン
５８としたものである。また半導体柱の側部には、ゲー
ト酸化膜５６，容量絶縁膜５４，ワード線５７，プレー
トポリシリコン５５が設けられている。また、第２ｎ型
ソース・ドレイン５８にはビット線５９が設けられてい
る。
【０００５】
【発明が解決しようとする課題】従来の構造では、半導
体柱の上部全側面を全てトランジスタのチャネルとする
ために、必要以上にワード線の容量を増大させる。ま
た、トランジスタのゲート電極であるワード線を半導体
柱の周囲に形成するために、半導体柱の間隔を広げる必
要がある。
体柱の上部全側面を全てトランジスタのチャネルとする
ために、必要以上にワード線の容量を増大させる。ま
た、トランジスタのゲート電極であるワード線を半導体
柱の周囲に形成するために、半導体柱の間隔を広げる必
要がある。
【０００６】本発明の目的は、前記課題を解決した半導
体メモリセル及びその製造方法を提供することにある。
体メモリセル及びその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体メモリセルは、一つの絶縁ゲー
ト電界効果トランジスタと一つの容量蓄積部とによって
構成される半導体メモリセルであって、メモリセルは、
半導体基板上に形成された半導体柱のそれぞれに各々１
個形成され、絶縁ゲート電界効果トランジスタは、前記
半導体柱の一側面の上部を電界効果トランジスタのチャ
ネルとし、前記半導体柱の上面をビット線に接続する第
１ソース・ドレインとし、半導体柱のチャネル領域より
下の全側面を第２ソース・ドレインとするものであり、
前記第２ソース・ドレイン表面に容量絶縁膜を形成した
ものである。
め、本発明に係る半導体メモリセルは、一つの絶縁ゲー
ト電界効果トランジスタと一つの容量蓄積部とによって
構成される半導体メモリセルであって、メモリセルは、
半導体基板上に形成された半導体柱のそれぞれに各々１
個形成され、絶縁ゲート電界効果トランジスタは、前記
半導体柱の一側面の上部を電界効果トランジスタのチャ
ネルとし、前記半導体柱の上面をビット線に接続する第
１ソース・ドレインとし、半導体柱のチャネル領域より
下の全側面を第２ソース・ドレインとするものであり、
前記第２ソース・ドレイン表面に容量絶縁膜を形成した
ものである。
【０００８】また本発明に係る半導体メモリセルの製造
方法は、第１溝形成工程と、第１保護膜形成工程と、第
２溝形成工程と、第２保護膜形成工程と、第３溝形成工
程と、第２導電型第１拡散層形成工程と、第４溝形成工
程と、第１導電体第１拡散届形成工程と、容量絶縁膜形
成工程と、第１導電体形成工程と、第１埋込工程と、第
１除去工程と、ゲート絶縁膜堆積工程と、第２導電体形
成工程と、第２導電型第２拡散層形成工程と、ビット形
成工程とを有する半導体メモリセルの製造方法であっ
て、第１溝形成工程は、第１導電型半導体基板上にワー
ド線を形成するための第１溝を形成する処理を行うもの
であり、第１保護膜形成工程は、前記第１溝の側面に第
１保護膜を形成する処理を行うものであり、第２溝形成
工程は、前記第１溝と第２溝とによって直方体の半導体
柱のそれぞれ１側面と残りの３側面とが形成されるよう
に第２溝を形成する処理を行うものであり、第２保護膜
形成工程は、前記第２溝の側面に第２保護膜を形成する
ものであり、第３溝形成工程は、第１溝と第２溝をさら
に深くした第３溝を形成する処理を行うものであり、第
２導電型第１拡散層形成工程は、第３溝の側面に半導体
基板と導電型の異なる第２導電型第１拡散層を形成する
処理を行うものであり、第４溝形成工程は、前記第３溝
をさらに深くした第４溝を形成する処理を行うものであ
り、第１導電体第１拡散層形成工程は、前記第４溝底部
の前記第１導電型半導体領域に濃度の高い第１導電体拡
散層を形成する処理を行うものであり、容量絶縁膜形成
工程は、前記第３および第４溝表面に容量絶縁膜を形成
するものであり、第１導電体形成工程は、前記第３溝と
第４溝を合わせた溝の深さにプレート電極となる第１導
電体を形成する処理を行うものであり、第１埋込工程
は、前記第１溝およぴ第２溝に第１絶縁体を埋め込む処
理を行うものであり、第１除去工程は、前記第１溝に埋
め込まれた第１絶縁体を除去するとともに、前記第１保
護膜を除去する処理を行うものであり、ゲート絶縁膜堆
積工程は、前記第１溝の表面にゲート絶縁膜を堆積する
処理を行うものであり、第２導電体形成工程は、前記第
１溝の側面にワード線となる第２導電体を形成する処理
を行うものであり、第２導電型第２拡散層形成工程は、
前記半導体基板表面に第２導電型第２拡散層を形成する
処理を行うものであり、ビット線形成工程は、表面に第
２絶縁体膜を形成し、前記第２導電型第２拡散層領域に
コンタクト孔を形成してビット線を形成する処理を行う
ものである。
方法は、第１溝形成工程と、第１保護膜形成工程と、第
２溝形成工程と、第２保護膜形成工程と、第３溝形成工
程と、第２導電型第１拡散層形成工程と、第４溝形成工
程と、第１導電体第１拡散届形成工程と、容量絶縁膜形
成工程と、第１導電体形成工程と、第１埋込工程と、第
１除去工程と、ゲート絶縁膜堆積工程と、第２導電体形
成工程と、第２導電型第２拡散層形成工程と、ビット形
成工程とを有する半導体メモリセルの製造方法であっ
て、第１溝形成工程は、第１導電型半導体基板上にワー
ド線を形成するための第１溝を形成する処理を行うもの
であり、第１保護膜形成工程は、前記第１溝の側面に第
１保護膜を形成する処理を行うものであり、第２溝形成
工程は、前記第１溝と第２溝とによって直方体の半導体
柱のそれぞれ１側面と残りの３側面とが形成されるよう
に第２溝を形成する処理を行うものであり、第２保護膜
形成工程は、前記第２溝の側面に第２保護膜を形成する
ものであり、第３溝形成工程は、第１溝と第２溝をさら
に深くした第３溝を形成する処理を行うものであり、第
２導電型第１拡散層形成工程は、第３溝の側面に半導体
基板と導電型の異なる第２導電型第１拡散層を形成する
処理を行うものであり、第４溝形成工程は、前記第３溝
をさらに深くした第４溝を形成する処理を行うものであ
り、第１導電体第１拡散層形成工程は、前記第４溝底部
の前記第１導電型半導体領域に濃度の高い第１導電体拡
散層を形成する処理を行うものであり、容量絶縁膜形成
工程は、前記第３および第４溝表面に容量絶縁膜を形成
するものであり、第１導電体形成工程は、前記第３溝と
第４溝を合わせた溝の深さにプレート電極となる第１導
電体を形成する処理を行うものであり、第１埋込工程
は、前記第１溝およぴ第２溝に第１絶縁体を埋め込む処
理を行うものであり、第１除去工程は、前記第１溝に埋
め込まれた第１絶縁体を除去するとともに、前記第１保
護膜を除去する処理を行うものであり、ゲート絶縁膜堆
積工程は、前記第１溝の表面にゲート絶縁膜を堆積する
処理を行うものであり、第２導電体形成工程は、前記第
１溝の側面にワード線となる第２導電体を形成する処理
を行うものであり、第２導電型第２拡散層形成工程は、
前記半導体基板表面に第２導電型第２拡散層を形成する
処理を行うものであり、ビット線形成工程は、表面に第
２絶縁体膜を形成し、前記第２導電型第２拡散層領域に
コンタクト孔を形成してビット線を形成する処理を行う
ものである。
【０００９】
【作用】トランジスタのチャネルは、ワード線が伸びる
方向の半導体柱の１側面のみを利用しているため、ワー
ド線容量を低減することが可能となる。
方向の半導体柱の１側面のみを利用しているため、ワー
ド線容量を低減することが可能となる。
【００１０】
【実施例】以下、本発明の一実施例を図により説明す
る。図１（ａ）は、本発明の一実施例を示す断面図、
（ｂ）は同平面図である。
る。図１（ａ）は、本発明の一実施例を示す断面図、
（ｂ）は同平面図である。
【００１１】図１において、半導体基板１上に形成され
た半導体柱の下部に不純物濃度の高い層２が形成され、
容量絶縁膜４を介してプレート電極５が上下に延在して
形成されている。また、容量絶縁膜４に沿って第１ソー
ス・ドレイン３が形成されている。ワード線７は半導体
柱の１側面のみにゲート絶縁膜６を介して形成されてい
る。また、半導体柱上部１側面に第２ソース・ドレイン
８が形成されている。
た半導体柱の下部に不純物濃度の高い層２が形成され、
容量絶縁膜４を介してプレート電極５が上下に延在して
形成されている。また、容量絶縁膜４に沿って第１ソー
ス・ドレイン３が形成されている。ワード線７は半導体
柱の１側面のみにゲート絶縁膜６を介して形成されてい
る。また、半導体柱上部１側面に第２ソース・ドレイン
８が形成されている。
【００１２】以上のように、半導体基板１上に形成され
た半導体柱の下部に容量蓄積部を有し、上部にトランジ
スタを有し、ワード線７と垂直な方向にビット線１０を
形成したメモリセルである。従来例と異なる点は、トラ
ンジスタのチャネルが、ワード線７が伸びる方向の半導
体柱の１側面のみを利用している点にある。
た半導体柱の下部に容量蓄積部を有し、上部にトランジ
スタを有し、ワード線７と垂直な方向にビット線１０を
形成したメモリセルである。従来例と異なる点は、トラ
ンジスタのチャネルが、ワード線７が伸びる方向の半導
体柱の１側面のみを利用している点にある。
【００１３】図２〜図８は、本発明の実施例に係るメモ
リセルの製造方法を工程順に示した断面図である。図２
（ａ）に示すように、ｐ型シリコン基板２１上に、第１
シリコン酸化膜２２、第１シリコン窒化膜２３、第２シ
リコン酸化膜２４を順に堆積し、該領域に第１レジスト
パターン２５を形成し、前記第１レジストパターン２５
をマスクとして、前記第２シリコン酸化膜２４、シリコ
ン窒化膜２３、シリコン酸化膜２２、ｐ型シリコン基板
２１をエッチングして第１溝２６を形成する。
リセルの製造方法を工程順に示した断面図である。図２
（ａ）に示すように、ｐ型シリコン基板２１上に、第１
シリコン酸化膜２２、第１シリコン窒化膜２３、第２シ
リコン酸化膜２４を順に堆積し、該領域に第１レジスト
パターン２５を形成し、前記第１レジストパターン２５
をマスクとして、前記第２シリコン酸化膜２４、シリコ
ン窒化膜２３、シリコン酸化膜２２、ｐ型シリコン基板
２１をエッチングして第１溝２６を形成する。
【００１４】次に図２（ｂ）に示すように、第１溝２６
の側面に、第１溝シリコン酸化膜２７を形成し、表面に
第２シリコン窒化膜２８を形成する。
の側面に、第１溝シリコン酸化膜２７を形成し、表面に
第２シリコン窒化膜２８を形成する。
【００１５】次に図２（ｃ）に示すように、窒化膜２８
上に形成された第２レジストパターン２９をマスクとし
て、第２溝３０を形成する。そして図３（ｄ）に示すよ
うに、前記第２溝３０の側面に第２溝シリコン酸化膜３
１を形成し、前記第１溝２６の底部の第２シリコン窒化
膜２８をエッチングする。
上に形成された第２レジストパターン２９をマスクとし
て、第２溝３０を形成する。そして図３（ｄ）に示すよ
うに、前記第２溝３０の側面に第２溝シリコン酸化膜３
１を形成し、前記第１溝２６の底部の第２シリコン窒化
膜２８をエッチングする。
【００１６】さらに図３（ｅ）に示すように、前記第１
溝２６の底部の第１溝シリコン酸化膜２７および前記第
２溝３０の底部の第２溝シリコン酸化膜３１をそれぞれ
エッチングし、第３溝３２を形成する。そして図４
（ｆ）に示すように、前記第３溝３２のｐ型シリコン基
板２１の表面に第１ｎ型拡散層３４を形成し、第３溝３
２の側面に第３溝シリコン酸化膜３３を形成する。
溝２６の底部の第１溝シリコン酸化膜２７および前記第
２溝３０の底部の第２溝シリコン酸化膜３１をそれぞれ
エッチングし、第３溝３２を形成する。そして図４
（ｆ）に示すように、前記第３溝３２のｐ型シリコン基
板２１の表面に第１ｎ型拡散層３４を形成し、第３溝３
２の側面に第３溝シリコン酸化膜３３を形成する。
【００１７】次に図４（ｇ）に示すように、第３溝３２
の底部の第３溝シリコン酸化膜３３をエッチングし、第
４溝３５を形成し、第４溝３５の底部にｐ型シリコン基
板１の不純物濃度より濃度の高いｐ型拡散層３６を形成
する。
の底部の第３溝シリコン酸化膜３３をエッチングし、第
４溝３５を形成し、第４溝３５の底部にｐ型シリコン基
板１の不純物濃度より濃度の高いｐ型拡散層３６を形成
する。
【００１８】次に図５（ｈ）に示すように、第３溝シリ
コン酸化膜３３を除去し、第３溝３２の表面および第４
溝３５の表面に容量絶縁膜３７を形成し、第１溝，第２
溝，第３溝および第４溝に第１ポリシリコン３８を埋め
込む。そして図５（ｉ）に示すように第１ポリシリコン
３８を第１溝および第２溝の深さ程度にエッチバック
し、エッチバックされた第１ポリシリコン３８の表面に
第３シリコン酸化膜３９を形成する。さらにエッチバッ
クされて再び形成された第１溝および第２溝に第４シリ
コン酸化膜４０を埋め込むように堆積する（図６
（ｉ））。そして第４シリコン酸化膜４０を第１シリコ
ン窒化膜２８の表面が出る程度にエッチバックする（図
６（ｋ））。
コン酸化膜３３を除去し、第３溝３２の表面および第４
溝３５の表面に容量絶縁膜３７を形成し、第１溝，第２
溝，第３溝および第４溝に第１ポリシリコン３８を埋め
込む。そして図５（ｉ）に示すように第１ポリシリコン
３８を第１溝および第２溝の深さ程度にエッチバック
し、エッチバックされた第１ポリシリコン３８の表面に
第３シリコン酸化膜３９を形成する。さらにエッチバッ
クされて再び形成された第１溝および第２溝に第４シリ
コン酸化膜４０を埋め込むように堆積する（図６
（ｉ））。そして第４シリコン酸化膜４０を第１シリコ
ン窒化膜２８の表面が出る程度にエッチバックする（図
６（ｋ））。
【００１９】次に図７（ｌ）に示すように、第３レジス
トパターン４１を形成し、第３レジストパターン４１を
マスクに第１溝に埋め込まれた第４シリコン酸化膜４０
を第１ポリシリコン３８の表面が出ない程度にエッチバ
ックする。そして図７（ｍ）に示すように、第１シリコ
ン窒化膜２３および第２シリコン窒化膜２８を除去す
る。さらに図８（ｎ）に示すように、第１溝側面の第１
溝シリコン酸化膜２７を除去し、再度ゲート酸化膜４２
を形成し、表面に第２ポリシリコン４３を堆積する。
トパターン４１を形成し、第３レジストパターン４１を
マスクに第１溝に埋め込まれた第４シリコン酸化膜４０
を第１ポリシリコン３８の表面が出ない程度にエッチバ
ックする。そして図７（ｍ）に示すように、第１シリコ
ン窒化膜２３および第２シリコン窒化膜２８を除去す
る。さらに図８（ｎ）に示すように、第１溝側面の第１
溝シリコン酸化膜２７を除去し、再度ゲート酸化膜４２
を形成し、表面に第２ポリシリコン４３を堆積する。
【００２０】最後に図８（ｏ）に示すように、第２ポリ
シリコン４３を第１溝側面にのみ残るようにエッチング
してワード線４４とし、半導体柱の最上部表面に第２ｎ
型拡散層４５を形成し、層間絶縁膜４６を堆積し、第２
ｎ型拡散層４５にコンタクト孔４７を開口し、ビット線
４８を形成して半導体メモリセルを完成させる。
シリコン４３を第１溝側面にのみ残るようにエッチング
してワード線４４とし、半導体柱の最上部表面に第２ｎ
型拡散層４５を形成し、層間絶縁膜４６を堆積し、第２
ｎ型拡散層４５にコンタクト孔４７を開口し、ビット線
４８を形成して半導体メモリセルを完成させる。
【００２１】前記実施例において、ゲート酸化膜を形成
するために第１溝シリコン酸化膜を除去したが、第１溝
シリコン酸化膜をゲート酸化膜として用いてもかまわな
い。
するために第１溝シリコン酸化膜を除去したが、第１溝
シリコン酸化膜をゲート酸化膜として用いてもかまわな
い。
【００２２】
【発明の効果】以上説明したように本発明は、ワード線
容量が半分以下になり、動作速度の向上を図ることがで
きる。また、セル面積を３０％縮小しても同じ蓄積容量
を得ることができる。
容量が半分以下になり、動作速度の向上を図ることがで
きる。また、セル面積を３０％縮小しても同じ蓄積容量
を得ることができる。
【図１】（ａ）は、本発明に係るメモリセルの構造を示
す断面図、（ｂ）は平面図である。
す断面図、（ｂ）は平面図である。
【図２】本発明に係るメモリセルの製造方法を工程順に
示す断面図である。
示す断面図である。
【図３】本発明に係るメモリセルの製造方法を工程順に
示す断面図である。
示す断面図である。
【図４】本発明に係るメモリセルの製造方法を工程順に
示す断面図である。
示す断面図である。
【図５】本発明に係るメモリセルの製造方法を工程順に
示す断面図である。
示す断面図である。
【図６】本発明に係るメモリセルの製造方法を工程順に
示す断面図である。
示す断面図である。
【図７】本発明に係るメモリセルの製造方法を工程順に
示す断面図である。
示す断面図である。
【図８】本発明に係るメモリセルの製造方法を工程順に
示す断面図である。
示す断面図である。
【図９】従来方法によって得られるメモリセルの構造を
示す図である。
示す図である。
１ 半導体基板 ２ 不純物濃度の高い層 ３ 第１ソース・ドレイン ４，３７，５４ 容量絶縁膜 ５ プレート電極 ６ ゲート絶縁膜 ７，４４，５７ ワード線 ８ 第２ソース・ドレイン ９，４７ ビットコンタクト孔 １０，４８，５９ ビット線 ２１，５１ ｐ型シリコン基板 ２２ 第１シリコン酸化膜 ２３ 第１シリコン窒化膜 ２４ 第２シリコン酸化膜 ２５ 第１レジストパターン ２６ 第１溝 ２７ 第１溝シリコン酸化膜 ２８ 第２シリコン窒化膜 ２９ 第２レジストパターン ３０ 第２溝 ３１ 第２溝シリコン酸化膜 ３２ 第３溝 ３３ 第３溝シリコン酸化膜 ３４ 第１ｎ型拡散層 ３５ 第４溝 ３６，５２ ｐ型拡散層 ３８ 第１ポリシリコン ３９ 第３シリコン酸化膜 ４０ 第４シリコン酸化膜 ４１ 第３レジストパターン ４２ ゲート酸化膜 ４３ 第２ポリシリコン ４５ 第２ｎ型拡散層 ４６ 層間絶縁膜 ５３ 第１ｎ型ソース・ドレイン ５５ プレートポリシリコン ５８ 第２ｎ型ソース・ドレイン
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (2)
- 【請求項１】 一つの絶縁ゲート電界効果トランジスタ
と一つの容量蓄積部とによって構成される半導体メモリ
セルであって、メモリセルは、半導体基板上に形成された半導体柱のそ
れぞれに各々１個形成され、 絶縁ゲート電界効果トランジスタは、前記半導体柱の一
側面の上部を電界効果トランジスタのチャネルとし、前
記半導体柱の上面をビット線に接続する第１ソース・ド
レインとし、半導体柱のチャネル領域より下の全側面を
第２ソース・ドレインとするものであり、前記第２ソー
ス・ドレイン表面に容量絶縁膜を形成したものであるこ
とを特徴とする半導体メモリセル。 - 【請求項２】 第１溝形成工程と、第１保護膜形成工程
と、第２溝形成工程と、第２保護膜形成工程と、第３溝
形成工程と、第２導電型第１拡散層形成工程と、第４溝
形成工程と、第１導電体第１拡散届形成工程と、容量絶
縁膜形成工程と、第１導電体形成工程と、第１埋込工程
と、第１除去工程と、ゲート絶縁膜堆積工程と、第２導
電体形成工程と、第２導電型第２拡散層形成工程と、ビ
ット形成工程とを有する半導体メモリセルの製造方法で
あって、 第１溝形成工程は、第１導電型半導体基板上にワード線
を形成するための第１溝を形成する処理を行うものであ
り、 第１保護膜形成工程は、前記第１溝の側面に第１保護膜
を形成する処理を行うものであり、 第２溝形成工程は、前記第１溝と第２溝とによって直方
体の半導体柱のそれぞれ１側面と残りの３側面とが形成
されるように第２溝を形成する処理を行うものであり、 第２保護膜形成工程は、前記第２溝の側面に第２保護膜
を形成するものであり、 第３溝形成工程は、第１溝と第２溝をさらに深くした第
３溝を形成する処理を行うものであり、 第２導電型第１拡散層形成工程は、第３溝の側面に半導
体基板と導電型の異なる第２導電型第１拡散層を形成す
る処理を行うものであり、 第４溝形成工程は、前記第３溝をさらに深くした第４溝
を形成する処理を行うものであり、 第１導電体第１拡散層形成工程は、前記第４溝底部の前
記第１導電型半導体領域に濃度の高い第１導電体拡散層
を形成する処理を行うものであり、 容量絶縁膜形成工程は、前記第３および第４溝表面に容
量絶縁膜を形成するものであり、 第１導電体形成工程は、前記第３溝と第４溝を合わせた
溝の深さにプレート電極となる第１導電体を形成する処
理を行うものであり、 第１埋込工程は、前記第１溝およぴ第２溝に第１絶縁体
を埋め込む処理を行うものであり、 第１除去工程は、前記第１溝に埋め込まれた第１絶縁体
を除去するとともに、前記第１保護膜を除去する処理を
行うものであり、 ゲート絶縁膜堆積工程は、前記第１溝の表面にゲート絶
縁膜を堆積する処理を行うものであり、 第２導電体形成工程は、前記第１溝の側面にワード線と
なる第２導電体を形成する処理を行うものであり、 第２導電型第２拡散層形成工程は、前記半導体基板表面
に第２導電型第２拡散層を形成する処理を行うものであ
り、 ビット線形成工程は、表面に第２絶縁体膜を形成し、前
記第２導電型第２拡散層領域にコンタクト孔を形成して
ビット線を形成する処理を行うものであることを特徴と
する半導体メモリセルの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4293054A JP2906875B2 (ja) | 1992-10-30 | 1992-10-30 | 半導体メモリセル及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4293054A JP2906875B2 (ja) | 1992-10-30 | 1992-10-30 | 半導体メモリセル及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06151757A JPH06151757A (ja) | 1994-05-31 |
| JP2906875B2 true JP2906875B2 (ja) | 1999-06-21 |
Family
ID=17789881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4293054A Expired - Lifetime JP2906875B2 (ja) | 1992-10-30 | 1992-10-30 | 半導体メモリセル及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2906875B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3093575B2 (ja) * | 1994-09-12 | 2000-10-03 | 日本電気株式会社 | 半導体装置及びその製造方法 |
-
1992
- 1992-10-30 JP JP4293054A patent/JP2906875B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06151757A (ja) | 1994-05-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2673952B2 (ja) | メモリセル製造方法 | |
| JP2906807B2 (ja) | 半導体メモリセルとその製造方法 | |
| JPS61280654A (ja) | 縦型ｄｒａｍメモリセルアレイ | |
| JPH027465A (ja) | 半導体メモリ装置及びその製造方法 | |
| JPH06169069A (ja) | 半導体記憶装置及びその製造方法 | |
| JPS61116868A (ja) | メモリセルアレイ及びその製造方法 | |
| US6255684B1 (en) | DRAM cell configuration and method for its production | |
| JPS61185965A (ja) | メモリセルおよびその製法 | |
| JPS61174670A (ja) | Ｄｒａｍセルおよびその製作方法 | |
| JP2941039B2 (ja) | 半導体メモリ装置の製造方法 | |
| US5010379A (en) | Semiconductor memory device with two storage nodes | |
| KR100517219B1 (ko) | 동적이득메모리셀을갖는dram셀장치및그의제조방법 | |
| JP2524002B2 (ja) | 垂直構造を有するバイポ―ラ形ダイナミックｒａｍを製造する方法およびそのダイナミックｒａｍの構造 | |
| JPH0612805B2 (ja) | 半導体記憶装置の製造方法 | |
| JPS61179571A (ja) | メモリセルおよびそのアレイ | |
| JP2906875B2 (ja) | 半導体メモリセル及びその製造方法 | |
| JPS61108163A (ja) | 半導体記憶装置の製造方法 | |
| JP3070537B2 (ja) | 半導体装置およびその製造方法 | |
| JPS62213273A (ja) | ダイナミツクランダムアクセスメモリ | |
| JP2645008B2 (ja) | 半導体記憶装置 | |
| JP2509177B2 (ja) | メモリセル | |
| JPH0783058B2 (ja) | Ｄｒａｍセルおよびそのメモリセルアレイならびにその製作方法 | |
| JPH1140777A (ja) | 集積回路とその製造方法 | |
| JP3120633B2 (ja) | 半導体記憶装置とその製造方法 | |
| KR930009591B1 (ko) | 이중 모스 셀 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080402 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090402 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100402 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110402 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120402 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120402 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130402 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130402 Year of fee payment: 14 |