JPH027465A - 半導体メモリ装置及びその製造方法 - Google Patents

半導体メモリ装置及びその製造方法

Info

Publication number
JPH027465A
JPH027465A JP63326412A JP32641288A JPH027465A JP H027465 A JPH027465 A JP H027465A JP 63326412 A JP63326412 A JP 63326412A JP 32641288 A JP32641288 A JP 32641288A JP H027465 A JPH027465 A JP H027465A
Authority
JP
Japan
Prior art keywords
trench
substrate
dopant
region
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP63326412A
Other languages
English (en)
Other versions
JP2510265B2 (ja
Inventor
Dae-Je Jin
デージェ　ジン
Chang-Hyun Kim
チャン―ヒュン　キム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JPH027465A publication Critical patent/JPH027465A/ja
Application granted granted Critical
Publication of JP2510265B2 publication Critical patent/JP2510265B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H01L29/945—Trench capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅ
ｍｏｒｙ　：以下、ＤＲＡＭと称する）に係るものであ
る。
半導体メモリ技術分野においてはメモリの容量を増加さ
せるため一つのチップ上にメモリセルの数を増加しよう
とする努力が傾注されである。
このような目的を達成するために制限されたチップの表
面上に多数のメモリセルが形成されてメモリセルアレイ
の面積を最小化することが重要し、最小面積の面におい
ては一つのトランジスターに一つのキャパシターから構
成されるメモリセルが望ましいということはよく知られ
ている事実である。
しかし、一つのトランジスターに一つのキャパシターか
ら構成されるメモリセルにおける大部分の面積を占有す
る部分はキャパシターが占有する面積であるのでキャパ
シターが占有する面積の最小化はもちろん上記のキャパ
シターの容量を大容量にして情報を容易に検出してアル
ファ粒子によるソフトエラーを減少させることが重要な
問題である。
上記のような問題点を解決するためキャパシターが占有
する表面の面積を最小化し、ストレッジキャパシターの
容量を最大化するため半導体基板表面にトレンチ（Ｔｒ
ｅｎｃｈ）構造のキャパシターを形成する各種の方法が
提案されたが、実際に４メガ以上のＤＲＡＭにおいては
トレンチ構造を使用しなければならないことが事実であ
る。
この従来のトレンチ構造を使用したメモリセルの一つの
実施例が１９８６年２月に発行されたＩＳ　Ｓ　ＣＣＤ
ｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ
　２７２〜２７３頁に開示されている。
上記のメモリセルは基板の上部に多結晶シリコンのセル
プレートが形成されるので１６にビット以上の高集積度
を持つメモリセルにおいてはプレートの連結が難しい。
父上記の多結晶シリコンセルプレートによる段差がよく
発生される場合もあり、そしてその段差に因ってストリ
ンガ−（Ｓｔｒｉｎｇｅｒ）が発生される。
又、上記のメモリセルはトレンチの外部に電荷を貯蔵す
るのでソフトエラーがよく発生される。
一方、ワードラインの上部にセルプレートを形成するメ
モリセル（Ｓｔａｃｋｅｄ　Ｍｅｍｏｒｙ　Ｃｅ１ｌ　
）の場合、上述したメモリセルにおけるプレートの問題
は解決可能である。しかし、高集積度である時トレンチ
を形成すると隣接の二つのトレンチは厚いフィールド酸
化膜で隔離されるが、このフィールド酸化膜の下部を効
果的に利用することができないので集積度を高めること
ができない。
上記した実施例の二つのメモリセルの問題点を解決する
ため同一発明者によって１９８７年１０月１６日に出願
された米国出願番号第０００７４３号がある。
上記の米国出願番号第０００７４３号のメモリセルは基
板内に形成されたセルプレートが基板と同一電位を持つ
のでセルプレートに個別的に他の電圧を加えることがで
きなかった。
したがって、本発明の目的は従来の技術における難点及
び欠点を解消して素子を半導体基板上に高密度に集積し
ようとするのにその目的がある。
本発明の他の目的は許容される範囲内の工程能率によっ
て製造することができると共に基板内に陥没（Ｓｕｂｍ
ｅｒｇｅｄ　）された形態のセルプレートを持ち、基板
の印加電圧と別途の電圧をセルプレートに印加すること
ができる一つのトランジスターに一つのキャパシターか
ら構成されたメモリセルを提供することにある。
本発明の又他の目的は高度の雑音免疫性を持つ陥没され
たセルプレートを持つメモリセルを提供することにある
。
本発明の又他の目的は製造能率を向上させることができ
る形態及び構造を持つメモリセルを提供することにある
。
上記のような本発明の目的を達成するための本発明のメ
モリセルは集積回路素子を設けるための半導体基板と、
上記の基板の表面に垂直方向に拡張されるキャパシター
領域を形成させることができるように上記の基板内に形
成されたトレンチと、上記のキャパシター領域内に電荷
貯蔵領域を形成するために上記のトレンチ周囲の基板領
域に形成された第２導電型のセルプレート領域と、上記
のキャパシター領域内に貯蔵される電荷量を増加させる
ため上記のセルプレート領域の外部の基板領域に形成さ
れた基板と同一の導電型の高濃度の半導体領域と、上記
のトレンチ内から印加される電圧に応答して電荷を貯蔵
する電導性物質と、上記の電導性物質と上記のセルプレ
ートとの間に形成される誘電体層から構成される。
本発明の構造においては陥没されたストレッジキャパシ
ターは一つのトランジスターからなったＤＲＡＭメモリ
セル内の伝達トランジスターと協力して作動する。
このような陥没されたストレッジキャパシターは基板と
、この基板表面に対してほぼ垂直拡張されるキャパシタ
ー領域を形成させるための基板内のトレンチと、上記の
トレンチの外部の基板領域にセルプレートを形成するた
めの基板と反対の導電型にもドーピングされた領域と、
上記のセルプレートの外部の基板領域に形成された基板
と同一の導電型でドーピングされた領域と、キャパシタ
ーの一方の電極を形成すると共に印加電圧に応答して電
荷を貯蔵することができるようにトレンチ内に内蔵され
ている電導性の多結晶シリコンコアと、上記の電導性コ
ア及びセルプレートとの間に位置してキャパシター絶縁
物の役割をする誘電体物質と、伝達トランジスターの電
源領域と上記の電導性コアを相互に連結することによっ
て電荷がストレッジキャパシターに出入することができ
る通路を形成させるためのドーピングされた多結晶シリ
コン等の電導性接続体から構成される。トレンチの外部
の基板領域に形成されたドーピングされた領域は連続的
な段階からなっている。先ず、浅いトレンチ（Ｓｈａｌ
ｌｏｗ　Ｔｒｅｎｃｈ）を形成し、そのトレンチの側壁
には酸化膜層が形成されるが、このような浅いトレンチ
の下部に形成された第２の深いトレンチ（Ｄｅｅｐ　Ｔ
ｒｅｎｃｈ　）には酸化膜を形成しない。したがって、
トレンチ内に導入されたドーパントは深いトレンチの壁
面を通じて基板にドーピングされ、この時浅いトレンチ
の側壁には酸化膜層が残っているのでこの浅いトレンチ
の壁部分はドーピングされない。
以下、本発明を添付図面を参照して詳細に説明する。
第１図は本発明による実施例の一つのトランジスターか
らなったメモリセルにおける陥没型のストレッジキャパ
シターを示わす断面図である。
図面において、参照番号１０はＰ型の又はＮ型の半導体
基板を表す。
以下の説明においては便宜上Ｐ型の基板に対するものと
して説明しようとするが、本発明の原理はＮ型の基板に
もそのままに適用されることができる。
はぼ円錐型からなったトレンチにはキャパシターが形成
されるが、トレンチの内面は半導体基板の表面に対して
垂直である。上記のトレンチは浅い、広い部分１２ａ及
び深い、狭い部分１２ｂがら構成される。上記のトレン
チの外周には基板と反対導電型である砒素及び燐等によ
って高濃度にドーピングされたＮ１セルプレート５１域
１４の基板と同一の導電型である硼素等で高濃度にドー
ピングされたＰ”ｅＪＩ域１６がある。
上記のＮ゛セルプレート領域１４はキャパシターの一方
の電極を構成する。
トレンチ１２ａ、１２ｂ内に形成された堅固な多結晶シ
リコンからなったコア１８はキャパシターの他方の電導
性の電極を構成する。
このコア１８は酸化膜からなった或いは酸化膜と窒化膜
の複合物からなった浅い誘電体Ｎ２０によって上記の高
濃度にドーピングされたＮ“セルプレート領域１４から
隔離される。
この誘電体層２０の厚さは約１００〜２００人程度であ
る。
上記のトレンチ１２ａ、１２ｂは下記の連続工程によっ
て形成される。
第１工程においては反応性イオンエツチング法（ＲＩ　
Ｅ　：　Ｒｅａｃｔｉｖｅ　Ｊｏｎ　Ｅｔｃｈｉｎｇ）
によって基板内に浅いトレンチ１２ａを形成させる。
このような浅いトレンチ１２ａは約１．５μｍ程度基板
内を伸張して行く。以上のような浅いトレンチ部分が形
成されると、浅いトレンチの内側壁と底面に酸化膜層を
形成させる−その次に異方性のエツチング法を使用して
浅いトレンチ部分の底面をエツチングして出すと、トレ
ンチの壁部分は完全な酸化膜層２２が残り、次後の不純
物の拡散をしゃ断する役割をする。
第２工程においては浅いトレンチの底面に３〜３．５μ
ｍ程度の深いトレンチ１２ｂをエツチングして形成する
。
高濃度にドーピングされたＮ″領域Ｐ１領域を形成する
ために深いトレンチの壁部分に不純物を注入する。この
時浅いトレンチ１２ａの側壁の酸化膜層２２は不純物を
拡散する工程の間にしゃ断体としての役割をする。
一方、伝達トランジスターはゲート２４と、このゲート
２４の下部からチャンネル領域２６として分離されたド
レイン及びソース領域２１．２２から成される。トラン
ジスターのゲート２４とチャンネル領域２６はゲート絶
縁膜３０によって隔離されて、ゲート２４に印加された
制御信号に応答してドレイン及びソース領域２８．２９
の間における電流の流動を制限する。ストし・ノジキャ
）＜ジターと電荷を利用する回路との間における電荷の
伝達を可能にするためにトランジスターのソース領域２
９と多結晶シリコンコア１８を一つの電導性多結晶シリ
コン３２によって相互連結する。
絶縁物質層３４と３７は半導体基板上の各層上に覆われ
てこれらを保護する。伝達トランジスターのドレイン領
域２８と接続されるように形成された導体３６のような
各種の導体は半導体基板上の各種素子の信号を移動させ
る。導体３９は金属で形成されたものである。
第１図は３次元の構造の断面図である二次元の図示によ
って陥没型のストレッジキャパシターを表しているもの
である。
絶縁物質層３４の下部のＰ゛　ドーピング層３８は近接
のトレンチ間の漏洩電流を減少させるために形成された
ものである。
又、Ｎゝセルプレート領域１４の外部のＰ″領域１６は
伝達トランジスターのソース領域２９とＮ＋セルプレー
ト領域１４との間をしゃ断して漏洩電流が流さないよう
にし、ストレッジキャパシターの容量を増加させる役割
をすることはこの分野の通常の知識を持つものは容易に
分ることができる。
第２図は隣接のセルと連結された状態を表した断面図で
あって、第１図と同一部分は同一符号を使用することを
留意しなければならない。
図面に図示したように近接のセルはＮｏのセルプレート
１４を通じて相互接続される。
第３図は上記の構造を持つメモリセルアレイの一部分の
平面図を図示したものである。
領域４０はキャパシターが形成されるトレンチ領域を図
示したものであり、 領域４２はＮ１でドーピングされたセルプレート領域で
あり、 領域４４はＰゝでドーピングされた領域であり、領域４
６はＰ型の基板領域である。
図示したようにトレンチ周囲に形成されたＮ◆のセルプ
レート領域〔第２図の領域１４〕は全部連結されている
。
一方、上記のメモリセルアレイの中での一端から上記の
Ｎ＋のセルプレーｈ％Ｍ域４２に所定電圧を印加するが
、その実施例が第４図に図示したようである。
第４図は上記の第１図及び第２図と同一部分に対しては
同一の符号を使用したことを留意しなければならない。
第３図のようなメモリセルアレイの中での一端に第４図
に図示したようにＮウェル４７を形成してＮ９セルプレ
ート領域１４と接続する。上記のＮウェル４７の上部に
Ｎ１のドーピング層４８を形成し、上記のドーピング層
４８を導体４９と接続させる。
上記の導体４９に所定電圧を印加すると、Ｎウェル４７
を通じてＮ“セルブレー）１４に電圧が供給される。
したがって、Ｎウェル４７に電圧が印加されてＮウェル
４７と接したＮ１セルプレート１４に電圧が供給される
とＮ＋セルプレート１４は全部連結されているので同時
に電圧が印加される。
上記のＮウェル４７にはＶ　ｃ　ｃ　／　２の電圧が印
加されることが望しい。セルプレート１４にＶｃｃ　／
　２の電圧を印加するとキャパシターの誘電物質層を薄
くすることができ、これによってキャパシタンスを増加
させることができる。
以下、第５図（Ａ）ないし第５図（１）を参照して本発
明の実施例によるシリコン半導体基板上にＤＲＡＭセル
を製造する各段階を説明する。
出発物質であるシリコン半導体ウェーハ５０は低濃度に
ドーピングされたＮ型の、又はＰ型の基板であり、この
基板５０には拡散、又はイオン注入等の公知の通常の工
程によって形成されたＮウェル又はＰウェルがある。
この時に形成されるウェル５２の基板内の不純物の濃度
は約１０　Ｉ４ａｔｏｍｓ／　ｃａｌ程度である。
第５図（Ａ）の工程はＰ型シリコンの半導体基板５０に
Ｎウェル５２を形成したことを出発物質とする。
先ず、上記の基板５０上に５ｉＯｚの酸化膜５４を公知
の熱酸化法によって２００〜４００人の厚さで形成する
。その次に３ｉ３Ｎ４の窒化膜５６と厚い酸化膜５８を
順次的に通常の方法で形成する。
上記の窒化膜５６は以後の工程において酸化防止マスク
として使用される。その厚さは１０００〜２０００人程
度である。
上記の酸化膜５８はトレンチを形成する時マスクとして
使用される。その厚さは６０００〜８０００人程度であ
り、低温によって形成させたものである。
その次に写真蝕刻工程を経ると酸化膜／窒化膜／酸化膜
５４．５６．５８の層がエツチングされてトレンチの形
成のためのエツチングマスクを形成し、反応性イオンエ
ツチング（ＲＩ　Ｅ　：　Ｒｅａｃｔｉｖｅ　Ｉｏｎ　
Ｅｔｃｈｉｎｇ）方法でシリコン基板５０を工・ノチン
グしてトレンチ６０を形成する。
その次に基板の上部及びトレンチ６０の表面に公知の低
温酸化工程にて２０００人の厚さの酸化膜を形成し、別
途のマスクなしにエツチングして基板の表面及びトレン
チ４０の底面部分の酸化膜を除去してトレンチ６０の側
壁に酸化膜マスク６２を形成すると第５図（Ｂ）のよう
に形成される。
その次に上記のトレンチ６０の底面を上述したＲＩＥ方
法で深いトレンチを形成させると、第５図（Ｃ）のよう
に形成される。
第５図（Ｄ）を参照すると、上記のトレンチ６０におい
て酸化マスク６２で覆われている部分を除外した露出面
に斜角でエネルギーは約５０Ｋｅ■、線量は１０　”〜
１０　”１ｏｎｓ／ｃｆｌＩで硼素等のＰ型のイオン注
入をし、エネルギーを約５０Ｋｅｙ。
線量は１０　”〜１０　”１ｏｎｓ／ｃ＋ａで砒素等の
Ｎ型のイオン注入をしてトレンチの外部の基板面にＰ型
の半導体領域６５とＮ型の半導体領域６４を形成する。
その次に角度なしにＮ４イオン注入するとか公知の拡散
方法でトレンチの底面の下部の基板領域にＮ型の半導体
領域６６を形成する。
上記のＰ型の半導体領域６５及びＮ型の半導体領域６４
は通常の拡散方法で形成することもできる。
第５図（Ｅ）は上記のようにトレンチの壁面のドーピン
グが終わると通常の熱処理工程によって上記においてド
ーピングされたドーパントが拡散されてＮ４セルプレー
ｌ−、領域６７とＰ″領域６８を形成する。上記のＮ゛
セルプレート領域６７はキャパシターの一方の電極の役
割をする。
その次にキャパシターの絶縁物質層を形成するためにト
レンチ６０の壁面及び基板の表面に酸化膜又は酸化膜と
窒化膜から構成された誘電体層７０を形成し、トレンチ
６０の内部をＮ＋でドーピングされた多結晶シリコン７
２のコアで埋め合わす。上記の誘電体層７０とドーピン
グされた多結晶シリコン７２は公知の方法によって形成
される。
上記の多結晶シリコンコア７２は電荷を貯蔵し、キャパ
シターの一方の電極としての役割をする。
その次に窒化膜層５６の上部の多結晶シリコンを除去し
てから、フィールド酸化膜層が形成される領域の窒化膜
層５６及び酸化膜層５４を除去した後、この領域の下部
に高濃度のＰ型のドーピング領域７・４を形成してフィ
ールド酸化膜層７６を形成する。
その次に基板上に残っている窒化膜５６と酸化膜層５４
を全部除去する。
第５図（Ｆ）を参照すると、上記の露出された基板表面
７８にゲート酸化膜層８０を熱酸化法によって成長して
から、ゲート電極を形成するために基板表面の全面に電
導性多結晶シリコン層８２と低温酸化膜層８３を公知の
方法で形成した後、ゲート電極パタン８４を公知の写真
蝕刻方法で形成する。
その次に上記のゲート電極パタン８４の側壁に酸化膜の
スペーサー８５を形成する。
第５図（Ｇ）を参照すると、基板５０上にＮＭＯ８電界
効果トランジスターのドレイン及びソース領域８６．８
７であるＮ０領域を形成し、Ｎつエル５２上にＰＭＯ５
電界効果トランジスターのドレイン及びソース領域８８
．８９を形成した後、全面に低温酸化膜、又はＰＳＧ膜
で絶縁膜９０ａを形成し、電導性である多結晶シリコン
コア７２と伝達トランジスターである８ＭＯ３電界効果
トランジスターのソース領域８７との間の所定部分を蝕
刻した後、ポリサイド接続層９０を形成する。
上記のＭＯ３電界効果トランジスターのソース及びドレ
イン領域は公知の燐イオン注入法によって形成される。
陥没されたコア７２は、写真蝕刻法によって形成された
浅い電導性多結晶シリコン層又はシリサイド等を通じて
伝達トランジスターに接続される。
第５図（Ｈ）を参照すると、上記の全面に再び低温酸化
膜又はＰＳＧ膜を形成させて絶縁膜を形成した後、スト
レッジキャパシターの電荷を伝達するために８ＭＯ３電
界効果トランジスターのドレイン領域８６上に接続窓を
形成して絶縁層９１の上部に多結晶シリコン層９２が形
成される。
最後の工程であって、第５図（Ｉ）を参照すると、半導
体基板５０の上部に位置した各種素子の上部には保護膜
層（Ｐａｓｓｉｖａｔｉｏｎ　Ｌａｙｅｒ　）が形成さ
れる。
第５図（１）で観察して見ると、Ｎ型の不純物が高濃度
にドーピングされたＮ１セルプレート領域６７はトレン
チキャパシターのセルプレートの役割をする。
トレンチ６０の壁面及び下部をドーピングするための２
段階の形成法によって効果的なセルプレートが基板５０
の表面の下部に形成されであるので本発明の利点が達成
される。
上記のような本発明によると、ＤＲＡＭにおける一つの
トランジスターメモリセル等のような各種の集積回路に
有用の陥没されたセルプレートを持つキャパシターを得
ることができる。
又、本発明の思想に外れない範囲の図示されているよう
な本発明の実施例に対して各種の変形を加えることがで
きることもこの分野の通常の知識を持つものは容易に分
かることが′できる。
例えば、半導体基板はシリコン以外の物質によっても作
ることができる。
そして、セルプレート領域とセルプレートの外部のセル
プレートと反対導電型の領域はＰ型の又はＮ型の不純物
によって高濃度にドーピングされることができるもので
あって、硼素、燐及び砒素等は例示に過ぎない。
又、セルプレートｆｆｌ域は本発明の原理を外れない範
囲のその他の方法によって形成して同一、又は類似な効
果を得るこ′とができる。
したがって、本発明に対する以上における説明及び図面
は本発明の実施例を例示するためのものである。しかし
、本発明はこれに局限されるものではない。
上述したように本発明はシリコン基板内の逆電層におい
てではないトレンチ内の多結晶シリコンコア内において
電荷の貯蔵が起こる。
これにより基板上のトレンチとその他の素子との間にお
ける電荷の漏洩及びＰｕｎｃｈ　　ｔｈｒｏｇｈ現象が
実質的に減少され、アルファ粒子の劣化によって雑音免
疫が増加される。
又、セルプレートを基板表面の下部の基板内に形成する
ことにより多結晶シリコンで基板の上部部に形成する時
生ずる問題点を解消させ、それによる写真蝕刻の工程を
省略することができるもので生産性を向上させることが
できる。
又、セルプレートに別途の電圧印加が可能するのでセル
プレートにＶＣｃ／２の電圧を印加することができ、キ
ャパシターの誘電物質層を浅くしてキャパシタンスを増
加させることもでき、又トレンチを浅いに形成して生産
性を高めることができる。
又、セルプレートの周囲にセルプレートと反対導電型が
高濃度層を形成するのでキャパシターの容量を増加させ
、又伝達トランジスターとセルプレート間の漏洩電流を
防止する利点がある。
【図面の簡単な説明】
第１図は本発明に係る半導体メモリ装置の実施例の陥没
型ストレッジキャパシターを持つ一つのトランジスター
メモリセルの断面図、 第２図は本発明による実施例のメモリセルの隣接のセル
と連結された状態を示ねした断面図、第３図は本発明に
よる実施例のメモリセルの一部分の平面図、 第４図は本発明によるメモリセルにおけるセルプレート
に電圧を印加する実施例の断面図、そして 第 図 第５図（Ａ）〜第５図（１）は各々本発明の実施例によ
る陥没型のストレッジキャパシターを持つ一つのトラン
ジスターメモリセルの製造工程の各段階を表した工程図
である。 Ｎ２図

Claims (12)

    【特許請求の範囲】
  1. （１）半導体基板と、上記の半導体基板に電荷を貯蔵す
    るためのストレッジキャパシターと、上記のストレッジ
    キャパシターに電荷を伝達するためのゲート、ソース及
    びドレインを持つ伝達トランジスターを具備したＤＲＡ
    Ｍにおいて、 上記のストレッジキャパシターが基板表面に垂直方向に
    拡張されるキャパシター領域を形成するためのトレンチ
    手段と、 上記のトレンチ手段周囲の基板内に形成されて上記のキ
    ャパシター領域内に電荷貯蔵領域を形成させるための第
    １ドーパント手段と、 上記の第１ドーパント手段と接して第１ドーパント手段
    の外部の基板領域に形成されており、上記のキャパシタ
    ー領域内に貯蔵される電荷量を増加させるための第２ド
    ーパント手段と、 上記のトレンチ手段内に形成されて印加される電位に応
    答して電荷を貯蔵するための電導性手段と、 上記のトレンチ手段と電導性手段との間に形成されてキ
    ャパシター絶縁体の役割をするための誘電体手段と、 上記のキャパシター領域に電荷を伝達するために上記の
    電導性手段と伝達トランジスターを接続するための接続
    手段を具備したことを特徴とする半導体メモリ装置。
  2. （２）ストレッジキャパシターの第１ドーパント手段及
    び第２ドーパント手段とが、基板内に浅いトレンチを形
    成させてこのトレンチの側壁にドーパントの浸透を防止
    するためトレンチの側壁にマスキングをし、上記の浅い
    トレンチの下部に連続的に深いトレンチを形成し、上記
    の深いトレンチの壁面に所定の不純物をドーピングする
    ことによって形成されたことを特徴とする請求項（１）
    記載の半導体メモリ装置。
  3. （３）上記の浅いトレンチが深いトレンチよりもっと大
    きい断面積を持つことを特徴とする請求項（２）記載の
    半導体メモリ装置。
  4. （４）基板が第１導電型であり、上記の第１ドーパント
    手段は第２導電型であり、上記の第２ドーパント手段は
    基板と同一な導電型であることを特徴とする請求項（３
    ）記載の半導体メモリ装置。
  5. （５）上記の第１導電型がＰ型であり、上記の第２導電
    型がＮ型であることを特徴とする請求項（４）記載の半
    導体メモリ装置。
  6. （６）半導体基板と、電荷を貯蔵するためのストレッジ
    キャパシターと、 上記のストレッジキャパシターに電荷を伝達するための
    ゲート、ソース及びドレインを持つ伝達トランジスター
    から構成された多数のＤＲＡＭセルを具備したＤＲＡＭ
    セルアレイにおいて、上記のストレッジキャパシターが
    基板表面に垂直方向に拡張されるキャパシター領域を形
    成するためのトレンチ手段と、 上記のトレンチ手段周囲の基板内に形成されて上記のキ
    ャパシター領域内に電荷貯蔵領域を形成させるための第
    １ドーパント手段と、 上記の第１ドーパント手段と接して第１ドーパント手段
    の外部の基板領域に形成されて上記のキャパシター領域
    内に貯蔵される電荷量を増加させるための第２ドーパン
    ト手段と、 上記のトレンチ手段内に形成されて印加される電位に応
    答して電荷を貯蔵するための電導性手段と、 上記のトレンチ手段と上記の電導性手段との間に形成さ
    れてキャパシター絶縁体の役割をするための誘電体手段
    と、 上記のキャパシター領域に電荷を伝達するために上記の
    電導性手段と伝達トランジスターを接続するための接続
    手段から構成され、アレイの一端から近接したＤＲＡＭ
    セルの第１ドーパント手段と接して形成された上記の第
    １ドーパント手段と同一導電型のウェル手段を具備した
    ことを特徴とする半導体メモリ装置。
  7. （７）ストレッジキャパシターの第１ドーパント手段及
    び第２ドーパント手段が基板内に浅いトレンチを形成さ
    せ、このトレンチの側壁にドーパントの浸透を防止する
    ためにトレンチの側壁にマスキングをし、 上記の浅いトレンチの下部に連続的に深いトレンチを形
    成し、上記の深いトレンチの壁面に所定の不純物をドー
    ピングすることによって形成されたことを特徴とする請
    求項（６）記載の半導体メモリ装置。
  8. （８）近接のＤＲＡＭセルの各第１ドーパント手段が相
    互に連結されたことを特徴とする請求項（７）記載の半
    導体メモリ装置。
  9. （９）上記の浅いトレンチが上記の深いトレンチよりも
    っと大きい断面積を持つことを特徴とする請求項（８）
    記載の半導体メモリ装置。
  10. （１０）基板が第１導電型であり、上記の第１ドーパン
    ト手段とウェル手段とが第２導電型であり、上記の第２
    ドーパント手段が基板と同一の導電型であることを特徴
    とする請求項（９）記載の半導体メモリ装置。
  11. （１１）上記の第１導電型がＰ型であり、上記の第２導
    電型がｎ型であることを特徴とする請求項（１０）記載
    の半導体メモリ装置。
  12. （１２）ウェル手段にＶｃｃ／２の電圧を印加すること
    を特徴とする請求項（１１）記載の半導体メモリ装置。
JP63326412A 1988-02-15 1988-12-26 半導体メモリ装置及びその製造方法 Expired - Lifetime JP2510265B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019880001556A KR910000246B1 (ko) 1988-02-15 1988-02-15 반도체 메모리장치
KR88-1556 1988-02-15

Publications (2)

Publication Number Publication Date
JPH027465A true JPH027465A (ja) 1990-01-11
JP2510265B2 JP2510265B2 (ja) 1996-06-26

Family

ID=19272250

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63326412A Expired - Lifetime JP2510265B2 (ja) 1988-02-15 1988-12-26 半導体メモリ装置及びその製造方法

Country Status (7)

Country Link
US (1) US5432365A (ja)
JP (1) JP2510265B2 (ja)
KR (1) KR910000246B1 (ja)
DE (1) DE3844388A1 (ja)
FR (1) FR2627326A1 (ja)
GB (1) GB2215913B (ja)
NL (1) NL191814C (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0567749A (ja) * 1991-09-09 1993-03-19 Toshiba Corp 半導体記憶装置とその製造方法
JPH11284143A (ja) * 1998-02-27 1999-10-15 Siemens Ag トレンチコンデンサを形成する方法

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2936659B2 (ja) * 1990-06-28 1999-08-23 日本電気株式会社 ダイナミック型メモリ装置
KR100231140B1 (ko) * 1991-12-16 1999-11-15 문정환 Dram셀의트랜치캐패시터제조방법
JPH07112049B2 (ja) * 1992-01-09 1995-11-29 インターナショナル・ビジネス・マシーンズ・コーポレイション ダイナミック・ランダム・アクセス・メモリ・デバイスおよび製造方法
US5250829A (en) * 1992-01-09 1993-10-05 International Business Machines Corporation Double well substrate plate trench DRAM cell array
US5264716A (en) * 1992-01-09 1993-11-23 International Business Machines Corporation Diffused buried plate trench dram cell array
JP2904635B2 (ja) * 1992-03-30 1999-06-14 株式会社東芝 半導体装置およびその製造方法
JPH0637275A (ja) * 1992-07-13 1994-02-10 Toshiba Corp 半導体記憶装置及びその製造方法
JP3268158B2 (ja) * 1995-03-31 2002-03-25 株式会社東芝 半導体装置およびその製造方法
DE19620625C1 (de) * 1996-05-22 1997-10-23 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
US6222254B1 (en) * 1997-03-31 2001-04-24 Intel Corporation Thermal conducting trench in a semiconductor structure and method for forming the same
US5885863A (en) * 1997-03-31 1999-03-23 Kabushiki Kaisha Toshiba Method of making a contact for contacting an impurity region formed in a semiconductor substrate
US7067406B2 (en) * 1997-03-31 2006-06-27 Intel Corporation Thermal conducting trench in a semiconductor structure and method for forming the same
US5998821A (en) * 1997-05-21 1999-12-07 Kabushiki Kaisha Toshiba Dynamic ram structure having a trench capacitor
US5981332A (en) * 1997-09-30 1999-11-09 Siemens Aktiengesellschaft Reduced parasitic leakage in semiconductor devices
US5943581A (en) * 1997-11-05 1999-08-24 Vanguard International Semiconductor Corporation Method of fabricating a buried reservoir capacitor structure for high-density dynamic random access memory (DRAM) circuits
US5976945A (en) * 1997-11-20 1999-11-02 Vanguard International Semiconductor Corporation Method for fabricating a DRAM cell structure on an SOI wafer incorporating a two dimensional trench capacitor
US6008104A (en) * 1998-04-06 1999-12-28 Siemens Aktiengesellschaft Method of fabricating a trench capacitor with a deposited isolation collar
US6259129B1 (en) * 1999-04-20 2001-07-10 International Business Machines Corporation Strap with intrinsically conductive barrier
US6380575B1 (en) 1999-08-31 2002-04-30 International Business Machines Corporation DRAM trench cell
US6472702B1 (en) * 2000-02-01 2002-10-29 Winbond Electronics Corporation Deep trench DRAM with SOI and STI
US6404000B1 (en) 2000-06-22 2002-06-11 International Business Machines Corporation Pedestal collar structure for higher charge retention time in trench-type DRAM cells
US6313008B1 (en) 2001-01-25 2001-11-06 Chartered Semiconductor Manufacturing Inc. Method to form a balloon shaped STI using a micro machining technique to remove heavily doped silicon
US6882000B2 (en) * 2001-08-10 2005-04-19 Siliconix Incorporated Trench MIS device with reduced gate-to-drain capacitance
DE10149199B4 (de) 2001-10-05 2006-05-18 Infineon Technologies Ag Speicherzellenfeld und Verfahren zu seiner Herstellung
DE10220584B3 (de) * 2002-05-08 2004-01-08 Infineon Technologies Ag Dynamische Speicherzelle und Verfahren zum Herstellen derselben
DE10245534B4 (de) 2002-09-30 2005-12-22 Infineon Technologies Ag Teststruktur zum Bestimmen eines Bereiches einer Deep-Trench-Ausdiffusion in einem Speicherzellenfeld
US7518179B2 (en) 2004-10-08 2009-04-14 Freescale Semiconductor, Inc. Virtual ground memory array and method therefor
US7226840B2 (en) * 2005-07-25 2007-06-05 Freescale Semiconductor, Inc. Process for forming an electronic device including discontinuous storage elements
US20070020840A1 (en) * 2005-07-25 2007-01-25 Freescale Semiconductor, Inc. Programmable structure including nanocrystal storage elements in a trench
US7262997B2 (en) * 2005-07-25 2007-08-28 Freescale Semiconductor, Inc. Process for operating an electronic device including a memory array and conductive lines
US7112490B1 (en) * 2005-07-25 2006-09-26 Freescale Semiconductor, Inc. Hot carrier injection programmable structure including discontinuous storage elements and spacer control gates in a trench
US7619275B2 (en) * 2005-07-25 2009-11-17 Freescale Semiconductor, Inc. Process for forming an electronic device including discontinuous storage elements
US7314798B2 (en) * 2005-07-25 2008-01-01 Freescale Semiconductor, Inc. Method of fabricating a nonvolatile storage array with continuous control gate employing hot carrier injection programming
US7250340B2 (en) * 2005-07-25 2007-07-31 Freescale Semiconductor, Inc. Method of fabricating programmable structure including discontinuous storage elements and spacer control gates in a trench
US7619270B2 (en) * 2005-07-25 2009-11-17 Freescale Semiconductor, Inc. Electronic device including discontinuous storage elements
US7582929B2 (en) * 2005-07-25 2009-09-01 Freescale Semiconductor, Inc Electronic device including discontinuous storage elements
US7642594B2 (en) * 2005-07-25 2010-01-05 Freescale Semiconductor, Inc Electronic device including gate lines, bit lines, or a combination thereof
US7256454B2 (en) * 2005-07-25 2007-08-14 Freescale Semiconductor, Inc Electronic device including discontinuous storage elements and a process for forming the same
US7285819B2 (en) * 2005-07-25 2007-10-23 Freescale Semiconductor, Inc. Nonvolatile storage array with continuous control gate employing hot carrier injection programming
US7394686B2 (en) * 2005-07-25 2008-07-01 Freescale Semiconductor, Inc. Programmable structure including discontinuous storage elements and spacer control gates in a trench
US7592224B2 (en) 2006-03-30 2009-09-22 Freescale Semiconductor, Inc Method of fabricating a storage device including decontinuous storage elements within and between trenches
US7572699B2 (en) * 2007-01-24 2009-08-11 Freescale Semiconductor, Inc Process of forming an electronic device including fins and discontinuous storage elements
US7838922B2 (en) * 2007-01-24 2010-11-23 Freescale Semiconductor, Inc. Electronic device including trenches and discontinuous storage elements
US7651916B2 (en) * 2007-01-24 2010-01-26 Freescale Semiconductor, Inc Electronic device including trenches and discontinuous storage elements and processes of forming and using the same
KR101967525B1 (ko) * 2017-04-14 2019-04-09 포항공과대학교 산학협력단 다중 레벨의 전하 저장이 가능한 반도체 소자

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60128658A (ja) * 1983-12-15 1985-07-09 Toshiba Corp 半導体記憶装置
JPS60152058A (ja) * 1984-01-20 1985-08-10 Toshiba Corp 半導体記憶装置
JPS62208663A (ja) * 1986-03-07 1987-09-12 Sony Corp 半導体記憶装置の製造方法
JPS62213273A (ja) * 1986-03-14 1987-09-19 Fujitsu Ltd ダイナミツクランダムアクセスメモリ
JPS62249473A (ja) * 1986-04-23 1987-10-30 Hitachi Ltd 半導体記憶装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4353086A (en) * 1980-05-07 1982-10-05 Bell Telephone Laboratories, Incorporated Silicon integrated circuits
JPS58137245A (ja) * 1982-02-10 1983-08-15 Hitachi Ltd 大規模半導体メモリ
JPS5982761A (ja) * 1982-11-04 1984-05-12 Hitachi Ltd 半導体メモリ
DE3477532D1 (en) * 1983-12-15 1989-05-03 Toshiba Kk Semiconductor memory device having trenched capacitor
JPS60154664A (ja) * 1984-01-25 1985-08-14 Hitachi Ltd 半導体記憶装置
JPS60206163A (ja) * 1984-03-30 1985-10-17 Toshiba Corp 半導体記憶装置
KR900000170B1 (ko) * 1984-06-05 1990-01-23 가부시끼가이샤 도오시바 다이내믹형 메모리셀과 그 제조방법
US5170234A (en) * 1984-07-03 1992-12-08 Texas Instruments Incorporated High density dynamic RAM with trench capacitor
JPS6190395A (ja) * 1984-10-09 1986-05-08 Fujitsu Ltd 半導体記憶装置
JPS61179568A (ja) * 1984-12-29 1986-08-12 Fujitsu Ltd 半導体記憶装置の製造方法
DE3681490D1 (de) * 1985-04-01 1991-10-24 Nec Corp Dynamische speicheranordnung mit wahlfreiem zugriff mit einer vielzahl von eintransistorspeicherzellen.
JPS61280651A (ja) * 1985-05-24 1986-12-11 Fujitsu Ltd 半導体記憶装置
US4801989A (en) * 1986-02-20 1989-01-31 Fujitsu Limited Dynamic random access memory having trench capacitor with polysilicon lined lower electrode
US4918502A (en) * 1986-11-28 1990-04-17 Hitachi, Ltd. Semiconductor memory having trench capacitor formed with sheath electrode
GB2199695B (en) * 1987-01-06 1990-07-25 Samsung Semiconductor Inc Dynamic random access memory with selective well biasing
EP0283964B1 (en) * 1987-03-20 1994-09-28 Nec Corporation Dynamic random access memory device having a plurality of improved one-transistor type memory cells
JP2517015B2 (ja) * 1987-11-06 1996-07-24 シャープ株式会社 半導体メモリの製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60128658A (ja) * 1983-12-15 1985-07-09 Toshiba Corp 半導体記憶装置
JPS60152058A (ja) * 1984-01-20 1985-08-10 Toshiba Corp 半導体記憶装置
JPS62208663A (ja) * 1986-03-07 1987-09-12 Sony Corp 半導体記憶装置の製造方法
JPS62213273A (ja) * 1986-03-14 1987-09-19 Fujitsu Ltd ダイナミツクランダムアクセスメモリ
JPS62249473A (ja) * 1986-04-23 1987-10-30 Hitachi Ltd 半導体記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0567749A (ja) * 1991-09-09 1993-03-19 Toshiba Corp 半導体記憶装置とその製造方法
JPH11284143A (ja) * 1998-02-27 1999-10-15 Siemens Ag トレンチコンデンサを形成する方法

Also Published As

Publication number Publication date
GB2215913B (en) 1991-05-15
NL8803189A (nl) 1989-09-01
FR2627326B1 (ja) 1995-03-10
GB8900281D0 (en) 1989-03-08
KR890013775A (ko) 1989-09-26
NL191814C (nl) 1996-08-02
KR910000246B1 (ko) 1991-01-23
GB2215913A (en) 1989-09-27
DE3844388A1 (de) 1989-08-24
NL191814B (nl) 1996-04-01
FR2627326A1 (fr) 1989-08-18
JP2510265B2 (ja) 1996-06-26
US5432365A (en) 1995-07-11
DE3844388C2 (ja) 1993-01-21

Similar Documents

Publication Publication Date Title
JPH027465A (ja) 半導体メモリ装置及びその製造方法
US4742018A (en) Process for producing memory cell having stacked capacitor
US7170124B2 (en) Trench buried bit line memory devices and methods thereof
KR100704244B1 (ko) 반도체기억장치및그제조방법
US4252579A (en) Method for making single electrode U-MOSFET random access memory utilizing reactive ion etching and polycrystalline deposition
JP2673952B2 (ja) メモリセル製造方法
JPH02156665A (ja) ダイナミツク・ランダム・アクセス・メモリ及びその製造方法
JP2002222873A (ja) 改良たて型ｍｏｓｆｅｔ
US5025295A (en) Three-dimensional one-dimensional cell arrangement for dynamic semiconductor memories and method for the manufacture of a bit line contact
JPH0365905B2 (ja)
JPS63157463A (ja) 縦型半導体メモリ・セルとその製造方法
US5795804A (en) Method of fabricating a stack/trench capacitor for a dynamic random access memory (DRAM)
JPH0648719B2 (ja) 半導体記憶装置
EP0203960B1 (en) High-performance trench capacitors for dram cells
JP3421230B2 (ja) 半導体記憶装置およびその製造方法
JPS62259464A (ja) 半導体記憶装置の製造方法
CA1228425A (en) Dynamic ram cell with mos trench capacitor in cmos
GB2199696A (en) Submerged storage plate memory cell
KR930004985B1 (ko) 스택구조의 d램셀과 그 제조방법
JPH05291528A (ja) 半導体記憶装置およびその製造方法
JPH1174475A (ja) 半導体集積回路装置およびその製造方法
JP2583123B2 (ja) メモリセルの形成方法
JPH0232564A (ja) 半導体メモリ装置
JP3288371B2 (ja) ランダム・アクセス・メモリまたは電子装置及び、その製造方法
KR930000718B1 (ko) 반도체장치의 제조방법

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090416

Year of fee payment: 13

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090416

Year of fee payment: 13