DE10149199B4 - Speicherzellenfeld und Verfahren zu seiner Herstellung - Google Patents

Speicherzellenfeld und Verfahren zu seiner Herstellung Download PDF

Info

Publication number
DE10149199B4
DE10149199B4 DE10149199A DE10149199A DE10149199B4 DE 10149199 B4 DE10149199 B4 DE 10149199B4 DE 10149199 A DE10149199 A DE 10149199A DE 10149199 A DE10149199 A DE 10149199A DE 10149199 B4 DE10149199 B4 DE 10149199B4
Authority
DE
Germany
Prior art keywords
substrate
trench
implantation
doping type
trench capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10149199A
Other languages
English (en)
Other versions
DE10149199A1 (de
Inventor
Matthias Dr. Goldbach
Till Dr. Schloesser
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qimonda AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE10149199A priority Critical patent/DE10149199B4/de
Priority to US10/266,188 priority patent/US6873000B2/en
Publication of DE10149199A1 publication Critical patent/DE10149199A1/de
Application granted granted Critical
Publication of DE10149199B4 publication Critical patent/DE10149199B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
    • H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

Speicherzellenfeld mit folgenden Merkmalen:
einer Mehrzahl von in einem Substrat (22; 48) eines ersten Dotierungstyps gebildeten Speicherzellen, die einen in dem Substrat angeordneten Grabenkondensator (10a, 12a; 50, 52) und einen dem Grabenkondensator zugeordneten Auswahltransistor (26, 28) mit einem Transistorbody (26', 28'), der in dem Substrat (22, 48) angeordnet ist, aufweisen, wobei eine innere Kondensatorelektrode des Grabenkondensators über einen Anschlußbereich (14; 54) eines zweiten Dotierungstyps mit dem zugeordneten Auswahltransistor (26, 28) verbunden ist,
einer Implantation (36; 70) einer erhöhten Dotierstoffkonzentration des ersten Dotierungstyps zwischen dem Anschlußbereich (14; 54) des zweiten Dotierungstyps und einem benachbarten Grabenkondensator in dem Substrat (22; 48), die verhindert, daß Raumladungszonen (38, 40; 72) an den Grabenkondensatoren, die bei vorbestimmten Speicherzuständen der Grabenkondensatoren bewirkt werden, einen zum Anlegen eines vorbestimmten Potentials an die Transistorbodies (26', 28') zur Verfügung stehenden Substratbereich derart einschnüren können, daß das vorbestimmte Potential nicht angelegt werden kann.

Description

  • Die vorliegende Erfindung bezieht sich auf ein Speicherzellenfeld und ein Verfahren zu seiner Herstellung, und insbesondere ein solches Speicherzellenfeld, bei dem eine Speicherzelle aus einem Auswahltransistor und einem Grabenkondensator besteht, wie es bei üblichen DRAM-Speicherzellen der Fall ist.
  • Bei bekannten DRAM-Speicherzellen, die einen Auswahltransistor und einen zugeordneten Grabenkondensator, die in einem Substrat gebildet sind, aufweisen, wird ein bestimmtes Potential an den Transistorbody der Auswahltransistoren angelegt, indem der Transistorbody über den darunterliegenden Substratbereich mit einem Substratanschluß elektrisch gekoppelt ist.
  • Aus der DE 3844388 A1 ist ein dynamisches Speicherzellenfeld bekannt, das aus Grabenkondensatoren aufgebaut ist, wobei eine äußere Kondensatorelektrode der Grabenkondensatoren durch einen n+-Dotierungsbereich gebildet ist. An den n+-Dotierungsbereich grenzt seitlich jeweils ein p+-Dotierungsbereich, um die in der Kondensatorzone gespeicherte Ladung im Substratbereich außerhalb des n+-Dotierungsbereichs zu erhöhen. Eine innere Kondensatorelektrode der Grabenkondensatoren ist jeweils über ein leitfähiges Polysilizium mit dem Drain/Source-Bereich eines zugeordneten Auswahltransistors verbunden.
  • Gleichartige Speicherzellen sind aus „Technologie hochintegrierter Schaltungen, 2. Auflage, Springer-Verlag (D. Wid mann, H. Mader und H. Friedrich), Seiten 290 bis 293 und Seiten 335 bis 349, bekannt.
  • Aus der DE 3841927 A1 ist eine Halbleitervorrichtung mit einem elektrischen Kontakt bekannt. Zur Erzeugung eines elektrischen Kontakts zwischen einem Halbleiterbereich und einem darüber liegenden leitfähigen Bereich sind unterhalb des leitfähigen Bereichs in dem Halbleiterbereich Implantationen vorgesehen.
    •
  • Die Aufgabe der vorliegenden Erfindung besteht darin, ein Speicherzellenfeld zu schaffen, bei dem auch bei deutlich verringerten Strukturgrößen eine Verbindung zwischen Transistorbody und Substrat gewährleistet bleibt, und ein Verfahren zum Herstellen eines solchen Speicherzellenfelds zu schaffen.
  • Diese Aufgabe wird durch ein Speicherzellenfeld nach Anspruch 1 und ein Verfahren zum Herstellen eines Speicherzellenfelds nach Anspruch 5 gelöst.
  • Die vorliegende Erfindung basiert auf der Erkenntnis, daß bei zunehmender Miniaturisierung von Speicherzellen, insbesondere DRAM-Speicherzellen, mit einer Feature-Größe unter 100 nm bei gegebenen Speicherzellenarchitekturen eine Verbindung zwischen Transistorbody und Substrat aufgrund von an den Grabenkondensatoren vorliegenden Raumladungszonen verhindert sein kann, so daß angepaßte Maßnahmen erforderlich sind, um noch die nötigen niederohmigen Substratanschlüsse von dem Auswahltransistor gewährleisten zu können. Hier ist insbesondere die Raumladungszone, die durch einen High-Zustand, d.h. eine auf den Grabenkondensator aufgebrachte Ladung im Graben des Kondensators an der Collar-Region desselben erzeugt wird, wichtig. Mit der zunehmenden Miniaturisierung von Zellen-Layouts verbleibt zwischen den tiefen Gräben im Collar-Bereich nebeneinander angeordneter Grabenkondensatoren weniger als 100 nm Platz. In diesem Bereich zwischen den tiefen Gräben wurde bisher gewährleistet, daß der Bodyanschluß des Auswahltransistors mit dem Substrat verbunden blieb. Da die oben angesprochene Raumladungszone der Grabenkondensatoren abhängig von der Dotierung des Substrats in der Größenordnung von einigen Nanometern bis zu einigen 10 nm liegen kann, kann bei Strukturgrößen von unter 100 nm ein solcher Einschnürungseffekt des Substratbereichs zwischen benachbarten Grabenkondensatoren auftreten, daß eine Trennung des Transistorbodies von einem Substratanschluß bei einem ungünstigen Beschreibungszustand benachbarter Zellen, d.h. einen gleichzeitigen High-Zustand, getrennt sein kann.
  • Bei gängigen Grabenkondensatoren, die vergrabene Anschlußbereiche, sogenannte Buried Straps, aufweisen, die durch entgegengesetzt zu dem Substrat hochdotierte Bereiche gebildet sind, darf in dem relevanten Bereich die Dotierung des Substrats wegen ansonsten zu hoher Leckströme nicht zu groß sein, beispielsweise im Bereich von einigen 1017 cm3. Bei einem solchen Dotierungspegel des Substrats können die an den Grabenkondensatoren erzeugten Raumladungszonen ohne weiteres eine solche Einschnürung bewirken, daß eine Verbindung zwischen Transistorbody und Substratanschluß nicht mehr gegeben ist, was der Fall ist, wenn der verbleibende Flußquerschnitt aufgrund der geringen Dotierung einen zu hohen Widerstand liefert bzw. sich die erzeugten Raumladungszonen im schlimmsten Fall von vier Seiten berühren.
  • Bei bekannten Speicherzellenfeldern ist das angesprochene Problem bisher nicht aufgetreten, da bei Strukturgrößen deutlich über 100 nm die Raumladungszonen klein gegenüber dem Platz zwischen den tiefen Gräben der Grabenkondensatoren sind.
  • Erfindungsgemäß wird das angesprochene Problem gelöst, indem eine Implantation des Dotierungstyps, der dem des Substrats entspricht, so in dem Substrat erzeugt wird, daß der BULK-Kontakt des Auswahltransistors an das darunterliegende Substrat angeschlossen bleibt, oder anders ausgedrückt, der Transistorbody mit einem Substratanschluß elektrisch gekoppelt bleibt, so daß das Anlegen eines vorbestimmten Potentials an den Transistorbody möglich bleibt. Wo und wie eine solche Implantation in dem Substrat vorzusehen ist, hängt von der jeweiligen Architektur des Speicherzellenfeldes ab, wobei bei der nachfolgenden Beschreibung bevorzugter Ausführungsbeispiele der vorliegenden Erfindung auf zwei spezielle Architekturen eingegangen wird. In jedem Fall wird erfindungsgemäß durch eine Erhöhung der Dotierstoffkonzentration an Stellen, an denen eine solche Erhöhung nicht aufgrund anderer Effekte, beispielsweise eines zu hohen Leckstroms im Bereich des Buried Strap, verboten ist, die Ausdehnung der Raumladungszonen der Grabenkondensatoren durch eine erhöhte Dotierung, bei einem p-Substrat eine erhöhte p-Dotierung, klein gehalten. Somit bleibt eine Verbindung zwischen dem Transistorbody und den weiter unten liegenden, von Haus aus höher dotierten Substratbereichen bestehen.
  • Die vorliegende Erfindung schafft ferner ein Verfahren zum Herstellen eines Speicherzellenfelds mit folgenden Schritten:
    Erzeugen einer Mehrzahl von Speicherzellen in einem Substrat eines ersten Dotierungstyps, wobei die Speicherzellen einen in dem Substrat angeordneten Grabenkondensator und einen dem Grabenkondensator zugeordneten Auswahltransistor mit einem Transistorbody, der in dem Substrat angeordnet ist, aufweisen; und
    Erzeugen einer Implantation einer erhöhten Dotierstoffkonzentration des ersten Dotierungstyps in dem Substrat, die verhindert, daß Raumladungszonen an den Grabenkondensatoren, die bei vorbestimmten Speicherzuständen der Grabenkondensatoren bewirkt werden, einen zum Anlegen eines vorbestimmten Po tentials an die Transistorbodies zur Verfügung stehenden Substratbereich derart einschnüren, daß das vorbestimmte Potential nicht mehr angelegt werden kann.
  • Weiterbildungen der vorliegenden Erfindung sind in den abhängigen Ansprüchen dargelegt.
  • Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend bezugnehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
  • 1 eine schematische Ansicht eines Zellenfeldes einer ersten Speicherzellenarchitektur;
  • 2 eine Querschnittansicht, die im wesentlichen eine Schnittansicht entlang der Linie A-A' in 1 darstellt;
  • 3 eine Querschnittansicht, die im wesentlichen schematisch eine Schnittansicht entlang der Linie B-B' in 1 darstellt;
  • 4 eine schematische Querschnittansicht zur Erläuterung der vorliegenden Erfindung anhand einer zweiten Speicherzellenarchitektur;
  • 5 eine schematische Darstellung zur weiteren Erläuterung der zweiten Speicherzellenarchitektur; und
  • 6 eine schematische Querschnittansicht zur Erläuterung eines Verfahrens zur Herstellung des in 4 gezeigten Ausführungsbeispiels der Erfindung.
  • Nachfolgend wird die vorliegende Erfindung anhand zweier Speicherzellenfeldarchitekturen, einer MINT-Architektur (MINT = Merged Isolation Node Trench) und einer BSSGT-Zellenfeldarchitektur (BSSGT = Buried Strap Surrounding Gate Transistor) näher erläutert.
    •
  • 1 zeigt einen Ausschnitt eines MINT-Zellenfeldes in einer Querschnittdarstellung, wobei der Schnitt in Höhe des oberen Grabenbereichs der Grabenkondensatoren einer solchen Architektur, in dem man den Buried Strap noch sieht, verläuft.
  • Wie in 1 gezeigt ist, sind bei der MINT-Architektur jeweils Paare nebeneinanderliegender Grabenkondensatoren in der Form sogenannter Deep Trenches (tiefer Gräben) vorgesehen. So bilden die beiden Gräben der Grabenkondensatoren 10a und 10b ein Paar ebenso wie die beiden Gräben der Grabenkondensatoren 12a und 12b.
  • In 1 sind ferner die einem jeweiligen Grabenkondensator zugeordneten vergrabenen Anschlußbereiche (Buried Straps) 14 gezeigt. Zwischen den Grabenkondensatoren 10a und 12a, die jeweilige tiefe Gräben aufweisen, ist ein aktiver Bereich 16 angeordnet, der lediglich schematisch angezeigt ist. In dem aktiven Bereich 16 sind die Auswahltransistoren für den Grabenkondensator 10a und den Grabenkondensator 12a gebildet. Innerhalb des aktiven Bereichs ist wiederum schematisch eine Sourceanschlußimplantation 18 für die Auswahltransistoren der Kondensatorgräben 10a und 12a gezeigt.
  • An dieser Stelle sei angemerkt, daß die Querschnittansicht von 1 ein Zwischenstadium bei der Herstellung eines MINT-Zellenfelds zeigt, bei dem die jeweiligen Kondensator gräben jeweils vollständig von einem Buried Strap umgeben sind. Ausgehend von der in 1 gezeigten Form wird im Rahmen der weiteren Bearbeitung ein vollständiges Ätzen der Substratoberfläche mit Ausnahme des aktiven Bereichs 16 sowie de übrigen aktiven Bereiche (nicht gezeigt) durchgeführt, durch das schließlich der Buried Strap lediglich noch unterhalb des aktiven Bereichs verbleibt. Die tiefen Gräben der Grabenkondensatoren werden durch dieses Ätzen nicht beeinflußt, da sie unterhalb der Ebene liegen, bis zu der dieses Ätzen stattfindet.
  • Eine schematische Schnittansicht entlang der Linie A-A' von 1 ist in 2 gezeigt. In 2 sind die beiden Grabenkondensatoren 10a und 12a gezeigt, die einen jeweiligen Oxidcollar 20 aufweisen. Der Oxidcollar 20 ist vorgesehen, um nach späterer Fertigstellung einen parasitären vertikalen Transistor zwischen Buried Strap (n-dotiert), Siliziumsubstrat (p-dotiert) und Buried Plate (n-dotiert, nicht gezeigt), über die der Anschluß der Grabenaußenelektrode erfolgt, zu unterbrechen. Oberhalb des Oxidcollars 20 ist jeweils der Buried Strap 14, d.h. der vergrabene Anschlußbereich, für die Grabenkondensatoren gezeigt. Vorzugsweise ist das Substrat 22, in dem das Speicherzellenfeld gebildet ist, ein p-Substrat, so daß die Buried Straps 14 n+-Gebiete darstellen. In der Regel handelt es sich bei den hier als Substrat bezeichneten Bereichen um in einem Ausgangswafer bzw. Ausgangssubstrat gebildete wannenartige Bereiche. In üblicher Form handelte es sich bei dem als Substrat 22 bezeichneten Bereich um eine p-Wanne über einer n-Wanne (nicht gezeigt), die sich wiederum in einem schwach dotierten p-Substrat (nicht gezeigt) befindet.
  • Der exakte Aufbau der Grabenkondensatoren entspricht dem herkömmlicher Speicherkondensatoren für DRAM-Speicher und bedarf somit hierin keiner weiteren Erläuterung. Die n+-Gebiete, die die Buried Straps 14 darstellen, sind mit jeweiligen Drainbereichen 24 der den Grabenkondensatoren 10a und 12a zugeordneten Auswahltransistoren, die ebenfalls durch n+-Bereiche gebildet sind, verbunden. Diese Transistoren sind in 2 schematisch bei den Bezugszeichen 26 und 28 gezeigt und weisen einen gemeinsamen Sourcebereich 30 auf.
  • Eine schematische Querschnittansicht entlang der Linie B-B' in 1 ist in 3 gezeigt. 3 zeigt einen Schnitt durch die beiden Grabenkondensatoren 32a und 32b, die wiederum jeweils einen entsprechenden Oxidcollar aufweisen. Ferner ist in 3 schematisch der Auswahltransistor 28, der einen Transistorbody 28' aufweist, zu sehen. Ferner ist in 3 eine dicke Oxidschicht 34 gezeigt, die nach der oben bezugnehmend auf 1 beschriebenen Rückätzung des Substrats zur Auffüllung der dabei entstehenden Freiräume aufgebracht wird.
  • In 2 ist nun eine p-Implantation 36, beispielsweise eine BorImplantation, in dem Substratbereich zwischen den beiden Grabenkondensatoren 10a und 12a vorgesehen. Der Dotierungspegel für die p-Implantation kann abhängig von der Dotierung des p-Substrats in einem Bereich von 1017/cm3 bis 1019/cm3 liegen, und beträgt bei einem bevorzugten Ausführungsbeispiel 2·1018/cm3.
  • Diese Implantation ist ausgebildet, um sicherzustellen, daß ein Anschluß der Transistorbodies 26' und 28' selbst bei sehr kleinen Strukturgrößen unter 100 nm an das darunterliegende Substrat 22 gewährleistet bleiben kann. Bei dem bezüglich der 1 bis 3 beschriebenen Beispiel kann die Implantation 36 mittels einer Dotierung durch die Sourcekontaktmaske, d.h. durch den Sourcebereich 30 erfolgen. Alternativ kann die Dotierung zur Erzeugung der Implantation zu einem beliebigen geeigneten Verfahrensstadium, beispielsweise vor Erzeugung der Transistorstrukturen, unter Verwendung einer geeigneten Maske erfolgen.
  • Bezugnehmend auf die 2 und 3 wird nunmehr die Wirkung der erfindungsgemäß vorgesehenen Implantation 36 beschrieben.
  • Abhängig von einem vorliegenden Speicherzustand, befindet sich die innere Elektrode (nicht gezeigt), die mit dem Buried Strap verbunden ist, auf einem vorbestimmten Potential. In einem High-Zustand befinden sich die innere Elektrode und der Buried Strap beispielsweise auf einer Spannung von 1,8 Volt. Dagegen wird an das Substrat 22 und die Transistorbodies 26' und 28' ein vorbestimmtes Potential beispielsweise zwischen 0 und –1 Volt angelegt. Dadurch ensteht an den Grabenkondensatoren 10a und 12a eine jeweilige Raumladungszone 38. Die in 2 dargestellte Form der Raumladungszone 38 ergibt sich durch die mit zunehmender Substrattiefe zunehmende Dotierungshöhe. Ferner ergibt sich durch den n+p-Übergang zwischen Buried Strap 14 und Substrat 22 im Bereich der Buried Straps eine breite Verarmungszone, d.h. Raumladungszone. In gleicher Weise erzeugen bei der gezeigten Speicherzellenfeldarchitektur Grabenkondensatoren 32a und 32b (1) eine jeweilige Raumladungszone 40, wie sie in 3 schematisch dargestellt ist. Die hier gezeigte Raumladungszone ist ausschließlich durch die Potentialdifferenz zwischen den tiefen Gräben und dem dazwischenliegenden Substrat bedingt.
  • Zu Veranschaulichungszwecken sind in 2 die Raumladungszonen 38 mit einem breiten Abstand zwischen denselben darge stellt. Geht man nun ausgehend von der gezeigten Struktur von einer weiteren Miniaturisierung aus, ist es offensichtlich, daß irgendwann die Raumladungszonen der benachbarten Grabenkondensatoren einander so nahe kommen, daß eine Verbindung der Transistorbodies 26', 28' mit dem darunterliegenden Substrat 22 und somit dem Substratanschluß nicht mehr gegeben ist. Wie in 3 gezeigt ist, findet darüber hinaus eine weitere Abschnürung des Substratbereichs unterhalb des Transistors 28 durch die Raumladungszone 40 der Grabenkondensatoren 32a und 32b statt. Somit kann bei einem ungünstigen Beschreibungszustand, beispielsweise wenn alle vier Zellen 10a, 12a, 32a und 32b bei entsprechend kleinen Strukturgrößen in einem High-Zustand sein, eine Verbindung des Transistorbodies 28' mit dem darunterliegenden Substrat 22 und somit dem Substratanschluß völlig verhindert sein, da von vier Seiten der zum Anschluß zur Verfügung stehende Substratbereich eingeschnürt wird. Dies wird durch das erfindungsgemäße Vorsehen der p-Implantation 36 verhindert, da diese die Ausdehnung der Raumladungszonen durch die verglichen mit dem Substrat erhöhte Dotierung derselben begrenzt.
  • An dieser Stelle wird nochmals angemerkt, dass, selbst wenn ohne das erfindungsgemäße Vorsehen der Implantation ein enger Bereich zwischen den Raumladungszonen benachbarter Grabenkondensatoren verbleiben würde, die Leitfähigkeit, die hauptsächlich von der Dotierung abhängt, stark reduziert wäre und somit ein elektrischer Anschluß der Transistorbodies an das darunterliegende Substrat durch den über den Einschnürungsabschnitt auftretenden Spannungsabfall stark eingeschränkt wäre. Durch die vorliegende Erfindung bleibt durch die Implantation eine erhöhte Leitfähigkeit zwischen Transistorbodies und Substrat selbst bei ungünstigstem Beschreibungszustand bestehen.
  • Ein zweites Ausführungsbeispiel eines erbindungsgemäßen Zellenfelds wird nachfolgend bezugnehmend auf die 4 bis 6 erläutert. In diesen Figuren sind schematisch Ausschnitte eines BSSGT-Zellenfelds dargestellt.
  • In der schematischen Querschnittansicht von 4 sind die zwei Grabenkondensatoren mit tiefen Gräben und den zugeordneten Oxidcollars 20, die in einem Substrat 48 gebildet sind, gezeigt. Auf einer Seite jedes Grabenkondensators ist ein vergrabenes Anschlußgebiet 54, d.h. ein Buried Strap, vorgesehen. Der genaue Aufbau der Grabenkondensatoren entspricht wiederum einem herkömmlichen Aufbau und muß hierin nicht weiter erläutert werden.
  • Jedem Grabenkondensator ist bei dieser Speicherzellenfeldarchitektur ein vertikaler Auswahltransistor zugeordnet. Der vertikale Auswahltransistor weist dabei ein einen jeweiligen Substratbereich 56 umgebendes Gate 58 auf, wie der schematischen Ansicht von 5 zu entnehmen ist. Das Gate 58 weist eine Gatelektrode 60 und ein Gateoxid 62 auf, wie in 4 gezeigt ist. Die in 4 schraffierten Bereiche 64 stellen isolierende Bereiche, vorzugsweise Oxidbereiche dar. Ferner umfaßt der dem Kondensator 52 zugeordnete Auswahltransistor einen n+-dotierten Sourcebereich 66 auf, so daß durch den Sourcebereich 66, das Gate 58 und den Buried Strap 54, der ferner als Drainelektrode wirkt, ein Auswahltransistor für den Grabenkondensator 52 gebildet ist. Die in 4 mit dem Bezugszeichen 68 bezeichneten Bereiche stellen Gate-Bereiche benachbarter Auswahltransistoren dar.
  • 5 zeigt die Architektur eines BSSGT-Zellenfeldes, bei dem die Gatebereiche 58 und 68 benachbarter vertikaler Tran sistoren durch Verbindungsbereiche 69 verbunden sind, für die Stützstrukturen 69a vorgesehen sind. Die somit verbundenen Gatebereiche stellen jeweilige Wortleitungen dar.
  • Wie ferner in 4 gezeigt ist, ist im Bereich des p-Substrats 56 eine p-Implantation 70 mit gegenüber dem Substrat erhöhtem Dotierungspegel vorgesehen. Die Implantation 70 verhindert eine Ausbildung einer Raumladungszone auf der Seite der Grabenkondensatoren, die den Buried Straps 54 gegenüber liegt.
  • Befinden sich die Grabenkondensatoren 50 und 52 auf einem High-Level, so ergibt sich durch eine entsprechende Potentialdifferenz wiederum eine Raumladungszone 72. Durch das Vorsehen der Implantation 70 wird somit bei dieser Zellenfeldarchitektur gewährleistet, daß auch bei kleinen Strukturabmessungen die Raumladungszonen benachbarter Grabenkondensatoren, beispielsweise der Grabenkondensatoren 50, 52, 74 und 76 in 5, den Substratbereich 56 nicht derart einschnüren können, daß der Substratbereich unterhalb des Sourcheanschlußbereichs 66, d.h. der Transistorbody, nicht mehr mit einem Substratanschluß verbunden ist, so daß ein vorbestimmtes Potential nicht mehr an diesem Bereich angelegt werden kann.
  • Auch bei der in 4 gezeigten Speicherzellenfeldarchitektur ist die p-Dotierstoff-Konzentration wiederum an Stellen erhöht, an denen ein Buried Strap nicht vorhanden ist, da sonst zu stark ansteigende Leckströme auftreten würden. Bei diesem Ausführungsbeispiel kann die Erhöhung der p-Dotierstoff-Konzentration erreicht werden, indem eine Schrägimplantation in den nicht ausgefüllten Graben eines Grabenkondensators durchgeführt wird, wie schematisch in 6 gezeigt ist. Die verwendete Schrägimplantation ist dabei sche matisch durch die mit dem Bezugszeichen 78 bezeichneten Pfeile dargestellt. Eine solche Schrägimplantation zur Erzeugung der Bereiche erhöhter p-Dotierstoff-Konzentration, d.h. der Implantationen 70, kann dabei abhängig vom Bauelemententwurf vor oder nach einer ersten Grabenfüllung und einer entsprechenden Rückätzung durchgeführt werden. In jedem Fall wird die Schrägimplantation so ausgeführt, daß die Implantationen 70 auf den den Buried Straps 54 gegenüberliegenden Seiten der Grabenkondensatoren bzw. im oberen Grabenbereich gebildeten Gatestrukturen angeordnet sind. In 6 ist die Schrägimplantation nach der Trenchfüllung und Rückätzung derselben unter Verwendung einer geeigneten Implantationsmaske 80 gezeigt.
  • Erfindungsgemäß kann somit durch eine Erhöhung der Dotierstoffkonzentration an Stellen, an denen der Buried Strap nicht eine hohe p-Dotierung verbietet, die Ausdehnung der Raumladungszone klein gehalten werden. Obwohl im Rahmen der obigen Beschreibung lediglich zwei Speicherzellenfeld-Architekturen erläutert wurden, ist klar, daß die vorliegende Erfindung auf beliebige Speicherzellenfeld-Architekturen anwendbar ist, um einen Anschluß des Transistorbodies jeweiliger Auswahltransistoren an einen darunterliegenden Substratbereich und somit einen Substratanschluß gewährleisten zu können.
    • 10a, 10b, 12a, 12b
    Grabenkondensatoren
    14
    Buried Straps
    16
    Aktiver Bereich
    18
    Sourceanschlußimplantation
    20
    Oxid-Collar
    22
    Substrat
    24
    Drainbereich
    26, 28
    Auswahltransistoren
    26', 28'
    Transistorbodies
    30
    Gemeinsamer Sourcebereich
    32a, 32b
    Grabenkondensatoren
    34
    Oxidschicht
    36
    Implantation
    38
    Raumladungszonen
    40
    Raumladungszonen
    48
    Substrat
    50, 52
    Grabenkondensatoren
    54
    Buried Strap
    56
    Substratbereich
    58
    Umgebendes Gate
    60
    Gateelektrode
    62
    Gateoxid
    64
    Oxidbereich
    66
    Sourcebereich
    68
    Gatebereiche benachbarter Auswahltransistoren
    69
    Gateverbindungsbereiche
    69a
    Stützstrukturen
    70
    Implantation
    72
    Raumladungszone
    74, 76
    Grabenkondensatoren
    78
    Schrägimplantation
    80
    Implantationsmaske

Claims (9)

  1. Speicherzellenfeld mit folgenden Merkmalen: einer Mehrzahl von in einem Substrat (22; 48) eines ersten Dotierungstyps gebildeten Speicherzellen, die einen in dem Substrat angeordneten Grabenkondensator (10a, 12a; 50, 52) und einen dem Grabenkondensator zugeordneten Auswahltransistor (26, 28) mit einem Transistorbody (26', 28'), der in dem Substrat (22, 48) angeordnet ist, aufweisen, wobei eine innere Kondensatorelektrode des Grabenkondensators über einen Anschlußbereich (14; 54) eines zweiten Dotierungstyps mit dem zugeordneten Auswahltransistor (26, 28) verbunden ist, einer Implantation (36; 70) einer erhöhten Dotierstoffkonzentration des ersten Dotierungstyps zwischen dem Anschlußbereich (14; 54) des zweiten Dotierungstyps und einem benachbarten Grabenkondensator in dem Substrat (22; 48), die verhindert, daß Raumladungszonen (38, 40; 72) an den Grabenkondensatoren, die bei vorbestimmten Speicherzuständen der Grabenkondensatoren bewirkt werden, einen zum Anlegen eines vorbestimmten Potentials an die Transistorbodies (26', 28') zur Verfügung stehenden Substratbereich derart einschnüren können, daß das vorbestimmte Potential nicht angelegt werden kann.
  2. Speicherzellenfeld nach Anspruch 1, bei dem zwei laterale Auswahltransistoren (26, 28) zwischen zwei Grabenkondensatoren (10a, 12a) angeordnet sind, bei dem die Auswahltransistoren (26, 28) jeweils einen Drainbereich (24) eines zweiten Dotierungstyps aufweisen, der mit einem vergrabenen Anschlußbereich (14) des zweiten Dotierungstyps eines zugeordneten Grabenkondensators (10a, 12a) verbunden ist, bei dem die bei den zwischen den Grabenkondensatoren (10a, 12a), angeordneten Auswahltransistoren (26, 28) einen gemeinsamen Sourcebereich (30) zwischen den Drainbereichen (24) aufweisen, und bei dem unterhalb des Sourcebereichs (30) die Implantation (36) in dem Substrat (22) vorgesehen ist.
  3. Speicherzellenfeld nach Anspruch 1, bei dem jedem Grabenkondensator (50, 52) ein vertikaler Auswahltransistor zugeordnet ist, bei dem jeder Grabenkondensator (50, 52) einen vergrabenen Anschlußbereich (54) eines zweiten Dotierungstyps auf einer Seite aufweist, wobei die Implantation (70) zwischen nebeneinander angeordneten Grabenkondensatoren (50, 52) benachbart zu der Seite der Grabenkondensatoren (50, 52) angeordnet ist, die dem vergrabenen Anschlußbereich (54) gegenüberliegt.
  4. Speicherzellenfeld nach einem der Ansprüche 1 bis 3, bei dem das Substrat (22; 48) ein p-Substrat und die Implantation eine Borimplantation ist.
  5. Verfahren zum Herstellen eines Speicherzellenfelds mit folgenden Schritten: Erzeugen einer Mehrzahl von Speicherzellen in einem Substrat (22; 48) eines ersten Dotierungstyps, wobei die Speicherzellen einen in dem Substrat angeordneten Grabenkondensator (10a, 12a; 50, 52) und einen dem Grabenkondensator zugeordneten Auswahltransistor (26, 28) mit einem Transistorbody (26', 28'), der in dem Substrat angeordnet ist, aufweisen, wobei eine innere Kondensatorelektrode des Grabenkondensators über einen Anschlußbereich (14; 54) eines zweiten Dotierungstyps mit dem zugeordneten Auswahltransistor (26, 28) verbunden ist, Erzeugen einer Implantation (36, 70) einer erhöhten Dotierstoffkonzentration des ersten Dotierungstyps zwischen dem Anschlußbereich (14; 54) des zweiten Dotierungstyps und einem benachbarten Grabenkondensator in dem Substrat (22; 48), die verhindert, daß Raumladungszonen (38, 40; 72) an den Grabenkondensatoren, die bei vorbestimmten Speicherzuständen der Grabenkondensatoren bewirkt werden, einen zum Anlegen eines vorbestimmten Potentials an die Transistorbodies zur Verfügung stehenden Substratbereich derart einschnüren, daß das vorbestimmte Potential nicht mehr angelegt werden kann.
  6. Verfahren nach Anspruch 5, bei dem zwei laterale Auswahltransistoren (26, 28) zwischen zwei Grabenkondensatoren (10a, 12a) erzeugt werden, die einen gemeinsamen Sourcebereich (30) aufweisen, wobei beim Schritt des Erzeugens der Implantation Dotierstoffe durch den Sourcebereich (30) in das Substrat (22) eingebracht werden.
  7. Vefahren nach Anspruch 5, bei dem die Implantation (70) erzeugt wird, indem eine Schrägimplantation in den Graben des Grabenkondensators (50, 52) durchgeführt wird.
  8. Verfahren nach Anspruch 7, bei dem die Schrägimplantation so erfolgt, daß die Implantation gegenüber einem vergrabenen Anschlußbereich (54) des Grabenkondensators (50, 52) erzeugt wird.
  9. Verfahren nach einem der Ansprüche 5 bis 8, bei dem ein p-Substrat verwendet wird und als Dotierstoff zum Erzeugen der Implantation (36; 79) Bor verwendet wird.
DE10149199A 2001-10-05 2001-10-05 Speicherzellenfeld und Verfahren zu seiner Herstellung Expired - Fee Related DE10149199B4 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE10149199A DE10149199B4 (de) 2001-10-05 2001-10-05 Speicherzellenfeld und Verfahren zu seiner Herstellung
US10/266,188 US6873000B2 (en) 2001-10-05 2002-10-07 Storage cell field and method of producing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10149199A DE10149199B4 (de) 2001-10-05 2001-10-05 Speicherzellenfeld und Verfahren zu seiner Herstellung

Publications (2)

Publication Number Publication Date
DE10149199A1 DE10149199A1 (de) 2003-04-24
DE10149199B4 true DE10149199B4 (de) 2006-05-18

Family

ID=7701532

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10149199A Expired - Fee Related DE10149199B4 (de) 2001-10-05 2001-10-05 Speicherzellenfeld und Verfahren zu seiner Herstellung

Country Status (2)

Country Link
US (1) US6873000B2 (de)
DE (1) DE10149199B4 (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10255686B3 (de) 2002-11-28 2004-07-15 Infineon Technologies Ag Herstellungsverfahren für eine Gräben aufweisende Halbleitersruktur
TWI300975B (en) * 2006-06-08 2008-09-11 Nanya Technology Corp Method for fabricating recessed-gate mos transistor device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3841927A1 (de) * 1987-12-14 1989-06-22 Mitsubishi Electric Corp Verfahren zur herstellung einer halbleitervorrichtung mit einem elektrischen kontakt
DE3844388A1 (de) * 1988-02-15 1989-08-24 Samsung Electronics Co Ltd Dynamische direktzugriffspeichereinrichtung

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19941147A1 (de) * 1999-08-30 2001-03-22 Infineon Technologies Ag Epitaxieschicht und Verfahren zu ihrer Herstellung

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3841927A1 (de) * 1987-12-14 1989-06-22 Mitsubishi Electric Corp Verfahren zur herstellung einer halbleitervorrichtung mit einem elektrischen kontakt
DE3844388A1 (de) * 1988-02-15 1989-08-24 Samsung Electronics Co Ltd Dynamische direktzugriffspeichereinrichtung

Also Published As

Publication number Publication date
US6873000B2 (en) 2005-03-29
US20030072198A1 (en) 2003-04-17
DE10149199A1 (de) 2003-04-24

Similar Documents

Publication Publication Date Title
DE19743342C2 (de) Feldeffekttransistor hoher Packungsdichte und Verfahren zu seiner Herstellung
DE10306281B4 (de) Anordnung und Verfahren zur Herstellung von vertikalen Transistorzellen und transistorgesteuerten Speicherzellen
DE4223272C2 (de) Halbleitervorrichtung mit einer Wannenstruktur und Verfahren zu deren Herstellung
EP1719184B1 (de) Hochvolt-pmos-transistor
DE2630571B2 (de) Ein-Transistor-Speicherzelle mit in V-MOS-Technik
DE102004009597A1 (de) Verfahren zur Herstellung einer Halbleiterbaugruppe
DE10130766A1 (de) Vertikal-Transistor, Speicheranordnung sowie Verfahren zum Herstellen eines Vertikal-Transistors
DE10353387A1 (de) Leistungstransistoranordnung und Verfahren zu deren Herstellung
DE112012002662T5 (de) 6F2-DRAM-Zelle
DE10350684A1 (de) Leistungstransistoranordnung und Verfahren zu deren Herstellung
DE102005022129A1 (de) Feldeffedttransistor und Verfahren zum Herstellen eines Feldeffekttransistors
EP0810673B1 (de) Halbleiterbauelement mit Kompensationsimplantation und Herstellverfahren
EP0917203A2 (de) Gain Cell DRAM Struktur und Verfahren zu deren Herstellung
DE102016202110A1 (de) Halbleiterstruktur mit Backgate-Gebieten und Verfahren für ihre Herstellung
DE10326523A1 (de) Feldeffekttransistor, insbesondere doppelt diffundierter Feldeffekttransistor, sowie Herstellungsverfahren
DE19727264B4 (de) Halbleitervorrichtung mit einer t-förmigen Feldoxidschicht und Verfahren zu deren Herstellung
DE3134233A1 (de) Dynamische cmos-speicherzelle und verfahren zu deren herstellung
DE112007003230T5 (de) Hybrid-RESURF-Transistor mit PN-Übergang und MOS-Kondensator
DE10331560B4 (de) Halbleitervorrichtung mit einem Verbundbereich und ein Verfahren zur Herstellung derselben
DE10239310B4 (de) Verfahren zur Herstellung einer elektrisch leitenden Verbindung zwischen einer ersten und einer zweiten vergrabenen Halbleiterschicht
DE10160829A1 (de) Diodenschaltung und Verfahren zum Herstellen einer Diodenschaltung
DE10149199B4 (de) Speicherzellenfeld und Verfahren zu seiner Herstellung
DE19957123B4 (de) Verfahren zur Herstellung einer Zellenanordnung für einen dynamischen Halbleiterspeicher
EP1155446B1 (de) Verfahren zum herstellen einer dram-zelle mit einem grabenkondensator
DE10257873B3 (de) Dynamische Speicherzelle und Verfahren zur Herstellung derselben

Legal Events

Date Code Title Description
ON Later submitted papers
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: QIMONDA AG, 81739 MUENCHEN, DE

8339 Ceased/non-payment of the annual fee