DE3841927A1 - Verfahren zur herstellung einer halbleitervorrichtung mit einem elektrischen kontakt - Google Patents

Verfahren zur herstellung einer halbleitervorrichtung mit einem elektrischen kontakt

Info

Publication number
DE3841927A1
DE3841927A1 DE3841927A DE3841927A DE3841927A1 DE 3841927 A1 DE3841927 A1 DE 3841927A1 DE 3841927 A DE3841927 A DE 3841927A DE 3841927 A DE3841927 A DE 3841927A DE 3841927 A1 DE3841927 A1 DE 3841927A1
Authority
DE
Germany
Prior art keywords
forming
semiconductor
layer
polycrystalline silicon
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE3841927A
Other languages
English (en)
Other versions
DE3841927C2 (de
Inventor
Yoshinori Okumura
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE3841927A1 publication Critical patent/DE3841927A1/de
Application granted granted Critical
Publication of DE3841927C2 publication Critical patent/DE3841927C2/de
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3215—Doping the layers
    • H01L21/32155—Doping polycristalline - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/02—Contacts, special

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Description

Die Erfindung betrifft ein Verfahren zur Herstellung einer Halbleitervorrichtung und insbesondere eine Verbesserung eines Herstellungsverfahrens zur Bildung eines direkten elektrischen Kontaktabschnitts (im folgenden als Kontakt bezeichnet) zwischen einem Verunreinigungsdiffusionsbereich in einem Halbleitersub­ strat und einer Verbindungsschicht aus polykristallinem Silizium in einer integrierten Halbleiterschaltung.
Ein Verfahren zur Bildung eines Kontakts in einer Halbleitervor­ richtung ist zum Beispiel in "Japanese Patent Laying-Open" Nr. 165681/1980 dargestellt. Die Fig. 1A und 1B zeigen in teilwei­ sen Schnittansichten spezielle aufeinanderfolgende Schritte eines Verfahrens zur Bildung eines Kontakts bei einem Verfahren zur Herstellung einer Halbleitervorrichtung.
Gemäß Fig. 1A wird eine Gateisolierschicht 7 auf einem Halblei­ tersubstrat 1 vom P-Typ mittels eines thermischen Oxidationspro­ zesses oder dergleichen gebildet. Eine Einzelschicht aus polykris­ tallinem Silizium oder eine Zweilagenschicht aus polykristallinem Silizium und einem hochtemperaturstabilen Metallsilizid wird durch einen chemischen Dampfabscheideprozeß (CVD) oder dergleichen auf der Gateisolierschicht 7 abgeschieden. Daran anschließend werden diese Schichten durch einen photolithographischen Prozeß selektiv entfernt, wodurch Gateelektroden 8 mit einem Abstand gebildet werden. Arsenionen als Verunreinigung vom N-Typ werden in das Halbleitersubstrat 1 zwischen den Gateelektroden 8 durch ein Ionenimplantationsverfahren implantiert. Dann wird eine Wärme­ behandlung ausgeführt, wodurch eine Verunreinigungsdiffusions­ schicht 9 vom N-Typ als Source- oder Draingebiet eines Transis­ tors oder dergleichen gebildet wird. Nachdem eine Zwischeniso­ lierschicht 10 über der ganzen Oberfläche durch einen chemischen Dampfabscheideprozeß oder dergleichen abgeschieden ist, wird die Zwischenisolierschicht 10 durch eine photolithographische Technik entfernt, wodurch ein Oberflächenbereich der Verunreinigungsdif­ fusionsschicht 9 vom N-Typ an der Stelle, wo ein Kontakt 11 gebildet werden soll, freigelegt wird. Verunreinigungsionen vom N-Typ eines Elements einer relativ großen Massenzahl wie zum Beispiel Arsen werden in den freigelegten Bereich in der durch die Pfeile A gezeigten Richtung unter Benutzung einer Lackschicht 15 als Maske implantiert. Als Folge davon wird eine Verunreini­ gungsschicht 12 vom N-Typ gebildet.
Nach der Entfernung der Lackschicht 15 wird gemäß Fig. 1B eine polykristalline Siliziumschicht 13 über den Oberflächenbereich für den Kontakt 11 und die Zwischenisolierschicht 10 durch einen chemischen Dampfabscheideprozeß oder dergleichen abgeschieden. Daran anschließend wird eine Wärmebehandlung für die polykristal­ line Siliziumschicht 13 durchgeführt, wodurch der Kontakt 11 durch die Verunreinigungsschicht 12 vom N-Typ gebildet wird und die in der Verunreinigungsschicht 12 vom N-Typ enthaltene Verun­ reinigung rückwärts in die polykristalline Siliziumschicht 13 diffundiert wird. Daher wird der Kontakt 11 als ein elektrischer Kontaktabschnitt zwischen der polykristallinen Siliziumschicht 13 und der Verunreinigungsschicht 9 vom N-Typ gebildet.
Jedoch weist das oben beschriebene Verfahren zur Bildung eines Kontakts die Nachteile auf, daß ein Mittelwert und eine Stan­ dardabweichung des Kontaktwiderstands innerhalb einer Mehrzahl von Kontakten, die in einem Halbleiterchip als eine einzelne Halbleitervorrichtung hergestellt werden, groß werden, und im Hinblick auf einen Verbindungswiderstand nicht ignoriert werden können. Die Ursachen für den Anstieg des Mittelwertes und der Standardabweichung des Kontaktwiderstands werden wie folgt betrachtet.
(a) Eine vor der Abscheidung der polykristallinen Siliziumschicht 13 natürlich gebildete dünne Oxidschicht wird nach der Bildung der oberen Verbindungsschicht nicht entfernt, und eine sehr dünne natürlich oxidierte Schicht besteht unvermeidbar auf der Ober­ fläche des Kontakts 11 zwischen der Verunreinigungsschicht 9 vom N-Typ und der polykristallinen Siliziumschicht 13.
(b) Obwohl die Verunreinigung umgekehrt bzw. rückwärts in die polykristalline Siliziumschicht 13 diffundiert ist, kann die Verunreinigung nicht in einer genügend gleichförmigen Weise in der polykristallinen Siliziumschicht 13 diffundiert sein.
Auf der anderen Seite wird ein Verfahren zum Steuern des Kontakt­ widerstands zum Beispiel in "PASPAC WITH LOW CONTACT RESISTANCE AND HIGH RELIABILITY IN CMOS LSIS", 1987 Symposium on VLSI Technology, Digest of Technical Papers, 18.-21. Mai. ′87, Seiten 77-78, bei dem nach der Abscheidung einer polykristallinen Siliziumschicht auf einem Bereich zur Bildung eines Kontaktes leitfähige Verunreinigungsionen [Phosphor (P) oder Bor-Fluoride (BF₂)] in die polykristalline Siliziumschicht implantiert werden. Entsprechend dieser Darstellung wird angedeutet, daß der Kontakt­ widerstand in Abhängigkeit einer Dosis der in die polykristalline Siliziumschicht implantierten Verunreinigungsionen gesteuert werden kann. Es ist jedoch schwierig, den Mittelwert und die Standard­ abweichung des Kontaktwiderstands allein auf Grund einer Implan­ tationsdosis der Verunreinigungsionen zu steuern. Desweiteren ist die Steuerung einer Dosis von Verunreinigungsionen nicht ausrei­ chend, eine natürlich oxidierte Schicht zu überwinden bzw. deren nachteilige Wirkungen auszugleichen, was als Grund für den Anstieg eines Mittelwerts und der Standardabweichtung des Kontaktwider­ stands angesehen wird.
Aufgabe der Erfindung ist es, ein Verfahren zur Herstellung einer Halbleitervorrichtung mit einem elektrischen Kontaktabschnitt vorzusehen, bei dem die Ionenimplantationsenergiebedingungen die Steuerung des Kontaktwiderstands ermöglichen.
Aufgabe der Erfindung ist es ferner, ein Verfahren zur Herstel­ lung einer Halbleitervorrichtung mit einem elektrischen Kontakt­ abschnitt vorzusehen, bei dem die Ionenimplantationsenergiebedin­ gungen einen kleinen Mittelwert und eine kleine Standardabwei­ chung des Kontaktwiderstands ermöglichen.
Aufgabe der Erfindung ist es schließlich, ein Verfahren zur Herstellung einer Halbleitervorrichtung vorzusehen, das es ermög­ licht, einen elektrischen Kontaktabschnitt zwischen einer leitfä­ higen Schicht und einem Halbleiterbereich zu bilden, der zur hohen Integration von Halbleitervorrichtungen geeignet ist.
Diese Aufgabe wird durch ein Verfahren zur Herstellung einer Halbleitervorrichtung entsprechend dieser Erfindung gelöst, bei dem Halbleiterbereiche eines Leitfähigkeitstyps, der zu dem eines Halbleitersubstrats entgegengesetzt ist, auf dem Halblei­ tersubstrat selektiv gebildet werden. Eine Isolierschicht wird selektiv auf dem Halbleitersubstrat gebildet, so daß zumindest eine Oberfläche jedes Halbleiterbereichs freigelegt wird. Verun­ reinigungsionen des Leitfähigkeitstyps, der zu dem des Halblei­ tersubstrats entgegengesetzt ist, werden in die freigelegte Oberfläche jedes Halbleiterbereichs implantiert. Daran anschlie­ ßend wird eine polykristalline Siliziumschicht über den Oberflä­ chen der Halbleiterbereiche und der Isolierschicht gebildet. Dann werden Verunreinigungsionen des Leitfähigkeitstyps, der zu dem des Halbleitersubstrats entgegengesetzt ist, erneut in die polykristalline Siliziumschicht implantiert. Die Bedingung zum Implantieren der Verunreinigungsionen in die polykristalline Siliziumschicht wird wie folgt eingestellt. Ein Maximalwert der Verteilung der Verunreinigungsionenkonzentration in einer Richtung senkrecht zur Oberfläche des Halbleitersubstrats befindet sich an einer Stelle um einen Abstand entsprechend einer Stan­ dardabweichung der Konzentrationsverteilung der Verunreinigungs­ ionen entfernt von einer Stelle einer Grenzfläche zwischen der polykristallinen Siliziumschicht und dem Halbleitersubstrat zur polykristallinen Siliziumschicht hin.
Vorzugsweise sind die implantierten Verunreinigungsionen Ionen aus Arsen oder Bor-Fluorid. Desweiteren kann eine Feldeffektvor­ richtung, die den oben beschriebenen Halbleiterbereich aufweist, durch das Herstellungsverfahren der Halbleitervorrichtung dieser Erfindung gebildet sein. Ferner kann die Bildung der polykristal­ linen Siliziumschicht die Bildung einer Verbindungsschicht in Kontakt mit dem oben beschriebenen Halbleiterbereich aufweisen.
Die Implantationsenergie zum Implantieren der Verunreinigungsionen in die polykristalline Siliziumschicht kann entsprechend dem Typ der Verunreinigungsionen und der Dicke der polykristallinen Siliziumschicht bestimmt werden.
Die Implantation der Verunreinigungsionen in die polykristalline Schicht entsprechend dieser Erfindung ermöglicht es, die natür­ lich oxidierte dünne Schicht, die sich auf der Oberfläche des elektrischen Kontaktabschnittes zwischen der polykristallinen Siliziumschicht und dem Halbleiterbereich befindet, genügend zu durchdringen. Desweiteren kann bei den Verunreinigungsionenim­ plantationsbedingungen entsprechend dieser Erfindung eine genügende Anzahl von Verunreinigungsionen in der polykristallinen Siliziumschicht erhalten werden.
Weiter Merkmale und Zweckmäßigkeiten ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:
Fig. 1A und 1B Teilschnittansichten von nacheinanderfolgenden Schritten eines Verfahrens zur Herstellung einer Halbleitervorrichtung;
Fig. 2A bis 2C Teilschnittansichten von nacheinanderfolgenden Schritten eines Verfahrens zur Herstellung einer Halbleitervorrichtung entsprechend dieser Erfindung unter besonderer Betrachtung eines Verfahrens zur Bildung eines Kontakts;
Fig. 3A uns 3B Darstellungen zur Erläuterung der Ionenimplanta­ tionsbedingungen entsprechend dieser Erfindung;
Fig. 4 die Konzentrationsverteilung bei unerwünschten Ionenim­ plantationsbedingungen bei einem Ionenimplantationsverfah­ ren entsprechend dieser Erfindung;
Fig. 5 eine bestimmte Konzentrationsverteilung bei Ionenimplanta­ tionsbedingungen entsprechend dieser Erfindung;
Fig. 6. in einer schematischen Darstellung die Verringerung eines Mittelwerts und einer Standardabweichtung des Kontaktwi­ derstands, die durch Verwenden der Ionenimplantationsbe­ dingungen entsprechend dieser Erfindung erreicht wurde;
Fig. 7 eine Teilschnittansicht einer Halbleiterspeichervorrich­ tung, auf die ein Verfahren zur Herstellung einer Halblei­ tervorrichtung entsprechend dieser Erfindung anwendbar ist.
Ein Ausführungsbeispiel dieser Erfindung wird anhand der Zeich­ nungen beschrieben.
Die Fig. 2A und 2B zeigen in Teilschnittansichten aufeinander­ folgende Schritte eines Beispiels eines Verfahrens zur Herstel­ lung einer Halbleitervorrichtung entsprechend dieser Erfindung unter besonderer Bezugnahme auf ein Verfahren zur Bildung eines Kontakts.
Gemäß Fig. 2A wird eine Gateisolierschicht 7 auf einem Halblei­ tersubstrat vom P-Typ durch einen thermischen Oxidationsprozeß oder dergleichen gebildet. Eine Einzelschicht aus polykristallinem Silizium oder eine Zweilagenschicht aus polykristallinem Silizium und einem hochtemperaturstabilen Metallsilizid wird auf der Gateisolierschicht 7 durch einen chemischen Dampfabscheideprozeß oder dergleichen abgeschieden, und diese Schicht wird durch einen photolithographischen Prozeß selektiv entfernt, wodurch Gate­ elektroden 8 gebildet werden. Dann werden Arsenionen als N-Typ Verunreinigung in einen Bereich zwischen den Gateelektroden 8 im Halbleitersubstrat 1 durch einen Ionenimplantationsprozeß oder dergleichen implantiert, so daß eine Verunreinigungsdiffusions­ schicht 9 vom N-Typ als Source- oder Draingebiet eines Transis­ tors oder dergleichen gebildet wird. Nachdem eine Zwischen-Iso­ lierschicht 10 über der ganzen Oberfläche durch einen chemischen Dampfabscheideprozeß oder dergleichen abgeschieden ist, wird die Schicht 10 mittels einer photolithographischen Technik selektiv entfernt, wodurch eine Oberfläche der Verunreinigungsdiffu­ sionsschicht 9 vom N-Typ als Abschnitt, wo ein Kontakt 11 gebildet werden soll, freigelegt wird. Dann werden Verunreini­ gungsionen eines Elements mit einer relativ großen Massenzahl wie zum Beispiel Arsen auf die freigelegte Oberfläche der Verunreinigungsdiffusionsschicht 9 vom N-Typ in einer durch den Pfeil A angedeuteten Richtung durch Benutzen einer Lackschicht 15 als Maske implantiert.
Gemäß Fig. 2B wird eine polykristalline Siliziumschicht 13, die keine leitfähige Verunreinigung enthält, über die freigelegte Oberfläche des Halbleitersubstrats 1 und der Zwischen-Isolier­ schicht 10 durch einen chemischen Dampfabscheideprozeß oder dergleichen abgeschieden. Daran anschließend werden Verunreini­ gungsionen eines Elements mit einer relativ großen Massenzahl wie zum Beispiel Arsen erneut auf die ganze Oberfläche der polykristallinen Siliziumschicht 13 implantiert. Desweiteren wird eine hochtemperaturstabile Metallschicht oder eine hochtemperaturstabile Metallsilizidschicht 14 durch einen chemischen Dampf­ abscheideprozeß, einem Kathodenzerstäubungsprozeß (Sputtern) oder dergleichen abgeschieden, und die Schicht 14 wird durch eine photolithographische Technik selektiv entfernt, wodurch eine obere Verbindungsschicht, die die polykristalline Siliziumschicht 13 und die hochtemperaturstabile Metallschicht oder die hochtem­ peraturstabile Metallsilizidschicht 14 aufweist, gebildet wird, zum Beispiel eine Bitleitung in einem Speicherzellenabschnitt einer Halbleiterspeichervorrichtung. Dann wird eine Wärmebehandlung durchgeführt und eine Verunreinigungsdiffusionsschicht vom N-Typ im Kontakt 11 gebildet, wodurch die elektrische Verbindung zwischen der polykristallinen Siliziumschicht 13 und der Verun­ reinigungsdiffusionsschicht 9 vom N-Typ ermöglicht wird. Damit wird die Herstellung des Kontakts wie in Fig. 2C gezeigt vervoll­ ständigt.
Als nächstes wird ein Verfahren zur Bestimmung der Bedingungen der Ionenimplantation, die in dieser Erfindung verwendet werden, beschrieben.
Wenn beschleunigte Ionen auf eine Oberfläche eines amorphen Materials angewendet werden, tritt im allgemeinen ein Ionenim­ plantationsphänomen auf. Unter der Annahme, daß die Ionenfluß­ richtung mit einer seitlichen Orientierung des Targets des amorphen Materials übereinstimmt, und daß die Richtung als Z- Richtung dargestellt wird, stimmt eine Verteilung N (Z) in Z- Richtung (der Tiefenrichtung) der implantierten Ionen annähernd mit einer Gaußschen Verteilung überein, die folgendermaßen dar­ gestellt wird:
In dieser Gleichung bedeuten Rp, Δ Rp, und No:
Rp: Reichweite
Δ Rp: Standardabweichung der Reichweite
No: Gesamtzahl der implantierten Ionen
Rp und Δ Rp sind wie folgt definiert:
Falls der Abstand von der Targetoberfläche mit Z und die Vertei­ lung der implantierten Ionen in der Tiefenrichtung mit N(Z) be­ zeichnet wird, zeigt Fig. 3A die Gaußsche Verteilung der oben dargestellten Gleichung. Falls das Target eine kristalline Struk­ tur eines Si-Einheitskristalls oder dergleichen aufweist, ergibt sich auf Grund des "Channeling"-Effekts eine wesentlich tiefere Verteilung der einfallenden Ionen, wodurch N(Z) von der Gaußver­ teilung abweicht. Wenn jedoch in solch einem Falle die Ionenfluß­ richtung auf einen Inklinationswinkel (von ca. 8°) bezüglich der seitlichen Orientierung des Targets gesetzt wird, können sich die einfallenden Ionen relativ nahe zur Oberfläche verteilen und daher kann N(Z) der Gaußverteilung angenähert werden. Dement­ sprechend kann, auch wenn das Target aus einem amorphen Material oder einem kristallinen Material besteht, N(Z) der Gaußverteilung angenähert werden, was durch genaue Messungen gezeigt werden kann, so daß die Ionenimplantation entsprechend der Gaußver­ teilung behandelt werden kann.
Die oben erwähnten Größen Rp und Δ Rp sind Konstanten, die wie im weiteren beschrieben durch die Implantationsenergie (E), die Art (M) der implantierten Ionen und das Material (m), in das die Ionen implantiert werden, bestimmt werden.
Rp = Rp (E, M, m)
Δ Rp = Δ Rp (E, M, m)
Als nächstes wird eine Verbindung zwischen der polykristallinen Siliziumschicht und der in dem Halbleitersubstrat gebildeten Verunreinigungsdiffusionsschicht betrachtet, wobei die Dicke der polykristallinen Siliziumschicht mit To bezeichnet wird. Die Verteilung der implantierten Ionen in Z-Richtung wird als N(Z) bezeichnet. Dieser Fall ist in Fig. 3B gezeigt. Entsprechend dieser Fig. befindet sich ein Spitzenwert von N(Z) entsprechend der Reichweite Rp bei einem Punkt, der von der Grenzfläche zwischen der polykristallinen Siliziumschicht und der Verunreini­ gungsdiffusionsschicht um xp hin zur polykristallinen Silizium­ schicht entfernt ist. Dementsprechend wird eine Beziehung zwi­ schen der Dicke To der polykristallinen Siliziumschicht und der Reichweite Rp durch die folgende Gleichung repräsentiert:
xp = To - Rp.
In diesem Fall wird die Grenzfläche zwischen der polykristallinen Siliziumschicht und der N-Typ-Verunreinigungsdiffusionsschicht als Ursprung genommen, die polykristalline Siliziumschicht wird auf der positiven Seite angesehen, und x bedeutet eine Ortskoor­ dinate in der Richtung senkrecht zum Halbleitersubstrat. Nsi bezeichnet eine Verunreinigungskonzentration des Halbleitersub­ strats. Wenn die Ortskoordinaten so gesetzt sind, ergibt sich wie in Fig. 4 gezeigt eine Konzentrationsverteilung unmittelbar nach Implantation von Arsenionen als Verunreinigungsionen in die polykristalline Siliziumschicht. Fig. 4 stellt die Konzentrations­ verteilung von Verunreinigungsionen dar, die bei den Bedingungen xp=600 Å und und xp=0 Å implantiert wurden. Bei diesen beiden Implan­ tationsbedingungen entstehen die im weiteren beschriebenen Prob­ leme.
Bei der Implantationsbedingung von xp=600 Å ist eine Stelle, die einem Spitzenwert der Konzentrationsverteilung unmittelbar nach Implantieren der Verunreinigungsionen entspricht, um 600 Å von der Grenzfläche zwischen dem Halbleitersubstrat und der polykri­ stallinen Siliziumschicht entfernt. Dementsprechend können die meisten der Verunreinigungsionen die Grenzfläche nicht erreichen und die sehr dünne, natürliche oxidierte Schicht, die sich auf der Grenzfläche befindet, kann nicht überwunden bzw. durchbrochen werden. Als Folge davon wird ein Mittelwert des Kontaktwiderstands und dessen Standardabweichung in einer Mehrzahl von Kontakten in einem Halbleiterchip als eine einzelne Halbleitervorrichtung groß und ein geeigneter Kontakt kann nicht gebildet werden.
Bei der Implantationsbedingung von xp=0 Å befindet sich eine Stelle, die dem Spitzenwert der Konzentrationsverteilung unmittelbar nach Implantation der Verunreinigungsionen entspricht, auf der Kontaktgrenzfläche, und ein beträchtlicher Teil der Verunrei­ nigungsionen erreicht die Kontaktgrenzfläche, wodurch die sehr dünne, natürlich oxidierte Schicht, die sich auf der Grenzfläche befindet, genügend überwunden wird. Dementsprechend wird die Standardabweichung des Kontaktwiderstands beträchtlich verrin­ gert. Jedoch dringen bei dieser Implantationsbedingung eine große Anzahl von Verunreinigungsionen in die Verunreinigungsdiffu­ sionsschicht ein und die Anzahl der Verunreinigungsionen, die sich in der polykristallinen Siliziumschicht befinden, ist zu klein, um den Mittelwert des Kontaktwiderstands ausreichend zu verringern.
Damit wird es mit einer Ionenimplantation, die mit einer der oben beschriebenen Implantationsbedingung durchgeführt wird, nicht ermöglicht, einen Kontakt zu bilden, der stabilen Eigenschaften zur Erzielung der Verringerung sowohl des Mittelwerts als auch der Standardabweichung des Kontaktwiderstands aufweist.
Daher wird die Ionenimplantationsbedingung in dieser Erfindung so gesetzt, daß der Wert xp der Standardabweichung der Reichweite Δ Rp gleich sein kann. Falls die Implantationsbedingung so gesetzt wird, wird es ermöglicht, den Kontaktwiderstand zwischen der polykristallinen Siliziumschicht und der Verunreinigungsdiffu­ sionsschicht in einer stabilen Weise zu verringern. Dann wird die Implantationsenergie E, die diese Bedingung erfüllt, durch die folgenden Gleichungen bestimmt:
xp = Δ Rp
Δ Rp = To - Rp
Δ Rp (E, M, m) = To - Rp (E, M, m)
Da M Arsen darstellt und m polykristallines Silizium, wird bei dieser Ausführungsform die Injektionsenergie E eine Funktion lediglich der Dicke To der polykristallinen Siliziumschicht und damit kann die Energie bei der Implantationsbedingung durch folgende Gleichung erhalten werden:
E = E(To)
Fig. 5 zeigt eine Konzentrationsverteilung von Verunreinigungsionen, bei der die oben beschriebene Implantationsbedingung besonders angedeutet ist. Die Konzentrationsverteilung in Fig. 5 stellt eine Konzentrationsverteilung von Arsenionen dar, die als Verunreinigungsionen implantiert wurden. In Fig. 5 befindet sich ein Spitzenwert der Verunreinigungsionenkonzentrationsverteilung bei einer Stelle innerhalb der polykristallinen Siliziumschicht, um 300 Å von der Kontaktgrenzfläche zwischen der polykristallinen Siliziumschicht und der Verunreinigungsdiffusionsschicht ent­ fernt, und dieser Abstand entspricht der Standardabweichung der Reichweite beim Implantieren von Ionen. Die Beschleunigungsspannung als Implantationsenergie für Arsenionen bei diesem Zeitpunkt beträgt 100 keV und die Dicke der polykristallinen Silizium­ schicht, in die die Ionen implantiert werden, beträgt 1000 Å. Bei diesen Bedingungen ist der Prozentsatz der Verunreinigungsionen, die die Kontaktgrenzfläche erreichen, etwa 20% der implantierten Ionen, und die sehr dünne, natürlich oxidierte Schicht, die sich auf der Kontaktgrenzfläche befindet, wird ungenügend überwunden, wodurch die Standardabweichung des Kontaktwiderstands klein wird. Mit anderen Worten, Unregelmäßigkeiten des Kontaktwiderstands können verringert werden. Da 80% der implantierten Verunreinigungsionen in der polykristallinen Siliziumschicht enthalten sind, kann desweiteren der Mittelwert des Kontaktwi­ derstands ebenso verringert werden.
Fig. 6 zeigt eine Darstellung, bei der ein Mittelwert Rc des gemessenen Kontaktwiderstands (als durchgehende Linie gezeigt), und dessen Standardabweichung σ (als gestrichelte Linie gezeigt), als Funktionen von xp gezeigt werden. Rc, o bezeichnet einen Mittelwert des Kontaktwiderstands mit der Implantationsbedingung von xp=600 Å, und s o bezeichnet eine Standardabweichung des Kontaktwiderstands mit der Implantationsbedingung von xp=600 Å. Entsprechend dieser Fig. sind der Mittelwert und die Standardab­ weichung des Kontaktwiderstands bei der Implantationsbedingung von xp=600 Å groß. Auf der anderen Seite ist bei der Implanta­ tionsbedingung von xp=0 Å die Standardabweichung des Kontaktwi­ derstands klein, aber der Mittelwert des Kontaktwiderstands ist groß. Aus dieser Fig. ist ersichtlich, daß bei der Implanta­ tionsbedingung von xp=300 Å entsprechend dieser Erfindung ein gemessener Kontaktwiderstand, und der Mittelwert und dessen Standardabweichung aus den oben genannten Gründen verringert wird. Desweiteren ergibt sich aus dieser Fig., daß durch Verwen­ den der Implantationsbedingung dieser Erfindung der Mittelwert und die Standardabweichung des Kontaktwiderstands am kleinsten werden. Damit ergibt die Implantationsbedingung dieser Erfindung den Optimalwert des Kontaktwiderstands.
Die Gründe für die Verwendung von Arsenionen als implantierende Verunreinigungsionen in dieser Ausführungsform sind wie folgt.
Entsprechend dem Anstieg des Integrationsgrades und der Dichte von Halbleitervorrichtungen werden die Abstände zwischen jedem Kon­ takt 11 und den entsprechenden Gateelektroden 8 klein. Falls eine Übergangszone der Verunreinigungsdiffusionsschicht 12 für die elektrische Verbindung zwischen der polykristallinen Silizium­ schicht 13 und der Verunreinigungsdiffusionsschicht 9 in solch einem Fall erhöht wird, erstreckt sich die Verunreinigungsdiffu­ sionsschicht 12 weit in der Richtung parallel der Hauptoberfläche des Halbleitersubstrats 1 und dringt übermäßig in den Kanalbe­ reich des Gatetransistors ein. Als Folge davon wird der Gatetran­ sistor zerstört, womit eine Verringerung einer Schwellenspannung des durchgebrochenen Transistors oder eine Verringerung einer Widerstandsspannung der Source-Drainspannung verursacht wird. Daher ist es notwendig, eine Verunreinigungsdiffusionsschicht 12 mit einem engen Übergang zu bilden, die für einen großen Inte­ grationsgrad und eine hohe Dichte von Einrichtungen geeignet ist, wodurch die elektrische Verbindung zwischen der polykristallinen Siliziumschicht 13 und der Verunreinigungsschicht 9 vorgesehen wird. Aus diesem Grund wird eine Verunreinigung eines Elements mit einer hohen Massenzahl wie zum Beispiel Arsen als Verunreinigung verwendet, die die Verunreinigungsdiffusions­ schicht 12 bildet. Ionen eines solchen Elements mit einer großen Massenzahl diffundieren nicht bis zu einem hohen Grad, wenn eine Wärmebehandlung durchgeführt wird, und damit bildet die Diffu­ sionsschicht einen schmalen Übergang, der für einen hohen Inte­ grationsgrad und eine hohe Dichte der Halbleitervorrichtungen geeignet ist.
Obwohl Arsen als N-Typ-Verunreinigungen in dem Halbleitersubstrat vom P-Typ bei der oben beschriebenen Ausführungsform verwendet wird, kann auch eine P-Typ-Verunreinigung wie zum Beispiel Bor- Fluorid für ein Halbleitersubstrat vom N-Typ verwendet werden. Desweiteren ist die verwendete Verunreinigung nicht auf Arsen als N-Typ-Verunreinigung oder Bor-Fluorid als P-Typ-Verunreinigung begrenzt, und es ist überflüssig zu erwähnen, daß Verunreini­ gungsionen irgendeines Elements insoweit verwendet werden können, wie die oben beschriebenen vorteilhaften Wirkungen durch solche Ionen erzeugt werden können.
Es folgt nun die Beschreibung eines Beispiels einer Halbleiter­ vorrichtung, bei der ein Halbleiterbereich einen Kontakt auf­ weist, der entsprechend dieser Erfindung gebildet wird und als Kondensator zur Ladungsspeicherung verwendet wird.
Fig. 7 zeigt eine Teilschnittansicht einer Halbleiterspeichervor­ richtung, die durch Benutzen eines Verfahrens der Herstellung einer Halbleitervorrichtung entsprechend dieser Erfindung gebil­ det wurde. Nachdem Ionen einer Verunreinigung vom P-Typ wie zum Beispiel Bor selektiv auf ein Halbleitersubstrat 1 vom P-Typ­ implantiert worden sind, wird gemäß Fig. 7 ein thermischer Oxidationsprozeß zur Bildung einer p-Typ-Verunreinigungsdiffu­ sionsschicht 2 zum Verhindern von Inversion und eine dicke Isolationsoxidschicht 3 gebildet. Dann werden N-Typ-Verunreini­ gungsionen durch ein Ionenimplantationsverfahren oder dergleichen implantiert und eine Wärmebehandlung zur Bildung einer N-Typ- Verunreinigungsdiffusionsschicht 4 wird angewendet. Daran an­ schließend wird eine dünne Kondensator-Gateisolierschicht 5 durch einen thermischen Oxidationsprozeß oder einen chemischen Dampf­ abscheideprozeß (CVD) gebildet. Polykristallines Silizium, das leitfähige Verunreinigungen enthält, wird auf der Kondensator- Gateisolierschicht 5 durch einen chemischen Dampfabscheideprozeß oder dergleichen abgeschieden und die Schichten werden durch eine photolithographische Technik selektiv so entfernt, daß Zellplat­ ten 6 gebildet werden. Damit bilden eine N-Typ-Verunreinigungs­ diffusionsschicht 4 und eine Zellplatte 6 einen Kondensator. In dieser Fig. bezeichnet das Bezugszeichen 8 Übertragungsgatter­ elektroden (Wortleitungen), und eine polykristalline Silizium­ schicht 13 und eine hochtemperaturstabile Metallschicht oder eine hochtemperaturstabile Metallsilizidschicht 14 werden als Bitleitungen gebildet. Die elektrische Verbindung zwischen der polykristallinen Siliziumschicht 13 und der Verunreinigungsdiffu­ sionsschicht 9 vom N-Typ wird durch Bilden einer Verunreinigungs­ diffusionsschicht 12 vom N-Typ in einem Kontakt 11 entsprechend dem Verfahren dieser Erfindung durchgeführt. Die Übertragungsgat­ terelektroden 8 werden über der Verunreinigungsdiffusionsschicht 9 vom N-Typ gebildet. Damit werden MOS-Transistoren gebildet.
Obwohl der entsprechend dieser Erfindung gebildete Kontakt für die Halbleiterspeichervorrichtung des oben beschriebenen Beispiels verwendet wird, ist die vorliegende Erfindung nicht auf Halbleiterspeichervorrichtung begrenzt, sondern diese ist für verschiedene Halbleitervorrichtungen anwendbar, die zumindest Kontakte aufweisen.
Wie im vorhergehenden beschrieben, wird entsprechend dieser Erfindung die Bedingung des Implantierens von Verunreinigungsionen in die polykristalline Siliziumschicht so gesetzt, daß die Maximalstelle der Verteilung der Verunreinigungsionenkonzentration unmittelbar nach der Implantation bei einer die polykristalline Siliziumschicht eindringenden Stelle um einen Abstand entsprechend einer Standardabweichung der Konzentrationsverteilung von der Kontaktgrenzfläche zwischen der polykristallinen Sili­ ziumschicht und dem Halbleiterbereich entfernt angeordnet ist. Als Folge kann die natürlich oxidierte Schicht auf der Kontakt­ grenzfläche genügend überwunden werden und die polykristalline Siliziumschicht enthält eine genügende Anzahl von Verunreini­ gungsionen. Dementsprechend wird es ermöglicht, den Mittelwert und die Standardabweichung des Kontaktwiderstands in der Mehr­ zahl von Kontakten eines Halbleiterchips, der als einzelne Halbleitervorrichtung hergestellt wird, zu minimieren.

Claims (11)

1. Verfahren zur Herstellung einer Halbleitervorrichtung mit einem elektrischen Kontakt, das die Schritte aufweist:
Vorbereitung eines Halbleitersubstrats (1) mit einer Haupt­ oberfläche und einer vorbestimmten Konzentration einer Verun­ reinigung eines Leitfähigkeitstyps,
selektives Bilden von Halbleiterbereichen (9) eines Leitfä­ higkeitstyps, der zu dem des Halbleitersubstrats (1) entge­ gengesetzt ist, in einem Abstand voneinander auf dem Halblei­ tersubstrat (1),
Bilden einer Isolierschicht (10) über dem Halbleitersubstrat (1),
selektives Entfernen der Isolierschicht (10) zum Freilegen zumindest einer Oberfläche jedes Halbleiterbereichs (9),
Implantieren von Verunreinigungsionen des Leitfähigkeitstyps, der entgegengesetzt zu dem des Halbleitersubstrats (1) ist, in die freigelegte Oberfläche jedes Halbleiterbereichs (9),
Bilden einer polykristallinen Siliziumschicht (13) über den freigelegten Oberflächen der Halbleiterbereiche (9) und der Isolierschicht (10), und
Implantieren von Verunreinigungsionen vom Leitfähigkeitstyp, der zu dem des Halbleitersubstrats (1) entgegengesetzt ist, in die polykristalline Siliziumschicht (13),
dadurch gekennzeichnet, daß der Schritt des Implantierens der Verunreinigungsionen in die polykristalline Siliziumschicht (13) durch Steuern der Implanta­ tionsenergie so ausgeführt wird, daß ein Maximalpunkt der Kon­ zentrationsverteilung der Verunreinigungsionen in einer Richtung senkrecht zur Hauptoberfläche an einer Stelle um einen Abstand entsprechend einer Standardabweichung der Konzentrationsvertei­ lung von einer Grenzschicht zwischen der polykristallinen Sili­ ziumschicht (13) und dem Halbleitersubstrat (1) zur polykristal­ linen Siliziumschicht (13) hin entfernt gesetzt wird, wodurch zwischen jedem Halbleiterbereich (9) und der polykristallinen Siliziumschicht (13) ein elektrischer Kontaktabschnitt (11) gebildet wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Implantationsenergie durch einen Typ der Verunreinigungsionen und einer Dicke der polykristallinen Siliziumschicht (13) bestimmt wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Schritt des Implantierens der Verunreinigungsionen den Schritt des Implantierens von Arsenionen aufweist.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekenn­ zeichnet, daß der Schritt des Implantierens der Verunreinigungs­ ionen den Schritt des Implantierens von Bor-Fluorid-Ionen aufweist.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekenn­ zeichnet, daß das Vefahren ferner den Schritt der Bildung eines Halbleiterelements nahe jedem Halbleiterbereich (9) auf der Hauptoberfläche des Halbleitersubstrats (1) aufweist.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekenn­ zeichnet, daß der Schritt des Bildens der Halbleiterbereiche (9) den Schritt des Bildens eines Teils eines Feldeffektelements aufweist.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß der Schritt des Bildens eines Teils des Feldeffektelements die Schritte aufweist:
Bilden eines isolierten Gates (8) über dem Halbleitersubstrat (1), und
Bilden eines Halbleiterbereichs und eines anderen Halbleiterbe­ reichs (9) auf dem Halbleitersubstrat (1) unter dem isolierten Gate (8), wobei in dem Halbleitersubstrat (1) zwischen dem einen und dem anderen Halbleiterbereich (9) ein Kanalbereich gebildet wird.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß der Schritt des Bildens der polykristallinen Siliziumschicht (13) den Schritt des Bildens einer Verbindungsschicht in Kontakt mit dem einen oder dem anderen Halbleiterbereich (9) aufweist.
9. Verfahren nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß der Schritt des Bildens sowohl des einen als auch des anderen Halbleiterbereichs (9) den Schritt des Bildens einer zweiten Iso­ lierschicht (3) zum Trennen der Halbleiterbereiche aufweist.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß der Schritt des Bildens der zweiten Isolierschicht (3) für die Trennung den Schritt zur Bildung eines Bereichs (2) zum Verhin­ dern von Inversion in einem Bereich des Halbleitersubstrats (1) unter der zu bildenden zweiten Isolierschicht (3) aufweist.
11. Verfahren nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß das Verfahren den Schritt des Bildens einer dritten Iso­ lierschicht (5) auf den getrennten Halbleiterbereichen (9) und der zweiten Isolierschicht (3) für die Trennung und der Bildung einer leitfähigen Schicht (6) auf der dritten Isolierschicht (5) aufweist, wobei die leitfähige Schicht (6) und jeder Halbleiter­ bereich einen Kondensator zum Speichern von Ladung bilden.
DE3841927A 1987-12-14 1988-12-13 Verfahren zur herstellung einer halbleitervorrichtung mit einem elektrischen kontakt Granted DE3841927A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62317808A JPH0750696B2 (ja) 1987-12-14 1987-12-14 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
DE3841927A1 true DE3841927A1 (de) 1989-06-22
DE3841927C2 DE3841927C2 (de) 1991-11-21

Family

ID=18092271

Family Applications (1)

Application Number Title Priority Date Filing Date
DE3841927A Granted DE3841927A1 (de) 1987-12-14 1988-12-13 Verfahren zur herstellung einer halbleitervorrichtung mit einem elektrischen kontakt

Country Status (4)

Country Link
US (1) US4906591A (de)
JP (1) JPH0750696B2 (de)
KR (1) KR920004175B1 (de)
DE (1) DE3841927A1 (de)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4110906A1 (de) * 1990-04-04 1991-10-17 Gold Star Electronics Verfahren zum herstellen von zellen mit zumindest einem selbstausgerichteten kondensatorkontakt und zellstruktur mit zumindest einem selbstausgerichteten kondensatorkontakt
DE4331549A1 (de) * 1993-09-16 1995-04-13 Gold Star Electronics Verfahren zur Herstellung einer ULSI-Halbleitereinrichtung
DE10149199A1 (de) * 2001-10-05 2003-04-24 Infineon Technologies Ag Speicherzellenfeld und Verfahren zu seiner Herstellung

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2954263B2 (ja) * 1990-03-22 1999-09-27 沖電気工業株式会社 半導体装置の製造方法
JP2720592B2 (ja) * 1990-09-25 1998-03-04 日本電気株式会社 半導体装置の製造方法
KR0166824B1 (ko) * 1995-12-19 1999-02-01 문정환 반도체 소자의 제조방법
US6017829A (en) 1997-04-01 2000-01-25 Micron Technology, Inc. Implanted conductor and methods of making
US5998294A (en) * 1998-04-29 1999-12-07 The United States Of America As Represented By The Secretary Of The Navy Method for forming improved electrical contacts on non-planar structures
US6187481B1 (en) 1998-08-20 2001-02-13 Micron Technology, Inc. Semiconductive material stencil mask and methods of manufacturing stencil masks from semiconductive material, utilizing different dopants
US6300017B1 (en) * 1998-08-20 2001-10-09 Micron Technology, Inc. Stencil masks and methods of manufacturing stencil masks
KR100905872B1 (ko) * 2007-08-24 2009-07-03 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성 방법
JP2017168698A (ja) * 2016-03-17 2017-09-21 東芝メモリ株式会社 半導体記憶装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2422120A1 (de) * 1973-06-29 1975-01-23 Ibm Verfahren zur herstellung einer halbleiteranordnung
US4693925A (en) * 1984-03-01 1987-09-15 Advanced Micro Devices, Inc. Integrated circuit structure having intermediate metal silicide layer

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54128668A (en) * 1978-03-30 1979-10-05 Toshiba Corp Manufacture for electronic component device
US4502206A (en) * 1983-11-18 1985-03-05 Rca Corporation Method of forming semiconductor contacts by implanting ions of neutral species at the interfacial region
JPS6246575A (ja) * 1985-08-23 1987-02-28 Sharp Corp 薄膜半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2422120A1 (de) * 1973-06-29 1975-01-23 Ibm Verfahren zur herstellung einer halbleiteranordnung
US4693925A (en) * 1984-03-01 1987-09-15 Advanced Micro Devices, Inc. Integrated circuit structure having intermediate metal silicide layer

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
JP 55-165681 (A). In: Patent Abstracts of Japan, Bd. 5, Nr. 44, (E-50), 24.3.1981 *
Kakumu, M. et.al.: Paspac with low contact resistance and high reliability in CMOS LSIs. In: Symposium on VLSI Technology, Digest of Technical Papers, 18.-21. Mai 1987, S. 77-78 *
Lindhard, J. et.al: Range Concepts and Heavy Ion Ranges. In: Mat.-Fys.Med., Dan. Vid. Selsk. 33, Nr. 14, 1963 *

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4110906A1 (de) * 1990-04-04 1991-10-17 Gold Star Electronics Verfahren zum herstellen von zellen mit zumindest einem selbstausgerichteten kondensatorkontakt und zellstruktur mit zumindest einem selbstausgerichteten kondensatorkontakt
DE4110906C2 (de) * 1990-04-04 1998-07-02 Gold Star Electronics Verfahren zum Herstellen von DRAM-Zellen mit zumindest einem selbstausgerichteten Kondensatorkontakt und Zellstruktur mit zumindest einem selbstausgerichteten Kondensatorkontakt
DE4331549A1 (de) * 1993-09-16 1995-04-13 Gold Star Electronics Verfahren zur Herstellung einer ULSI-Halbleitereinrichtung
DE10149199A1 (de) * 2001-10-05 2003-04-24 Infineon Technologies Ag Speicherzellenfeld und Verfahren zu seiner Herstellung
US6873000B2 (en) 2001-10-05 2005-03-29 Infineon Technologies Ag Storage cell field and method of producing the same
DE10149199B4 (de) * 2001-10-05 2006-05-18 Infineon Technologies Ag Speicherzellenfeld und Verfahren zu seiner Herstellung

Also Published As

Publication number Publication date
DE3841927C2 (de) 1991-11-21
JPH0750696B2 (ja) 1995-05-31
JPH01157522A (ja) 1989-06-20
KR920004175B1 (ko) 1992-05-30
US4906591A (en) 1990-03-06
KR890011033A (ko) 1989-08-12

Similar Documents

Publication Publication Date Title
DE3500528C2 (de) Verfahren zur Bildung eines Paares komplementärer MOS-Transistoren
DE2160427C3 (de)
DE3834241A1 (de) Halbleitereinrichtung
DE2809233A1 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE2928923C2 (de)
DE3525396A1 (de) Vertical mosfet und verfahren zu seiner herstellung
DE3916228A1 (de) Halbleiterspeichervorrichtung mit stapelkondensatorzellenstruktur und verfahren zu ihrer herstellung
DE2916098A1 (de) Verfahren zur herstellung einer halbleitervorrichtung
DE3116268C2 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE3930016C2 (de) Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung
DE3937502A1 (de) Halbleitervorrichtung mit einem feldabschirmelement und verfahren zu deren herstellung
CH661150A5 (de) Verfahren zum erzeugen einer schmalen nut in einem substratgebiet, insbesondere einem halbleitersubstratgebiet.
DE2933849A1 (de) Verfahren zur herstellung von halbleiteranordnungen
DE19520958C2 (de) Halbleitervorrichtung mit Wannenbereichen und Verfahren zur Herstellung der Halbleitervorrichtung
DE2605830A1 (de) Verfahren zur herstellung von halbleiterbauelementen
DE3841927C2 (de)
DE19517002C2 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE3109074C2 (de)
DE2453279C3 (de) Halbleiteranordnung
DE3543937C2 (de)
DE19542606C2 (de) MIS-Transistor mit einem Dreischicht-Einrichtungsisolationsfilm und Herstellungsverfahren
DE68917971T2 (de) Halbleitervorrichtung.
DE3927176C2 (de)
DE3688172T2 (de) Methode zur Herstellung einer logischen Matrix mit Polysilizium-Emitterkontakt und dadurch hergstelltes Bauelement.
DE3145101C2 (de) Verfahren zur Herstellung eines Halbleiterspeichers

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
D2 Grant after examination
8364 No opposition during term of opposition
8320 Willingness to grant licences declared (paragraph 23)
8339 Ceased/non-payment of the annual fee