DE2809233A1 - Halbleitervorrichtung und verfahren zu ihrer herstellung - Google Patents

Halbleitervorrichtung und verfahren zu ihrer herstellung

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DE2809233A1 DE19782809233 DE2809233A DE2809233A1 DE 2809233 A1 DE2809233 A1 DE 2809233A1 DE 19782809233 DE19782809233 DE 19782809233 DE 2809233 A DE2809233 A DE 2809233A DE 2809233 A1 DE2809233 A1 DE 2809233A1
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Description

BESCHREIBUNG
Die Erfindung bezieht sich auf eine hochintegrierte Halbleitervorrichtung und ein Verfahren zu ihrer Herstellung. Im speziellen richtet sie sich auf eine Halbleitervorrichtung, welche wenigstens zwei Halbleiter-Schaltkreiselemente umfaßt, die in oder auf einem Halbleitersubstrat ausgebildet sind und bei welchen Elektroden eine Mehrebenenstruktur bilden, sowie ein Verfahren zur Herstellung dieser Vorrichtung. Im einzelnen richtet sie sich auf einen Halbleiterspeicher mit Speicherelementen, von denen jedes ein Ladungsspeicherelement aus einem Kondensator, welcher eine durch den Feldeffekt erzeugte Inversionsschicht ausnützt, und einen Feldeffekttransistor (FET), der zur Steuerung der Ladungsumsetzung in den und aus dem Kondensator dient, umfaßt, sowie ein Verfahren zur Herstellung des Halbleiterspeichers.
Integrierte Halbleiterschaltungen, die Feldeffektelemente als die grundlegenden Bestandteile verwenden, haben hinsichtlich des Integrationsausmaßes und der Leistungsfähigkeit der Schaltung dank der Entwicklung der Selbstausrichtungstechnik in der FET-Herstellung, die beispielsweise polykristallines Silizium als Gate-Elektrode verwendet, rasche Fortschritte gemacht. In den letzten Jahren wurde die Technik entwickelt, nach der eine integrierte Schaltung mit einer Zweiebenen-Gateelektrode erzeugt wird, bei welcher eine zweite Gate-Elektrode über einer ersten Gate-Elektrode angeordnet ist, und der Fortschritt hat sich weiter beschleunigt. Beispielsweise ist es nun möglich, einen Random-Access-Speicher (RAM) von 16 Kbit auf einer einzigen Halbleiter-Wafer zu integrieren.
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Ein Beispiel für den Aufbau eines solchen Speichers ist etwa in "The Hi-C RAM Cell Concept" von A.F. Tasch, Jr., P.K. Chatterjee, H-S, Fu, und T.C. Halloway, veröffentlicht in Technical Digest of International Electron Devices Meeting in 1977, S. 287 bis 290 beschrieben. Bei dem Speicher mit den Mehrebenen-Gateeleictroden sind Isolationszwischenschichten zwischen der ersten und der zweiten Gate-Elektrode und auf den betreffenden Gate-Elektroden vorgesehen. Ferner sind entsprechende öffnungen in den Isolationsschichten auf den betreffenden Gate-Elektroden ausgebildet, wobei in diesen öffnungen Verbindungsleiter so angeordnet sind, daß es zu einer Verbindung zu den Gate-Elektroden kommt. Im Stand der Technik werden diese öffnungen gleichzeitig durch Ätzen vorgesehen, wobei die Dicken der zu ätzenden und zu entfernenden Isolationsschichten für die einzelnen Öffnungen unterschiedlich sind. Dementsprechend haben die gebildeten öffnungen verschiedene Größen, wobei eine gewisse öffnung zu groß und eine andere öffnung zu klein ist. Darüber hinaus ist es schwierig, die Größe der öffnungen so zu steuern, daß sich eine ganz bestimmte ergibt. Im Stand der Technik erweist sich daher die Herstellung als schwierig.
Obige Probleme gelten nicht nur für eine Halbleitervorrichtung mit FET-Elementen einer Mehrebenen-Gate-Struktur, sondern auch allgemein für Halbleitervorrichtungen, welche eine Vielzahl von Halbleiter-Schaltkreiselementen in oder auf einem Halbleitersubstrat aufweisen, und bei welchen wenigstens Teile der Elektroden der betreffenden Schaltkreiselemente eine Mehrebenenstruktur aufweisen, und auch für das Verfahren zur Herstellung dieser Vorrichtungen.
Dementsprechend schafft die Erfindung eine hochintegrierte und leicht herzustellende Halbleitervorrichtung sowie ein Verfahren zu ihrer Herstellung.
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Ferner schafft die Erfindung eine hochintegrierte und leicht herzustellende Halbleitervorrichtung, welche wenigstens zwei Halbleiterschaltkreiselemente aufweist, die in oder auf einem Halbleitersubstrat ausgebildet sind und bei denen wenigstens Teile der Elektroden der betreffenden Schaltkreiselemente eine Mehrebenenstruktur aufweisen, sowie ein Verfahren zur Herstellung dieser Halbleitervorrichtung.
Schließlich schafft die Erfindung eine hochintegrierte und leicht herzustellende Halbleiter-Speichervorrichtung sowie ein Verfahren zur Herstellung derselben.
Hierzu wird gemäß der Erfindung eine erste Isolationszwischenschicht auf einer darunter liegenden ersten Elektrode ausgebildet, die erste Isolationszwischenschicht mit einer Öffnung an einer bestimmten Stelle, an der ein Verbindungsleiter und die erste Elektrode verbunden werden sollen, versehen, und eine leitende Schicht als Hilfsverbindung in der öffnung begraben. Eine zweite Elektrode wird so angeordnet, daß wenigstens ein Teil dieser zweiten Elektrode über einem Teil der ersten Isolationszwischenschicht, mit Ausnahme an der öffnung, liegt. Eine zweite Isolationszwischenschicht wird auf der zweiten Elektrode angeordnet. Eine dritte Isolationszwischenschicht wird auf der die Hilfsverbindung bildenden leitenden Schicht angeordnet. Die zweite und die dritte Isolationszwischenschicht werden mit öffnungen versehen, in welchen ein erster bzw. ein zweiter Verbindungsleiter so begraben werden, daß der erste Verbindungsleiter mit der zweiten Elektrode und der zweite Verbindungsleiter mit der ersten Elektrode über die leitende Hilfsverbindungsschicht verbunden werden.
Im folgenden werden bevorzugte Ausführungsformen der Erfindung in Verbindung mit der beigefügten Zeichnung im einzelnen beschrieben. Auf dieser ist bzw. sind
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Fig. 1 eine Schnittansicht einer bekannten Halbleitervorrichtung /
Fig. 2 eine Schnittansicht einer weiteren, früheren Halbleitervorrichtung und
5
Fign. 3A Schnittansichten einer Halbleitervorrichtung gemäß
bis 3C der Erfindung in verschiedenen Stadien des erfindungsgemäßen Herstellungsverfahrens.
Fig. 1 ist eine Schnittansicht einer bekannten Halbleitervorrichtung .
In einem Substrat 1 sind eine Anzahl von Feldisolationsbereichen 2 ausgebildet. In einem zwischen zwei Feldisolationsbereichen 2 liegenden Bereich sind ausgebildet (1) ein Kondensator, welcher aus einer ersten Gate-Isolationsschicht 4a und einer ersten Gate-Elektrode 6a besteht, und (2) ein Feldeffekt-Schaltelement , welches aus einer zweiten Gate-Isolationsschicht 5a, einer zweiten Gate-Elektrode 7a und einer als Drain dienenden fremdstoffdiffundierten Schicht 3a besteht.
In einem anderen Bereich auf dem gleichen Substrat zwischen zwei Feldisolationsbereichen ist ausgebildet (3) ein FET, welcher aus einer dritten Gate-Isolationsschicht 4b, einer dritten Gate-Elektrode 6b, als Source dienenden fremdstoffdiffundierten Bereichen 3b, 3c, einer daran durch einen Kontaktabschnitt 12 angeschlossenen Ausleitelektrode 7b und einem als Drain dienenden fremdstoffdiffundierten Bereich 3d besteht.
8a und 8b bezeichnen über Gate-Elektroden liegende Isolationsschichten, die auf der ersten Gate-Elektrode 6a und der dritten Gate-Elektrode 6b angeordnet sind. Insbesondere isoliert Isolationsschicht 8a die erste Gate-Elektrode 6a und die zweite Gate-Elektrode 7a voneinander. Bei 10a, 10b und 10c sind Verbindungsleiter gezeigt, welche mit der
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zweiten Gate-Elektrode 7a, der ersten Gate-Elektrode 6a bzw. dem fremdstoffdiffundierten Bereich 3d verbunden sind. Isolations schichten 9a, 9b, 9c und 9d dienen der Isolation der Verbindungsleiter 10a, 10b und 10c von den Gate-Elektroden 7a, 6a und 6b, den fremdstoffdiffundierten Bereichen 3a, 3b, 3c und der Ausleitelektrode 7b in Gebieten, die nicht Kontaktbereiche 11a, 11b und 11c sind.
Der in obiger Weise aufgebaute Kondensator bildet eine auf dem Feldeffekt basierende Inversionsschicht in einem Oberflächenabschnitt des Halbleiters direkt unter der ersten Gate-Isolationsschicht 4a und speichert Ladungen darin. Das Feldeffekt-Schaltelement steuert den Ladungstransfer zwischen der Drain 3a und der Inversionsschicht in Abhängigkeit von einer Spannung, die an die zweite Gate-Elektrode 7a gelegt wird. Damit ergibt sich eine aus dem Kondensator und dem Schaltelement bestehende Speicherzelle.
Der FET, zu dem die dritte Gate-Elektrode 6b gehört, ist auf dem gleichen Substrat ausgebildet wie die Speicherzelle. Er steht für einen FET innerhalb einer peripheren Schaltung für die Speicherzelle.
Bei einem solchen Halbleiterspeicher sind zur Verbindung der Verbindungsleiter 10a und 10b mit der zweiten Gate-Elektrode 7a bzw. ersten Gate-Elektrode 6b die Isolationsschichten 9a, 9b und 9c und die Isolationsschicht 8a mit durch sie hindurch gehenden öffnungen in den Kontaktbereichen 11a und 11b versehen. Die Bildung dieser öffnungen geschieht in der im folgenden angegebenen Weise. Die erste Gate-Elektrode 6a, die erste Isloationsschicht 8a und die zweite Gate-Elektrode 7a werden aufeinanderfolgend gebildet.Ferner wird darauf eine Isolationsschicht, welche die Isolationsschichten 9a, 9b und 9c enthält, ausgebildet. Danach wird eine Schicht der Isolationsschicht, welche die Isolationsschichten 9a und 9b enthält, im Kontaktbereich 11a photogeätzt, während zwei
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Schichten, die aus der Isolationsschicht, welche die Isolationsschicht 8a enthält, und der Isolationsschicht, welche die Isolationsschicht 9c enthält, bestehen, im Kontaktbereich 11b photogeätzt werden. Auf diese Weise werden durch das Photoätzen bestimmte öffnungen ausgebildet. Bei einem solchen bekannten Aufbau sind jedoch die zu ätzende Isolationsschicht bzw. -schichten in den Kontaktbereichen 11a und 11b unterschiedlich dick, so daß die Größe der in den Kontaktbereichen 11a und 11b geätzten öffnungen unterschiedlich wird. Im einzelnen heißt dies, daß, wenn die Ätzung in dem Bestreben ausgeführt wird, eine öffnung einer bestimmten Größe im Kontaktbereich 11b auszubilden, eine öffnung, die größer als erforderlich ist, im Kontaktbereich 11a entsteht. Dementsprechen muß dem Kontaktbereich 11a eine platzverschwenderisch große Fläche zubemessen werden, so daß die Integrationsdichte des Speichers sinkt.
Fig. 2 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einem älteren Vorschlag der Anmelderin (am Prioritätstag unveröffentlichte japanische Patentanmeldung Nr. 51-77827), der zur Überwindung der Probleme der bekannten Vorrichtung entwickelt wurde.
Der Aufbau der Fig. 2 unterscheidet sich von demjenigen der Fig. 1 in den Kontaktbereichen 11a und 11b. Gleiche Bezugszeichen in den Fign. 1 und 2 bezeichnen gleiche Teile.
Nach Ausbildung der Gate-Elektroden 6a und 6b wird darauf eine erste Isolationsschicht, welche die Isolationsschichten 8a und 8b enthält, ausgebildet. Die erste Isolationsschicht wird durch Photoätzen so weiter behandelt, daß die dargestellten. Abschnitte 6a, 6b und ein im Kontaktbereich 11b liegender Teil stehenbleiben und die anderen Teile entfernt werden. Danach wird die zweite Gate-Isolationsschicht 5a ausgebildet. Danach wird die im Kontaktbereich 11b liegende erste Isolationsschicht entfernt, wonach eine leitende Schicht zur
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Bildung der zweiten Gate-Elektrode 7a über der gesamten Fläche ausgebildet wird. Die leitende Schicht wird durch Photoätzen so behandelt, daß die zweite Gate-Elektrode 7a und die Ausleitelektrode 7b, wie in der Figur gezeigt, stehenbleiben. Auf der sich ergebenden Struktur wird eine Isolationsschicht für die Bildung der Isolationsschichten 9a, 9b, 9c und 9d ausgebildet. Danach werden diejenigen Teile der Isolationsschicht, die den Kontaktbereichen 11a, 11b und 11c entsprechen, durch Photoätzen entfernt.
0 Bei diesem älteren Vorschlag sind die zur Bildung der Öffnungen zu entfernenden Dicken der Isolationsschicht in den Kontaktbereichen 11a und 11b gleich. Dementsprechend tritt das Problem der bekannten Vorrichtung gemäß Fig. 1 nicht auf. Ferner kann das Vorsehen der öffnung in der ersten Isolationsschicht im Kontaktbereich 11b gleichzeitig mit dem Entfernen einer Isolationsschicht, die auf dem Substrat im Kontaktbereich 12 vorliegt, geschehen, und es erhöht weder die Anzahl der erforderlichen Masken noch die Anzahl der erforderlichen Verfahrensschritt.
In der Regel wird jedoch ein identisches leitendes Material, beispielsweise polykristallines Silizium, für die erste und die zweite Gate-Elektrode verwendet. Dementsprechend wird beim Ausbilden der zweiten Gate-Elektrode 7a die leitende Schicht aus dem gleichen Material wie die erste Gate-Elektrode 6a auf dieser Gate-Elektrode 6a im Kontaktbereich 11b aufgeschichtet, und beim Ätzen der übereinander geschichteten zwei Schichten muß das Ätzen so gesteuert werden, daß die Dicke der ursprünglichen einen Schicht hergestellt wird. Es ist in der Regel äußerst schwierig, eine solche Ätztiefe präzise zu steuern. Daher wird die erste Gate-Elektrode 6a unnötig geätzt, wenn die zweite Gate-Elektrode 7a ausgebildet wird. Als Folge davon wird der Kontakt zwischen dem Verbindungsleiter 10b und der ersten
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Gate-Elektrode 6a im Kontaktbereich 11b schlecht, und dieser schlechte Kontakt verursacht eine Minderung der Fabrikationsausbeute oder eine Verschlechterung der Leistungsfähigkeit der Halbleitervorrichtung.
Wie soweit beschrieben, besteht sowohl bei der bekannten Ausführungsform als auch dem älteren Vorschlag das Problem einer Erniedrigung der Integrationsdichte, einer Verminderung der Fabrikationsausbeute oder der Verschlechterung der Leistungsfähigkeit der Halbleitervorrichtung.
Im folgenden wird die Erfindung anhand von Ausführungsformen beschrieben. Das Herstellungsverfahren wird dabei für ein p-Siliziumsubstrat als Halbleitersubstrat, einen n-Fremdstoff als Diffusionsfremdstoff bzw. Dotierung und entsprechend der n-Kanal-FET-Technik beschrieben. Natürlieh läßt sich die Erfindung auch unter Verwendung eines n-Halbleitersubstrats und eines p-Diffusions- bzw. Dotierungsstoffes ausführen. Dementsprechend werden beide Fälle zusammen allgemein durch die Begriffe erster Leitungstyp und zweiter Leitungstyp ausgedrückt.
Fig. 3A zeigt einen Aufbau im Zuge des Herstellungsverfahrens gemäß der Erfindung. Der Aufbau wird folgendermaßen hergestellt:
(1) Ein p-Siliziumsubstrat 1, in welchem Bor als p-Dotierung verwendet wird, wird hergestellt.
(2) Eine Anzahl von Oxid-Feldisolationsbereichen 2 wird auf dem p-Siliziumsubstrat 1 ausgebildet. Hierzu wird die bekannte LOCOS-Technik (lokale Oxidation von Silizium) herangezogen. Das heißt, Siliziumnitrid (Si3N4) wird chemisch auf die Oberfläche des p-Siliziumsubstrats 1 aufgedampft, in den Bereichen, in welchen ein Feldoxid ausgebildet werden soll, mit Hilfe der Photoätztechnik entfernt und das sich ergebende Substrat bei ungefähr 1 273 K in nasser Sauerstoff atmosphäre thermisch oxidiert. Nachdem die Feldisola-
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tionsbereiche 2 auf diese Weise gebildet sind, wird das verbleibende Siliziumnitrid entfernt.
(3). Nachfolgend wird eine erste Isolationsschicht zur Bildung einer ersten Gate-Isolationsschicht 4a und einer dritten Gate-Isolationsschicht 4b über der gesamten Fläche des Siliziumsubstrats 1 ausgebildet. Die erste Isolationsschicht wird durch Aufwachsen oder Abscheidung auf dem Siliziumsubstrat 1 ausgebildet, Sie hat eine Dicke von ungefähr 20 bis 100 nm und kann beispielsweise aus SiIiziumdioxid (SiC^) bestehen. Das Siliziumdioxid wird aufgewachsen, indem das Siliziumsubstrat 1 in trockener Sauerstoff atmosphäre gehalten und die Siliziumsubstratoberfläche bei 1 273 K thermisch oxidiert wird.
(4) Eine erste leitende Schicht zur Bildung einer ersten Gate-Elektrode 6a und dritten Gate-Elektrode 6b wird über der gesamten Fläche der ersten Isolationsschicht ausgebildet. Die erste leitende Schicht hat eine Dicke von ungefähr 150 bis 500 nm und ist beispielsweise als poly-
kristalline Siliziumschicht aufgebaut. Im einzelnen wird die polykristalline Siliziumschicht nach ihrer Bildung durch chemische Gasphasenabscheidung mit einem n-Fremdstoff, wie etwa Arsen, Phosphor oder Antimon (Phosphor ist wünschenswert), in herkömmlicher Technik dotiert. Ferner wird unter Verwendung der Technik der Dotierung eines Phosphorylchlorids (POCI3) die polycristalline Siliziumschicht mit Phosphor durch Diffusion dotiert. Um dieser Schicht η-Leitung zu verleihen, wird sie auf ungefähr 1 143 K erhitzt. Danach wird auf der Oberfläche verbleibendes Phosphorylchlorid (POCI3) durch Photoätzung in einer gepufferten Flußsäurelösung entfernt.
(5) Eine zweite Isolationsschicht zur Bildung einer ersten Isolationszwischenschicht 8a und einer dritten Isolationszwischenschicht 8b wird auf der ersten leitenden Schicht
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ausgebildet. Die zweite Isolationsschicht kann eine Phosphorsilikatgas schicht, eine Siliziumdioxid (SiC^)-Schicht, eine Siliziumnitrid (S13N4)-Schicht oder eine Aluminiumoxid (AI2O3) Schicht sein. Beispielsweise wird die Phosphorsilikatglasschicht mit einer Dicke von ungefähr 50 bis 500 nm durch chemische Gasphasenabscheidung in einer gemischten Gasatmosphäre aus Stickstoff, Sauerstoff, Phosphin (PH3) und Silan (SXH4) gebildet. Andererseits wird die Siliziumdioxidschicht mit einer Dicke von 50 bis 500 nm so gebildet, daß nach der Bildung der ersten leitenden Schicht aus polykristallinem Silizium geraäß Verfahrens schritt (4) das polykristalline Silizium thermisch oxidiert wird. Das Verfahren dieser thermischen Oxidation ist das gleiche wie in Verfahrensschritt (3) .
(6} Die erste Isolationsschicht, die erste leitende Schicht und die zweite Isolationsschicht werden so entfernt, daß die erste und dritte Gate-Isolationsschicht 4a und 4b, die erste und dritte Gate-Elektrode 6a und 6b sowie die erste und dritte Isolationszwischenschicht 8a und 8b stehenbleiben.
Im einzelnen wird hierzu der durch den Verfahrensschritt (5} gebildete Aufbau über die gesamte Oberfläche mit Photoresist bedeckt und durch eine bestimmte Maske belichtet. Danach wird die erste Isolationsschicht mit Ausnahme der ersten und dritten Isolationszwischenschicht 8a und 8b in einer gepufferten Flußsäurelösung geätzt und entfernt. Danach wird der sich ergebende Aufbau einer Ätzung in einer gemischten Lösung, bestehend aus Plußsäure und Salpetersäure, oder in einem Plasma einer Preongas (CF4)-Atmosphäre unterworfen. Die Isolationszwischenschichten 8a und 8b fungieren dabei als Masken, so daß die erste und die dritte Gate-Elektrode 6a und 6b in der ersten leitenden Schicht übrig bleiben und die anderen Teile der leitenden Schicht entfernt werden. Der sich ergebende Aufbau wird einer Ätzung
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in einer gepufferten Flußsäurelösung unterworfen. Dabei fungieren die Isolationszwischenschichten 8a und 8b wiederum als Masken, so daß die erste und dritte Gate-Isolationsschicht 4a und 4b ungeätzt bleiben. Der andere Teil der Isolationsschicht wird entfernt.
(7) Nachfolgend wird eine dritte Isolationsschicht, die die Teile 5a, 5b und 5c enthält, auf denjenigen Teilen der Halbleiteroberfläche ausgebildet, die nicht mit der ersten und dritten Gate-Isolationsschicht 4a und 4b bedeckt sind.
Die dritte Isolationsschicht besteht aus Siliziumdioxid mit einer Dicke von ungefähr 20 bis 100 nm, welches durch thermische Oxidation des Halbleitersubstrats nach der gleichen Technik wie für die erste Gate-Isolationsschicht gewonnen ist. Dabei wird Siliziumdioxid, welches durch Oxidation der ersten und dritten Gate-Elektrode 6a und 6b gebildet wird, auf den Seitenflächen der Gate-Elektroden abgesetzt.
Mit diesen Verfahrensschritten ergibt sich der in Fig. 3A gezeigte Aufbau. Ein Aufbau gemäß Fig. 3B ergibt sich, indem der Aufbau der Fig. 3A den folgenden Verfahrensschritten unterworfen wird:
(8) Es werden derjenige Teil der ersten Isolationszwischenschicht 8a, welcher einem Kontaktbereich 11b der ersten Gate-Elektrode 6a entspricht, und derjenige Teil der dritten Isolationsschicht 5b, welcher einem Ausleitbereich 12 für eine Source-Elektrode entspricht, entfernt.
Die Entfernung dieser zwei Teile kann in getrennten Verfahrensschritten ausgeführt werden, sie ist aber auch in einem Verfahrensschritt möglich. Im einzelnen wird die Oberfläche des Aufbaus gemäß Fig. 3A mit Photoresist abgedeckt und die erste Isolationszwischenschicht 8a und die dritte Isolationsschicht gemäß der Photoätztechnik geätzt
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und an Teilen entfernt, die dem Kontaktbereich 11b und dem Source- (oder Drain-)Ausleitbereich 12 eines FET entsprechen. Im Kontaktbereich 11b wird eine erste öffnung für einen Kontakt in einer Weise vorgesehen, daß sie die erste Isolationszwischenschicht 8a durchdringt. Als Ätzmittel wird dabei eine gepufferte Flußsäurelösung verwendet.
(9) Eine zweite leitende Schicht wird über der gesamten Oberfläche des nach dem Verfahrensschritt (8) gebildeten Aufbaus ausgebildet. Die zweite leitende Schicht kann in ähnlicher Weise wie die erste leitende Schicht ausgebildet werden und beispielsweise aus polykristallinem Silizium bestehen. Als Ergebnis wird ein Teil der zweiten leitenden Schicht in der ersten öffnung begraben und kontaktiert mit der ersten Gate-Elektrode 6a.
(10) Derjenige Teil der zweiten leitenden Schicht, welcher nicht ein Teil einer zweiten Gate-Elektrode 7a, nicht ein Teil einer Source-(oder Drain-)Ausleitelektrode 7b des perlpheren FET und nicht der in der ersten öffnung im Kontaktbereich 11b begrabene Teil 7c ist, wird nach der Photoätztechnik entfernt. Dabei wird eine ähnliche Lösung wie zum Ätzen der ersten Gate-Elektrode 6a im Verfahrensschritt (6) als Ätzmittel verwendet. Der Teil 7c liegt teilweise über der ersten Isolationszwischenschicht 8a und ist teilweise in der ersten öffnung begraben und kontaktiert mit der ersten Gate-Elektrode 6a.
Auf diese Weise ergibt sich derin Fig. 3B gezeigte Aufbau.
Es ist das Wesensmerkmal der Erfindung, den Teil 7c begraben in der ersten öffnung auszubilden. Dieser Teil 7c ist eine leitende Hilfsverbindungsschicht zur Verbindung eines Verbindungsleiters mit der ersten Gate-Elektrode 6a.
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Wie aus dem oben beschriebenen Verfahren ersichtlich ist, kann die leitende Hilfsverbindungsschicht 7c aus dem gleichen Material wie die zweite Gate-Elektrode 7a, beispielsweise aus polykristallinem Silizium, und gleichzeitig mit der zweiten Gate-Elektrode 7a gebildet sein.
Natürlich kann der Teil 7c auch in einem eigenen Verfahrensschritt und mit einem von demjenigen der zweiten Gate-Elektrode 7a verschiedenen Material gebildet sein, die gleichzeitige Ausbildung mit dem gleichen Material ist aber insofern vorteilhaft, als weder die Anzahl der zu verwendenden Photomasken noch die Anzahl der Herstellungsschritte erhöht wird. Da die leitende Hilfsverbindungsschicht 7c aus dem gleichen Material ausgebildet werden kann wie die erste Gate-Elektrode 6a, können ferner beide in perfekter Weise miteinander verbunden werden.
Der in Fig. 3B gezeigte Aufbau wird den unten wiedergegebenen Verfahrensschritten unterworfen und damit in den in Fig. 3C gezeigten Aufbau überführt. (11) Fremdstoffdiffundierte Schichten 3a, 3b, 3c und 3d, die Sources oder Drains werden sollen, werden unter der Halbleitersubstratoberfläche in der Umgebung der zweiten Gate-Elektrode 7a und in der Umgebung der dritten Gate-Elektrode 6b ausgebildet.
Zu diesem Zweck wird der Aufbau der Fig. 3B zur Ätzung und Entfernung freiliegender Teile der dritten Isolationsschicht in eine gepufferte Flußsäurelösung gelegt.
Danach wird zur Bildung der fremdstoffdiffundierten Schichten 3a, 3c und 3d ein n-Fremdstoff, etwa Phosphor, von der freiliegenden Siliziumoberfläche her in thermischer Diffusionstechnik eindiffundiert. Dabei wird der n-Fremdstof f, der im Source- (oder Drain-)Ausleitelektrodenteil 7b enthalten ist, in das Siliziumsubstrat unter dem Source-
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(oder Drain-)Ausleitelektrodenteil 7b thermisch eindiffundiert. Folglich wird auch der fremdstoffdiffundierte Bereich 3b unter dem Source- (oder Drain-)Elektrodenausleitteil 7b ausgebildet. Er wird zu einem Stück mit der diffundierten Schicht 3c um die dritte Gate-Elektrode 6b des peripheren FET,so daß ein kontinuierlicher fremdstoffdiffundierter Bereich gebildet wird. Die eine Einheit bildenden fremdstoffdiffundierten Bereich? bei 3b und 3c fungieren als Source (oder Drain) des FET, während die fremdstoffdiffundierte Schicht 3d als seine Drain (oder Source) fungiert.
Ferner fungiert die fremdstoffdiffundierte Schicht 3a, die in der Umgebung der Oberfläche des Siliziumsubstrats 1 zwischen dem Oxid-Feldisolationsbereich 2 und der zweiten Gate-Elektrode 7a im Speicherzellenabschnitt durch einen thermischen Diffusionsprozeß ausgebildet ist, als Source (oder Drain) eines Feldeffekt-Schaltelements.
In obigem Verfahrensschritt wurde die Technik thermischer Diffusion zur Ausbildung der diffundierten Schichten 3a, 3b, 3c und 3d herangezogen, es ist aber auch möglich, die Ionenimplantationstechnik heranzuziehen. Im einzelnen wird hierbei ein n-Fremdstoff, wie etwa Phosphor, in die Oberfläche des in Fig. 3B gezeigten Aufbaus ionenimplantiert. Als Ergebnis wird der Fremdstoff in diejenigen Bereiche der Oberfläche des Halbleitersubstrats 1 implantiert, die nicht mit der ersten, zweiten oder dritten Gate-Elektrode 6a, 7a und 6b, der Source- (oder Drain-)Ausleitelektrode 7b oder dem Feldisolationsbereich 2 bedeckt sind. In den Teilen der Halbleiteroberfläche, die mit den Isolationsschichten 5a, 5b und 5c bedeckt sind, wird durch diese Isolationsschichten hindurch der n-Fremdstoff ebenfalls implantiert. Danach wird zur Ausbildung der fremdstoffdiffundierten Schichten 3a, 3c und 3d eine Temperaturbehandlung durchgeführt. Bei
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dieser Temperaturbehandlung wird die fremdstoffdiffundierte Schicht 3b unter der Source- (oder Drain-)Ausleitelektrode 7b aus den gleichen Gründen, wie oben für den Fall der thermischen Diffusionstechnik beschrieben, ebenfalls gebildet. (12) Eine vierte Isolationsschicht wird auf dem durch den Verfahrensschritt (11) gewonnenen Aufbau ausgebildet. Diese Isolationsschicht wird aus Phosphorsilikatglas mit einer Dicke von 50 bis 500 nm nach der im Verfahrensschritt (5) erläuterten Methode ausgebildet.
(13) Die vierte Isolationsschicht wird mit einer zweiten, dritten bzw. vierten durchgehenden Öffnung in Kontaktbereichen 11a, 11b und 11c versehen, wobei Isolationsschichten 9a, 9b, 9c und 9d übrig bleiben. Hierzu wird die bekannte Photoätztechnik unter Verwendung einer gepufferten Flußsäurelösung herangezogen.
14) Verbindungsleiter 10a, 10b und 10c werden ausgebildet. Ein leitfähiges Material, beispielsweise Aluminium, wird in der zweiten, dritten und vierten Öffnung durch Aufdampfen so begraben, daß es mit den unter der vierten Isolationsschicht liegenden leitenden Schichten kontaktiert.
Der Verbindungsleiter 1Oa ist über die im Kontaktbereich 11a vorgesehene Öffnung mit der zweiten Gate-Elektrode 7a verbunden»
Der Verbindungsleiter 10b ist über die im Kontaktbereich 11b vorgesehene dritte Öffnung mit der leitenden Hilfsverbindungsschicht 7c verbunden. Die leitende Schicht 7c ist mit der ersten Gate-Elektrode 6a verbunden.
Der Verbindungsleiter 1Oc ist über die im Kontaktbereich 11c vorgesehene vierte Öffnung mit der fremdstoffdiffundierten Schicht 3d im Drain- (oder Source-)Abschnitt des peripheren FET verbunden.
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Der Teil der Isolationsschichten 9a und 9b, welcher auf der zweiten Gate-Elektrode 7a angeordnet ist, bildet eine zweite Isolationszwischenschicht zur Isolation des Verbindungsleiters 10a von der zweiten Gate-Elektrode 7a ausgenommen an der zweiten öffnung.
Der Teil der Isolationsschicht 9b, welcher auf der leitenden Hilfsverbindungsschicht 7c angeordnet ist, bildet eine dritte Isolationszwischenschicht zur Isolation des Verbindungsleiters 10b von der leitenden Hilfsverbindungsschicht 7c ausgenommen an der dritten öffnung.
Der Teil der Isolationsschichten 9c und 9d, welcher auf dem fremdstoffdiffundierten Bereich 3d angeordnet ist, bildet eine vierte Isolationszwischenschicht zur Isolation des Verbindungsleiters 10c vom fremdstoffdiffundierten Bereich 3d .ausgenommen an der vierten öffnung.
Damit ist die in Fig. 3C dargestellte erfindungsgemäße Halbleitervorrichtung hergestellt.
Bei dem oben beschriebenen Aufbau soll die Größe der in der zweiten Isolationszwischenschicht ausgebildeten und im Kontaktbereich 11b gelegenen öffnung wünschenswerter-"weise kleiner gehalten werden als die Größe der oberen Oberfläche der leitenden Hilfsverbindungsschicht 7c, so daß der Verbindungsleiter 10b mit einem Teil der oberen Oberfläche der leitenden Hilfsverbindungsschicht 7c verbunden werden kann.
Gemäß der beschriebenen Erfindung liegt im Kontaktbereich 11b die leitende Hilfsverbindungsschicht 7c zwischen der ersten Gate-Elektrode 6a und dem zweiten Verbindungsleiter 10b. Daher stellt sich das Problem des älteren Vorschlags gemäß Fig. 2, daß die Oberfläche der ersten Gate-Elektrode 6a während des Photoätzens der zweiten Gate-Elektrode 7a gleichzeitig entfernt wird, nicht.
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Ferner kann in den einzelnen Kontaktbereichen 11a, 1Tb und 11c die identische vierte Isolationsschicht bearbeitet werden. Deshalb ergibt sich das Problem des bekannten Aufbaus der Fig. T, daß die mit dieser Bearbeitung gewonnenen Größen der öffnungen voneinander verschieden werden r nicht. Da die zweite Isolationsschicht im Kontaktbereich 11b vorher entfernt wird, unterscheidet sich die Form dieses Kontaktbereichs nicht von demjenigen der anderen Kontaktbereiche, selbst wenn Isolatoren mit unterschiedlichen Eigenschaften, beispielsweise Phosphorsilikatglasfilme mit verschiedenen Konzentrationen von Phosphor, oder ganz unterschiedliche Isolationsschichten, beispielsweise eine Siliziumnitridschicht und eine Phosphorsilikatglasschicht, für die zweite Isolationsschicht und die dritte Isolationsschicht verwendet werden.
Die Erfindung beschränkt sich nicht auf obige Ausführungsformen sondern umfaßt im Rahmen der Ansprüche weitere Abwandlungen.
Obwohl beispielsweise bei obiger Ausführungsform die dritte Gate-Elektrode 6b im gleichen Verfahrensschritt und mit dem gleichen leitfähigen Material wie die erste Gate-Elektrode 6a ausgebildet wird, ist es auch erfolgreich, die dritte Gate-Elektrode 6b im gleichen Verfahrensschritt und mi der gleichen leitenden Schicht wie die zweite Gate-Elektrode 7a auszubilden.
Ferner kann die dritte Isolationsschicht, die die Teile 5a, 5b, 5c enthält, im gleichen Verfahrensschritt und aus dem gleichen Isolationsitvaterial wie die erste und zweite Isolationszwischenschicht 8a und 8b ausgebildet sein.
Bei der vorstehenden Ausführungsform wurden die integrierten Halbleiterschaltungen, die die Gate-Elektroden mit einer Zweiebenenstruktur haben, als Beispiel genommen. Die Erfindung beschränkt sich jedoch nicht darauf, sondern ist gleichermaßen anwendbar auf einen Fall, wo die Anzahl der Schichten der Gate-Elektroden noch weiter erhöht ist.
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Claims (28)

  1. PATENTANWÄLTE
    SCHIFF ν. FÜNER STREHL SCHÜ BEL-HOPF EBBINGHAUS FINCK
    MARIAHILFPLATZ 2 & 3, MÖNCHEN 90 ^ 8 0 9 2 3
    POSTADRESSE: POSTFACH 95 O1 6O, D-800O MÖNCHEN 95
    HITACHI, LTD. 3. März 1978
    DA-5577
    Halbleitervorrichtung und Verfahren zu ihrer
    Herstellung
    PATENTANSPRÜCHE
    Verfahren zur Herstellung einer Halbleitervorrichtung mit wenigstens zwei Halbleiterschaltkreiselementen, gekennzeichnet durch
    (a) das Bilden eines Halbleitersubstrats eines ersten Leitungstyps, welches einen hinsichtlich eines ersten Leitungstyps aktiven Fremdstoff enthält,
    (b) das Bilden eines ersten Halbleiterschaltkreiselements in oder auf dem Halbleitersubstrat, wobei hierbei eine erste Elektrode aus einer ersten leitenden Schicht auf dem HaIbleitersubstrat und eine erste Isolationszwischenschicht auf der ersten Elektrode ausgebildet werden,
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    ORiGINAL INSPECTED
    (c) das Vorsehen einer ersten durchgehenden Öffnung in einem ersten Teil der ersten Isolationszwischenschicht,
    (d) das Bilden eines zweiten Halbleiterschaltkreiselements in oder auf dem Halbleitersubstrat, wobei hierbei eine zweite Elektrode aus einer zweiten leitenden Schicht so gebildet wird, daß wenigstens ein erster Teil von ihr über einem vom ersten Teil der Isolationszwischenschicht verschiedenen zweiten Teil derselben zu liegen kommt,
    (e) das Begraben einer leitenden Hilfsverbindungsschicht in die erste öffnung in einer Weise, daß sie mit der ersten Elektrode kontaktiert und von der zweiten Elektrode isoliert ist,
    (f) das Bilden einer zweiten Isolationszwischenschicht auf der zweiten Elektrode,
    (g) das Bilden einer dritten Isolationszwischenschicht auf der leitenden Hilfsverbindungsschicht,
    (h) das Bilden einer zweiten durchgehenden öffnung in der zweiten Isolationszwischenschicht,
    (i) das Bilden einer dritten durchgehenden öffnung in der dritten Isolationszwischenschicht,
    (j) das Füllen der zweiten öffnung mit einem ersten Verbindungsleiter in einer Weise, daß er mit der zweiten Elektrode kontaktiert und
    (k) das Füllen der dritten Öffnung mit einem zweiten Verbindungsleiter in einer Weise, daß er mit der leitenden Hilfsverbindungsschicht kontaktiert.
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  2. 2. Verfahren nach Anspruch 1, dadurch· gekennzeichnet, daß die zweite Elektrode und die leitende Hilfsverbindungsschicht aus dem gleichen leitfähigen Material und gleichzeitig im gleichen Verfahrensschritt hergestellt werden.
  3. 3. Verfahren nach Anspruch 1, dadurch gekennzeichnet , daß die zweite und dritte Isolationszwischenschicht aus dem gleichen Isolator und gleichzeitig im gleichen Verfahrensschritt hergestellt werden,
  4. 4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die zweite und dritte Öffnung gleichzeitig im gleichen Verfahrensschritt hergestellt werden.
  5. 5. Verfahren nach Anspruch 2, dadurch gekennzeichnet , daß der erste und zweite Verbindungsleiter aus dem gleichen leitfähigen Material und gleichzeitig im gleichen Verfahrensschritt hergestellt werden.
  6. 6. Verfahren nach Anspruch 1, dadurch gekennzeichnet , daß die erste Elektrode und die leitende Hilfsverbindungsschicht aus dem gleichen leitfähigen Material hergestellt werden.
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  7. 7. Verfahren nach Anspruch 1, dadurch gekennzeichnet , daß das Bilden des ersten Halbleiterschaltkreiselements das Bilden eines ersten Feldeffekt-Schaltkreiselements ist, wobei eine erste Gate-Isolationsschicht auf einem ersten Teil einer Oberfläche des Substrats, eine erste Gate-Elektrode auf der ersten Gate-Isolationsschicht und eine erste Isolationszwischenschicht auf der Gate-Elektrode gebildet werden; und daß das Bilden des zweiten Halbleiter-Schaltkreiselements das Bilden eines zweiten Feldeffekt-Schaltkreiselements ist, wobei eine zweite Gate-Isolationsschicht auf einem zweiten Teil der Substratoberfläche und eine zweite Gate-Elektrode so gebildet werden, daß ein erster Teil der zweiten Gate-Elektrode über der zweiten Gate-Isolationsschicht und ein zweiter Teil der Gate-Elektrode über einem zweiten Teil der ersten Isolationszwischenschicht liegt.
  8. 8. Verfahren nach Anspruch 7, dadurch gekennzeichnet , daß nach dem Ausbilden der ersten Öffnung die zweite Gate-Elektrode und die leitende Hilfsverbindungsschicht aus dem gleichen leitfähigen Material und gleichzeitig im gleichen Verfahrensschritt gebildet werden.
    809836/0844
  9. 9. Verfahren nach Anspruch 7, dadurch gekennzeichnet , daß die zweite und dritte Isolationszwischenschicht aus dem gleichen Isolator und gleichzeitig im gleichen Verfahrensschritt gebildet werden.
  10. 10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die zweite und dritte Öffnung gleichzeitig im gleichen Verfahrensschritt gebildet werden.
  11. 11. Verfahren nach Anspruch 8, dadurch gekennzeichnet , daß der erste und zweite Verbindungsleiter aus dem gleichen leitfähigen Material und gleichzeitig im gleichen Verfahrensschritt gebildet werden.
  12. 12. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die erste Gate-Elektrode und die leitende Hilfsverbindungsschicht aus dem gleichen leitfähigen Material gebildet werden.
  13. 13. Verfahren nach Anspruch 8, dadurch gekennzeichnet , daß die zweite Gate-Elektrode und die leitende Hilfsverbindungsschicht aus dem gleichen leitfähigen Material wie die erste Elektrode gebildet werden.
  14. 14. Verfahren nach Anspruch 8, dadurch gekennzeichnet , daß die zweite Gate-Elektrode und die leitende Hilfsverbindungsschicht aus polykristallinem Silizium gebildet werden.
  15. 15. Verfahren nach Anspruch 8, dadurch gekennzeichnet , daß die erste und zweite Gate-Elektrode und die leitende Hilfsverbindungsschicht aus polykristallinem Silizium gebildet werden.
  16. 16. Verfahren nach Anspruch 7, gekennzeichnet durch das Bilden eines dritten Feldeffekt-Schaltkreiselements, wobei dies
    (a) das Bilden einer dritten Gate-Isolationsschicht auf einem dritten Teil der Substratoberfläche,
    (b) das Bilden einer dritten Gate-Elektrode auf der dritten Gate-Isolations schicht,
    (c) das Bilden einer mit einem Source- oder Drain-Bereich zu verbindenden Ausleitelektrode auf einem vierten Teil der Substratoberfläche aus dem gleichen leitfähigen Material wie die leitende Hilfsverbindungsschicht und gleichzeitig mit dem Bilden der leitenden Hilfsverbindungsschicht und
    (d) das Bilden eines fremdstoffdiffundierten Bereichs eines zweiten Leitungstyps für einen Source- oder Drain-Bereich für das dritte Feldeffekt-Schaltkreiselement umfaßt.
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  17. 17. Verfahren nach Anspruch 16, dadurch gekennzeichnet / daß die dritte Gate-Elektrode, die zweite Gate-Elektrode und die leitende Hilfsverbindungsschicht aus dem gleichen Material und gleichzeitig im gleichen Verfahrensschritt gebildet werden.
  18. 18. Verfahren nach Anspruch 16, dadurch gekennzeichnet , daß eine Anzahl von Feldisolationsbereichen im Substrat zur Aufteilung der Substratoberfläche in eine Anzahl von Bereichen ausgebildet wird; daß das Bilden des ersten Feldeffekt-Schaltkreiselements das Bilden eines Feldeffekt-Kondensators, welcher eine im ersten Teil der Substratoberfläche ausgebildete Inversionsschicht zur Ladungsspeicherung ausnützt, ist, wobei die erste Gate-Isolationsschicht auf einem ersten Teil der Substratoberfläche, welcher zwischen einem Paar aneinander angrenzender Feldisolationsbereiche liegt, ausgebildet wird; daß das Bilden des zweiten Feldeffekt-Schaltkreiselements das Bilden eines Feldeffekt-Schaltelements zur Steuerung des Ladungstransfers in und aus dem Kondensator ist, wobei dabei (a) die zweite Gate-Isolationsschicht auf einem zweiten Teil der Substratoberfläche, der zwischen einer der zwei aneinander angrenzenden Feldisolationsbereiche und der ersten Gate-Isolationsschicht liegt und an die erste Gate-Isolationsschicht anschließt, gebildet wird, und
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    (b) die zweite Gate-Elektrode in einer Weise gebildet wird, daß sie sich über die zweite Gate-Isolationsschicht und über den zweiten Teil der ersten Isolationszwischenschicht verteilt; und
    daß das Bilden des dritten Feldeffekt-Schaltkreiselements das Bilden eines Feldeffekt-Transistors in einem Bereich, der kein Bereich zwischen dem Paar von Feldisolationsbereichen ist, ist.
  19. 19. ' Halbleitervorrichtung, gekennzeichnet durch
    (a) ein in einem Halbleitersubstrat (1) oder auf einer Oberfläche desselben ausgebildetes erstes Halbleiter-Schaltkreiselement, welches eine erste Elektrode, die auf der Substratoberfläche angeordnet ist und aus einer ersten leitenden Schicht besteht, und eine erste Isolationszwischenschicht (8a), die auf der ersten Elektrode angeordnet und mit einer sie an einem Teil durchsetzenden ersten Öffnung versehen ist, aufweist;
    (b) ein im Halbleitersubstrat oder auf der Oberfläche desselben ausgebildetes zweites Halbleiter-Schaltkreiselement, welches eine zweite Elektrode, die aus einer auf der Substratoberfläche angeordneten zweiten leitenden Schicht besteht, aufweist, wobei wenigstens ein Teil der zweiten Elektrode über der ersten Isolations-
    809836/0844
    _ 9 —
    zwischenschicht an einer von der ersten öffnung verschiedenen Stelle liegt;
    (c) eine auf der zweiten Elektrode angeordnete zweite Isolationszwischenschicht, welche eine zweite durchgehende öffnung an einer bestimmten Stelle aufweist,
    (d) einen ersten Verbindungsleiter (10a), welcher in der zweiten öffnung begraben ist und mit der zweiten Elektrode kontaktiert,
    (e) eine leitende Hilfsverbindungsschicht (7c), welche mit
    der ersten Elektrode kontaktiert und von der zweiten Elektrode elektrisch isoliert ist,
    (f) eine auf der ersten Isolationszwischenschicht angeordnete dritte Isolationszwischenschicht mit einer dritten Öffnung, und
    (g) einen in der dritten öffnung begrabenen und mit der leitenden Hilfsverbindungsschicht kontaktierenden zweiten Verbindungsleiter (10b), wobei der zweite Verbindungsleiter mit der leitenden Hilfsverbindungsschicht eine Einheit bildet und damit eine Verbindung für die erste Elektrode darstellt.
  20. 20. Halbleitervorrichtung nach Anspruch 19, dadurch gekennzeichnet , daß die leitende Hilfsverbindungsschicht (7c) und der zweite Verbindungsleiter (10b) aus verschiedenen leitfähigen Materialien hergestellt sind.
    809836/0844
  21. 21. Halbleitervorrichtung nach Anspruch 19, dadurch gekennzeichnet , daß der zweite Verbindungsleiter (10b) mit einem Teil einer oberen Oberfläche der leitenden Hilfsverbindungsschicht (7c) verbunden ist.
  22. 22. Halbleitervorrichtung nach Anspruch 19, dadurch gekennzeichnet , daß die erste Elektrode und die leitende Hilfsverbindungsschicht (7c) aus dem gleichen leitfähigen Material bestehen.
  23. 23. Halbleitervorrichtung nach Anspruch 22, dadurch gekennzeichnet , daß die zweite Elektrode und die leitende Hilfsverbindungsschicht (7c) aus dem gleichen leitfähigen Material bestehen.
  24. 24. Halbleitervorrichtung nach Anspruch 19, dadurch gekennzeichnet , daß das erste Halbleiter-Schaltkreiselement ein Kondensator ist, bei welchem die erste Elektrode eine parallel zur Oberfläche des HaIbleitersubstrats (1) angeordnete erste Gate-Elektrode (6a) ist, bei welchem eine erste Gate-Isolationsschicht (4a) zwischen der ersten Gate-Elektrode und der Substratoberfläche angeordnet ist und welcher eine Inversionsschicht zur Ladungsspeicherung in einem Teil der Halbleiteroberfläche unter der Gate-Isolationsschicht ausbildet, und
    809836/0344
    daß das zweite Halbleiter-Schaltkreiselement ein Feldeffekt-Schaltelement ist, bei welchem die zweite Elektrode eine zweite Gate-Elektrode (7a) ist, wobei ein erster Teil von ihr so angeordnet ist, daß er über dem Substrat anschliessend an die erste Gate-Elektrode liegt, und ein zweiter Teil auf einem Teil der ersten Gate-Elektrode angeordnet ist, und bei welchen sich ferner eine zweite Gate-Isolationsschicht (5a) zwischen dem ersten Teil der zweiten Gate-Elektrode und der HalbleiterSubstratoberfläche befindet, wobei das Feldeffekt-Schaltelement den Ladungstransfer in und aus dem Kondensator steuert.
  25. 25. Halbleitervorrichtung nach Anspruch 24, dadurch gekennzeichnet , daß die zweite Elektrode und die leitende Hilfsverbindungsschicht (7c) aus dem gleichen leitfähigen Material hergestellt sind. -
  26. 26. Halbleitervorrichtung nach Anspruch 25, dadurch gekennzeichnet , daß das leitfähige Material polykristallines Silizium ist.
  27. 27. Halbleitervorrichtung nach Anspruch 26, dadurch gekennzeichnet, daß die erste Elektrode und die leitende Hilfsverbindungsschicht (7c) aus dem gleichen leitfähigen Material hergestellt sind.
    309836/0844
  28. 28. Halbleitervorrichtung nach Anspruch 27, dadurch
    gekennzeichnet, daß das leitfähige Material polykristallines Silizium ist.
    809836/0844
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