DE3500528C2 - Verfahren zur Bildung eines Paares komplementärer MOS-Transistoren - Google Patents

Verfahren zur Bildung eines Paares komplementärer MOS-Transistoren

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Description

Die Erfindung betrifft ein Verfahren zur Bildung eines Paares komple­ mentärer MOS-Transistoren mit niedriger Schwellenspannung gemäß Oberbegriff des Anspruchs 1.
Ein derartiges Verfahren ist bekannt aus der EP 0 085 168 A2. Bei diesem Verfahren werden zwei Schichten aus polykristallinem Silizium verwendet, von denen die erste mittels einer Ionenimplantation dotiert wird, um sie als untere Kondensatorplatten geeignet zu machen. Die zweite Schicht aus polykristallinem Silizium wird für Gate-Elektroden und Leitungsverbindungen benutzt. Auf die zweite Schicht aus polykri­ stallinem Silizium wird eine Schicht aus metallischem Silizid aufge­ bracht, um einen geringeren Flächenwiderstand zu erhalten, als er durch die Schicht aus polykristallinem Silizium alleine entstünde.
Gate-Elektroden und Verbindungsleitungen aus einer Doppelschicht aus polykristallinem Silizium und darüber befindlichem metallischen Silizid herzustellen, um den spezifischen elektrischen Widerstand von Gate- Elektroden und Verbindungsleitungen herabzusetzen, ist auch bekannt aus IEEE Transactions on Electron Devises, Vol. ED-29, Nr. 4, 1982, Seiten 547-553. Auch in IBM TDB, Vol. 24, Nr. 7A, 1981, Seiten 3454-3457, ist ein Verfahren beschrieben, bei welchem oberhalb von polykristallinem Silizium metallisches Silizid abgelagert wird. Welchem Zweck dies dienen soll, ist in dieser Druckschrift nicht angegeben.
Aus dem Buch von G. Zimmer, CMOS-Technologie, Oldenbourg-Ver­ lag, München, Wien, 1982, Seiten 30-34, ist ein Verfahren zur Her­ stellung von CMOS-Transistoren bekannt, bei welchem Gate-Elektroden aus polykristallinem Silizium beim Implantieren von Drain- und Source- Dotierungen als Maskierung für den Kanal verwendet werden. Da diese Implantation für den P-Kanal-MOS-Transistor und für den N-Kanal- MOS-Transistor unterschiedlich sind, führt diese Implantationmethode zu einer entsprechenden unterschiedlichen Dotierung der polykristallinen Gate-Elektroden der beiden Transistoren. Aufgrund der hohen Dotierung des für die Gate-Elektroden verwendeten polykristallinen Siliziums kann dieses auch für die Verschaltung der Transistoren als zusätzliche Ver­ drahtungsebene benutzt werden. Zusätzlich führt diese Dotierung des polykristallinen Siliziums zu einer Absenkung der P-Kanal-Schwellen­ spannung. Über dem dotierten polykristallinen Silizium befindet sich Oxid. Durch dieses Oxid werden die Schichten aus unterschiedlich do­ tiertem polykristallinen Silizium voneinander und von über dem Oxid befindlichen Aluminiumleiterbahnen elektrisch isoliert.
Bei der Herstellung integrierter CMOS-Schaltungen mit Sili­ cium-Gate ist es schwierig, gleichzeitig eine niedrige Schwel­ lenspannung und einen kleinen Abstand zwischen den aktiven Zo­ nen von Drain und Source in beiden Transistoren des CMOS zu er­ zielen. Die beiden genannten Anforderungen sind für jeden Tran­ sistor wünschenswert, weil sie es erlauben, eine geringe Spei­ sespannung einzusetzen bzw. eine hohe Integrationsdichte und eine hohe Ansprechgeschwindigkeit zu erzielen.
Zur Erläuterung der Maßnahmen, die eingesetzt werden können, um Transistoren einer niedrigen Schwellenspannung zu erzeugen, wird die folgende Beziehung herangezogen, die beispielsweise auf Seite 333 des Buches "Physics and Technology of semiconduc­ tor devices" von A.S. Grove (Wiley-Verlag) zitiert ist und in Abhängigkeit von charakteristischen Parametern die Schwellen­ spannung eines MOS-Transistors ausdrückt:
In dieser Gleichung bezieht sich das Minuszeichen (-) auf einen Transistor mit P-Kanal, während sich das Pluszeichen (+) auf ei­ nen Transistor mit N-Kanal bezieht. Die Bedeutung der verwende­ ten Größen ist wie folgt:
VT = Schwellenspannung,
VFB = Flachbandspannung,
Φs = Oberflächenpotential des Substrates,
Ks = Relative Dielektrizitätskonstante von Silicium,
ε₀ = Dielektrizitätskonstante des Vakuums,
q = Ladung des Elektrons,
N = Konzentration des Dotierstoffes in der Zone, die den Transistor aufnimmt,
Co = auf die Oberflächeneinheit bezogene Kapazität des Gate-Dielektrikums.
Die Schwellenspannung VT ist bei Transistoren mit P-Kanal nega­ tiv und bei Transistoren mit N-Kanal positiv.
Die Schwellenspannung eines Transistors hängt von den drei Aus­ drücken ab, die im zweiten Glied der o.a. Gleichung erscheinen. Bei einem N-Kanal-Transistor einer üblichen CMOS-Vorrichtung ha­ ben die beiden Ausdrücke VFB und Φs entgegengesetztes Vorzei­ chen (VFB ist negativ und Φs ist positiv) und heben sich gegen­ seitig fast völlig auf, so daß die Schwellenspannung im wesent­ lichen von dem dritten Ausdruck abhängt, so daß durch dessen Va­ riation die Möglichkeit besteht, daß VT den gewünschten Wert an nimmt. Umgekehrt sind bei einem P-Kanal-Transistor der CMOS-Vor­ richtung die Ausdrücke VFB und Φs beide negativ und wird der dritte Ausdruck, der positiv ist, durch den negativen Wert über­ wogen, so daß alle drei Ausdrücke den Wert von VT in nicht ver­ nachlässigbarer Weise beeinflussen; wenn man nur den dritten Ausdruck beeinflußt, kann der absolute Wert von VT nicht unter­ halb von |VFB + Φs| sinken.
Um bei den nach dem Stand der Technik hergestellten CMOS-Vor­ richtungen den Wert der Schwellenspannung beider Transistoren zu verringern, wird der dritte Ausdruck verringert, insbesonde­ re durch Verringerung der Dotierstoffkonzentration N in der Zone, die den N-Kanal-Transistor und die den P-Kanal-Transistor aufnimmt. Da bei dem N-Kanal-Transistor VT hauptsächlich von dem dritten Ausdruck abhängt, genügt eine kleine Verringerung der Dotierstoffkonzentration N, um eine erhebliche Verringerung der Schwellenspannung zu erhalten. Umgekehrt muß bei einem P-Ka­ nal-Transistor die Dotierstoffkonzentration N merklich verrin­ gert werden, um eine fühlbare Erniedrigung von VT zu erzielen, wodurch sich jedoch ein Nachteil ergibt. Durch eine starke Ver­ ringerung der Dotierstoffkonzentration im Substrat des P-Ka­ nal-Transistors kann sich nämlich unter bestimmten Vorspannungs­ bedingungen von Drain und Source die Bildung eines stark leiten­ den Kanals auch für Gate-Spannungen ergeben die kleiner als die Schwellenspannung sind (sog. "punch-through"-Phänomen - Durchschlagphänomen), so daß die Möglichkeit zur Steuerung des Transistors verlorengeht. Dieser Nachteil wird durch Erhöhung des Abstandes zwischen den Drain- und Source-Zonen des P-Ka­ nal-Transistors verringert. Diese Maßnahme führt jedoch zu ei­ ner Vergrößerung der Länge des Transistors und damit zu einer Verringerung der Integrationsdichte und der Ansprechgeschwindig­ keit.
Um die Größe der Schwellenspannung des P-Kanal-Transistors ei­ nes CMOS zu verringern, ohne die oben erwähnten Nachteile zu ha­ ben, besteht die Möglichkeit, auf die Flachbandspannung VFB ein­ zuwirken. Wie oben bereits erwähnt wurde, ist VFB negativ, und um VT merklich zu verringern, ist es günstig, wenn VFB positiv ist. Bekanntlich ist die Flachbandspannung in erster Näherung proportional zur Differenz zwischen der Fermi-Energie des Sub­ strates, das den Transistor aufnimmt, und der Fermi-Energie der Gate-Elektrode. Bei einem P-Kanal-Transistor liegt ein N-Sub­ strat vor, so daß das relative Fermi-Niveau zum Leitungsband hin verschoben ist, das heißt zu höheren Energieniveaus, und wenn dieser Transistor zu einem CMOS mit Gate-Elektroden aus po­ lykristallinem Silicium gehört, ist das polykristalline Sili­ cium normalerweise vom Typ N⁺, so daß das relative Fermi-Niveau noch näher an dem Leitungsband als dasjenige des Substrates liegt. Damit ist die Fermi-Energie des Substrates kleiner als die Fermi-Energie der Gate-Elektrode, und die Flachbandspannung nimmt einen negativen Wert ein, im typischen Fall um -250 mV. Damit sie einen ausreichend hohen positiven Wert einnimmt, bei­ spielsweise um 750 mV, muß das Fermi-Niveau der Gate-Elektrode zum Valenzband hin verschoben werden, das heißt zu Energieni­ veaus, die kleiner sind als dasjenige des Substrates; hierzu muß das polykristalline Silicium mit P-Dotierstoffen (P+) stark dotiert werden.
Wenn man für den P-Kanal-Transistor eine positive Flachbandspan­ nung anwendet, erhält man eine ausreichend niedrige Schwellen­ spannung, selbst bei einer verhältnismäßig hohen Konzentration des Dotierstoffes im Substrat. Diese Lösung ist daher besonders vorteilhaft, weil sie die Erzielung eines Transistors mit P-Ka­ nal erlaubt, der sowohl eine niedrige Schwellenspannung als auch einen kleinen Abstand zwischen den aktiven Zonen hat.
Wenn jedoch die Gate-Elektroden der P-Kanal-Transistoren mit P-Dotierstoffen dotiert werden und die der N-Kanal -Transistoren mit N-Dotierstoffen, können Elektroden aus polykristallinem Si­ licium, die zu komplementären Transistoren gehören, nicht di­ rekt miteinander verbunden werden, beispielsweise die Gate-Elek­ troden eines CMOS-Inverters, weil sich bei der Vereinigung zwei­ er Elektroden, die mit entgegengesetzten Dotierstoffen dotiert sind, eine Diode ergibt. Dieser Nachteil kann dadurch vermieden werden, daß die Elektroden durch ein höheres Metallisierungs-Ni­ veau miteinander verbunden werden, dessen Verwirklichung jedoch seinerseits den Nachteil hat, daß verhältnismäßig große Flächen benötigt werden und der Schaltungsaufbau weniger flexibel ist, weshalb in der Praxis dieses System nicht angewendet wird und das polykristalline Silicium beider Transistoren des CMOS mit Dotierstoffen eines einzigen Leitfähigkeitstyps dotiert wird, nämlich vom Typ N.
Durch die Dotierung eines Teils des polykristallinen Siliciums des CMOS mit einem Akzeptor-Element ergäbe sich auch ein wei­ terer, wichtiger Vorteil, nämlich die Möglichkeit, direkte Kon­ takte zwischen dem polykristallinen Silicium und Zonen des Sub­ strates sowohl von Typ N als auch vorn Typ P zu erzeugen, bei­ spielsweise den aktiven Drain-Zonen beider Transistoren, wäh­ rend das bei Vorrichtungen nach dem Stand der Technik nur für N-Zonen möglich ist, da dort das gesamte polykristalline Sili­ cium vom Typ N ist. Diese Situation wäre besonders vorteilhaft, weil die direkten Kontakte eine Platzersparnis erlauben und da­ mit eine radikale Miniaturisierung der Vorrichtungen im Ver­ gleich zu Kontakten mit metallischen Verbindungen.
Der Erfindung liegt die Aufgabe zugrunde, eine integrierte CMOS-Schaltung mit Transistoren zu schaffen, die beide eine niedrige Schwellenspannung und einen kleinen Abstand zwischen den aktiven Zonen haben und damit im Vergleich zu Schaltungen, die nach dem Stand der Technik hergestellt sind, eine höhere In­ tegrationsdichte und eine größere Ansprechgeschwindigkeit, wo­ bei die Kontakte zwischen bei den Transistoren direkt sind, ohne dadurch das Herstellungsverfahren zu komplizieren.
Diese Aufgabe wird bei dem gattungsgemäßen Verfahren erfin­ dungsgemäß durch die kennzeichnenden Merkmale des Anspruchs gelöst. Vorteilhafte Weiterbildungen ergeben sich aus den Unteransprüchen.
Die Erfindung wird nachstehend an einem Ausführungsbeispiel er­ läutert, das in der Zeichnung dargestellt ist, deren Figuren ei­ nen Teil einer Siliciumscheibe bei verschiedenen Bearbeitungs­ schritten darstellen. Es zeigen:
Die Fig. 1 bis 6 Schnittdarstellungen von verschiedenen Pha­ sen eines bekannten Herstellungsverfahrens für einen CMOS-Inverter, die
Fig. 7 bis 13 Schnittdarstellungen des Verfahrens gemäß der Erfindung.
In den Figuren werden für entsprechende Teile dieselben Bezugs­ zeichen verwendet. Insbesondere bezeichnen die Buchstaben N und P die durchgeführten Dotierungen mit Dotierstoffen vom Typ N bzw. vom Typ P. Wenn diese Dotierungen eine hohe Dotierstoffkon­ zentration haben, sind die Bezugszeichen N und P mit einem nach­ folgenden (+) versehen.
Die in Fig. 1 gezeigte Struktur ist durch bekannte Verfahren erzeugt, die deshalb nachstehend nicht weiter erläutert sind. Sie hat ein Substrat 1 aus monokristallinem Silicium, das mit N-Dotierstoffen dotiert ist. Eine Zone 2 ist dazu bestimmt, den Transistor mit P-Kanal eines CMOS aufzunehmen. In dem Substrat ist eine Zone 3 ausgebildet, die mit P-Dotierstoffen dotiert ist (P-Mulde genannt), in welcher der Transistor mit N-Kanal des CMOS gebildet ist. Das Silicium ist von einer Schicht 4 aus Siliciumdioxid bedeckt, von der der dickere Teil das Feld-Die­ lektrikum bildet und sowohl zwischen den Zonen 2 und 3 als auch außerhalb dieser Zonen liegt, und von der der dünnere Teil das Gate-Dielektrikum bildet und die Zonen 2 und 3 überdeckt.
In der Zone 2 ist die Konzentration der N-Dotierstoffe verhält­ nismäßig niedrig (was in Fig. 1 mit einer gestrichelten Linie angedeutet ist), im typischen Fall um 1,2 × 10¹⁵ Atome/cm³, so daß ein P-Kanal-Transistor mit niedriger Schwellenspannung er­ zielt wird (die Schwellenspannung liegt zwischen -0,7 und -1 V). Bei dieser Situation muß jedoch der Abstand zwischen den ak­ tiven Zonen des Transistors ausreichend groß sein (im typischen Fall um 3,5 µm), um das Auftreten des sog. "punch-through-Phäno­ mens" zu verhindern, das oben erläutert wurde. Die Konzentra­ tion von P-Dotierstoffen in der Zone 3, die für den Transistor mit N-Kanal bestimmt ist, ist hingegen ziemlich hoch - um 10¹⁶ Atome/cm³ - und gestattet, einen kleinen Drain-Source-Abstand für diesen Transistor zu erhalten.
Auf dieser Struktur ist eine Maske aus lichtempfindlichem Lack (Photoresist) gebildet, die in Fig. 2 mit 5 bezeichnet ist und die Oxidschicht 4 nahezu vollständig bedeckt und von dieser nur einen kleinen Bereich 6 freiläßt, der über der Zone 3 liegt. Das Oxid der nicht geschützten Zone 6 wird dann durch chemische Ätzung abgetragen, so daß das darunterliegende Silicium freige­ legt wird und anschließend ein direkter Kontakt auf dem Tran­ sistor mit N-Kanal hergestellt werden kann, der in der Zone 3 gebildet wird.
Die Photoresist-Schutzmaske wird dann weggenommen, wonach mit der üblichen, sog. CVD-Technik (Chemical Vapor Deposition - Che­ misches Aufdampfen) eine Schicht 7 aus polykristallinem Sili­ cium gebildet wird (Fig. 3), die mittels des bekannten Diffu­ sionsverfahrens mit N-Dotierstoffen sehr hoher Konzentration (N⁺) dotiert wird, beispielsweise Phosphor.
Anschließend wird auf einigen Bereichen der Schicht 7 aus poly­ kristallinem Silicium eine Maske 8 aus Photoresist gebildet, und die nicht von dieser Schicht geschützten Teile werden durch selektives chemisches Atzen abgetragen, so daß über der Schicht 4 aus Siliciumdioxid im Bereich über den Zonen 2 und 3 Teile aus polykristallinem Silicium 7A bzw. 7C (Fig. 4) und über dem Silicium der Zone 3, das durch die Öffnung des Fensters im Oxid freigelegt worden war, ein Teil 7B aus polykristallinem Sili­ cium liegen. Die Teile 7A, 7C und 7B aus polykristallinem Sili­ cium bilden die Gate-Elektrode des P-Kanal-Transistors bzw. die Gate-Elektrode des N-Kanal-Transistors bzw. die Drain-Elektrode des N-Kanal-Transistors.
Anschließend wird die Maske 8 abgenommen, worauf eine weitere Maske 9 aus Photoresist gebildet wird, die die gesamte Oberflä­ che der Zone 2 bedeckt. In bekannter Weise wird dann ein N-Do­ tierstoff, beispielsweise Arsen (As), mit einer Energie in das Silicium der Zone 3 durch Ionenimplantation eingebracht, die ausreicht, um nur das Gate-Dielektrikum zu durchdringen, wel­ ches über der Zone 3 liegt und nicht von polykristallinem Sili­ cium bedeckt ist. In Fig. 5 ist die Anwesenheit des N-Dotier­ stoffes mit gestrichelten Linien angedeutet.
Nachdem die Maske 9 abgenommen ist, wird eine weitere Maske 10 aus Photoresist gebildet, die die gesamte Oberfläche der Zone 3 bedeckt. Dann wird ein P-Dotierstoff, beispielsweise Bor (B) durch Ionenimplantation in das Silicium der Zone 2 mit einer Energie eingebracht, die ausreicht, um nur das Gate-Dielektri­ kum zu durchdringen, das über der Zone 2 liegt und nicht von po­ lykristallinem Silicium bedeckt ist.
Nachdem auch die Maske 10 abgenommen worden ist, wird die Schei­ be einer hohen Temperatur (um 1000°C) ausgesetzt, und zwar für eine Zeitdauer, die ausreicht, um eine Diffusion (Drive-in) der Dotierstoffe N und P, die zuvor implantiert worden waren, in die Zonen 3 bzw. 2 zu erlauben und um eine verhältnismäßig dicke Schicht 11 aus Siliciumdioxid zu bilden (Fig. 6). Diese Beaufschlagung mit hoher Temperatur erlaubt auch eine bessere Diffusion des N-Dotierstoffes im polykristallinem Silicium, und insbesondere im Bereich direkten Kontaktes diffundiert dieser Dotierstoff in das Silicium der Zone 3, die in direktem Kontakt mit dem Bereich 7B aus polykristallinem Silicium ist. Auf diese Weise ergeben sich in der Zone 3 zwei N-Diffusionszonen 12 und 13 mit hoher Dotierstoffkonzentration (N⁺), die die Drain-Zone bzw. die Source-Zone des N-Kanal-Transistors bilden; außerdem ergeben sich in der Zone 2 zwei P-Diffusionszonen 14 und 15 ho­ her Dotierstoffkonzentration (P⁺), die die Drain-Zone bzw. die Source-Zone des P-Kanal-Transistors bilden.
Bei der in Fig. 6 gezeigten Struktur, die mit dem oben erläuter­ ten, bekannten Verfahren hergestellt ist, haben beide Transisto­ ren einen niedrigen Schwellenwert, der für den Transistor mit P-Kanal zwischen -0,7 V und -1 V und für den Transistor mit N-Kanal zwischen 0,7 V und 1 V liegt. Das erhält man jedoch durch die Anwendung unterschiedlicher Maßnahmen für die beiden Transistoren, nämlich für den Transistor mit N-Kanal durch die Dotierung N⁺ des polykristallinem Siliciums der Gate-Elektrode, so daß sich fürs diesen ein negatives VFB ergibt, und für den Transistor mit P-Kanal durch eine niedrige Konzentration von N-Dotierstoffen in der Zone 2, in der dieser gebildet wird. Wie man den Zeichnungen entnimmt, kann auf diese Weise jedoch der Abstand zwischen der Drain-Zone und der Source-Zone des P-Ka­ nal-Transistors nicht so verkleinert werden wie der Abstand zwi­ schen der Drain-Zone und der Source-Zone des N-Kanal-Tran­ sistors, der bei etwa 2,5 µm liegt, wodurch sich für den Tran­ sistor mit P-Kanal größere Abmessungen und Ansprechzeiten erge­ ben. Da das polykristalline Silicium N⁺ dotiert ist, können außerdem keine direkten Kontakte zwischen dem polykristallinem Silicium und den Zonen des P-Substrates, beispielsweise der Drain-Zone 14 des P-Kanal-Transistors, vorhanden sein.
Nachstehend werden die Fig. 7-13 erläutert, die verschiede­ ne Phasen des Verfahrens gemäß der Erfindung zeigen.
Die in Fig. 7 gezeigte Struktur ist ähnlich der in Fig. 1 dar­ gestellten, da auch sie ein Substrat aus monokristallinem Sili­ cium enthält, das mit N-Dotierstoffen dotiert ist und in dem eine Zone 2 zur Aufnahme des P-Kanal-Transistors des CMOS sowie eine mit P-Dotierstoffen dotierte Zone 3 für den N-Kanal-Tran­ sistor des CMOS ausgebildet sind. Außerdem ist eine Schicht 4 aus Siliciumdioxid vorhanden, die das Substrat 1 abdeckt und in der der dickere Teil das Felddielektrikum und der dünnere Teil das Gate-Dielektrikum bilden. Im Unterschied zu der Struktur der Fig. 1 ist jedoch bei der Struktur gemäß Fig. 7 die Kon­ zentration von N-Dotierstoffen in der Zone 2 verhältnismäßig hoch, im typischen Fall im Bereich von 4 × 10¹⁵ bis 5 × 10¹⁵ Atome/cm³, was bekanntlich dadurch erreicht werden kann, daß ein Substrat verwendet wird, was bereits eine hohe Konzentra­ tion von N-Dotierstoffen hat, oder daß ein Substrat mit einer niedrigen Konzentration von N-Dotierstoffen verwendet wird, bei dem die Oberflächendotierung durch Implantation von N-Dotier­ stoffen erhöht wird. Dadurch werden kleinere Abstände zwischen den aktiven Zonen auch für den P-Kanal-Transistor möglich.
Wie Fig. 8 zeigt, wird auf dieser Struktur eine Maske 16 aus Photoresist gebildet, die die Oxidschicht 4 fast vollständig ab­ deckt und nur zwei kleine Bereiche 17 und 18 freiläßt, die über den Zonen 3 bzw. 2 liegen. Das Oxid der nicht geschützten Berei­ che 17 und 18 wird dann durch chemische Atzung abgetragen, so daß das darunterliegende Silicium frei wird und die nachfolgen­ de Ausbildung direkter Kontakte auf den Drain-Zonen der beiden Transistoren des CMOS möglich wird.
Die Schutzmaske 16 wird dann abgenommen, und es wird, wie Fig. 9 zeigt, eine Schicht 19 aus polykristallinem Silicium durch die CVD-Technik gebildet, wonach über dieser Schicht eine Schicht 20 aus metallischem Silizid wie etwa Tantalsilizid ge­ bildet wird, beispielsweise durch "Sputter"-(Aufstäub-) Tech­ nik. Dann wird auf einigen Bereichen der Silizid-Schicht 20 eine Maske 21 aus Photoresist gebildet, und werden die von die­ ser Schicht nicht geschützten Teile und die darunterliegenden Teile der Schicht 19 aus polykristallinem Silicium abgetragen, beispielsweise durch selektives chemisches Ätzen, so daß auf der Schicht 4 aus Siliciumdioxid und über den beiden Zonen 2 und 3 Streifen 19A, 20A bzw. 19C, 20C aus polykristallinem Sili­ cium und Silizid stehenbleiben (vgl. Fig. 10) und über dem Sili­ cium der Zonen 2 und 3, das durch Öffnung der beiden Fenster im Oxid freigelegt worden war, eine Schicht 19B aus polykristalli­ nem Silicium und über dieser eine Schicht 20B aus Silizid lie­ gen.
Nachdem die Maske 21 abgenommen ist, wird eine weitere Maske 22 aus Photoresist aufgebracht (Fig. 11), die die gesamte Oberflä­ che der Zone 2 bedeckt. Durch Ionenimplantation wird ein N-Do­ tierstoff, beispielsweise Arsen (As), in das Silicium der Zone 3 und in das polykristalline Silicium des Streifens 19c und eines Teils des Streifens 19B eingebracht. Dabei wird eine Implanta­ tionsenergie zwischen 60 und 200 KeV verwendet, die es dem Do­ tierstoff erlaubt, die nicht sowohl von dem Gate-Oxid als auch von dem Silizid (den Streifen 20C und einem Teil des Streifens 20B) geschützten Teile zu durchdringen, nicht jedoch das Gate-Oxid unter den Streifen 19C und 19B aus polykristallinem Silicium.
Nachdem auch diese Maske 22 abgetragen ist, wird eine neue Mas­ ke 23 aus Photoresist gebildet (Fig. 12), die die gesamte Ober­ fläche der Zone 3 bedeckt. Durch Ionenimplantation wird ein P-Dotierstoff, beispielsweise Bor (B), in das Silicium der Zone 2 und in den Streifen aus polykristallinem Silicium 19A und zum Teil von 19B eingegeben. Dabei wird eine Implantationsenergie von etwa 40 KeV eingesetzt, die es, wie bei der oben beschriebe­ nen Implantation von N-Dotierstoff, dem Dotierstoff erlaubt, die nicht sowohl von dem Gate-Oxid als auch dem Silizid (dem Streifen 20A und einem Teil des Streifens 20B) geschützten Teile zu durch­ dringen, nicht jedoch, in das Gate-Oxid einzudringen, das unter den Streifen 19A und 19B aus polykristallinem Silicium liegt.
Nachdem auch die Maske 23 entfernt ist, wird die Scheibe einer hohen Temperatur (um 1000°C) ausgesetzt, und zwar für eine Zeit, die ausreicht, um eine Diffusion (Drive-in) der zuvor imp­ lantierten Dotierstoffe N und P zu erlauben und eine verhältnis­ mäßig dicke Schicht 24 aus Siliciumdioxid zu bilden (Fig. 13). Die in die Zonen 19B2 und 19B1 aus polykristallinem Silicium implantierten Dotierstoffe diffundieren auch in die unter die­ sen liegenden Bereiche aus monokristallinem Silicium, mit denen sie im Kontakt sind. Damit ergeben sich in der Zone 3 zwei N-Diffusionszonen 25 und 26 hoher Dotierstoffkonzentration (N⁺), die die Drain-Zone und die Source-Zone des N-Kanal-Tran­ sistors bilden, sowie in der Zone 2 zwei P-Diffusionszonen 27 und 28 hoher Dotierstoffkonzentration (P⁺), die die Drain-Zone und die Source-Zone des P-Kanal-Transistors bilden.
Bei der in Fig. 13 gezeigten Struktur be­ stehen die Gate- und Drain-Elektroden der beiden Transistoren aus zwei übereinanderliegenden Schichten aus polykristallinem Silicium und aus Silizid. Die Gate- und Drain-Elektroden des N-Kanal-Transistors bestehen nämlich aus dem stark N-dotierten (N⁺) Streifen 19C bzw. 19B1 aus polykristallinem Silicium, über denen die Silizid-Streifen 20C bzw. 20B liegen, während die Gate- und Drain-Elektroden des P-Kanal-Transistors aus den stark P-dotierten (P⁺) Streifen 19A bzw. 19B2 aus polykristalli­ nem Silicium bestehen, über denen die Silizid-Streifen 20A bzw. 20B liegen.
Bei der Struktur ist damit das polykristal­ line Silicium der Gate-Elektrode des Transistors mit P-Kanal mit P-Dotierstoffen dotiert. Auf diese Weise ergibt sich für diesen Transistor sowohl ein niedriger Schwellenwert, weil VFB positiv ist, als auch ein kleiner Abstand zwischen den aktiven Zonen 27 und 28, da man die N-Dotierstoffkonzentration in der Zone 2, die diesen Transistor aufnimmt, hoch halten kann. Dar­ über hinaus kann man direkte Kontakte zwischen dem polykristal­ linem Silicium und dem monokristallinem Silicium vom Typ P er­ zielen. In der oben erläuterten Struktur wird nämlich ein direk­ ter Kontakt auf der Drain-Zone des P-Kanal-Transistors erzeugt. Ferner ist festzustellen, daß die Diode, die sich in dem Strei­ fen 19B aus polykristallinem Silicium bildet, der teilweise mit N-Dotierstoffen (19B1) und teilweise mit P-Dotierstoffen (19B2) dotiert wird, zu keinen Problemen führt, da diese durch den dar­ überliegenden Streifen 20B aus Silizid kurzgeschlossen ist. Bei der Struktur ist es daher möglich, Elektro­ den aus polykristallinem Silicium, die mit Dotierstoffen entge­ gengesetzten Typs dotiert sind, miteinander zu verbinden, ohne auf Verbindungsbrücken aus Aluminium zurückgreifen zu müssen, die die Kompaktheit der Struktur nachteilig beeinflussen wür­ den.
Ober das beschriebene und dargestellte Ausführungsbeispiel für die Struktur und das Verfahren gemäß der Erfindung hinaus sind Abänderungen möglich, ohne dadurch den Erfindungsgedanken zu verlassen. So kann beispielsweise die Diffusion zur Bildung der aktiven Elemente der beiden Transistoren des CMOS in zwei ge­ trennten Phasen ablaufen, wobei eine auf die Implantation von N-Dotierstoffen folgt, um die aktiven Elemente 19C, 19B1, 25 und 26 des N-Kanal-Transistors zu bilden, und die andere auf die Implantation von P-Dotierstoffen folgt, um die aktiven Ele­ mente 19A, 19B2, 27 und 28 des P-Kanal-Transistors zu bilden. Auch ist es möglich, andere Dotierverfahren als die Ionenimplan­ tation und andere Masken als Photoresist zu verwenden.
Die Erfindung kann auch für jeden beliebigen CMOS-Prozeß verwen­ det werden. Ober das sog. "P-Mulden"-Verfahren hinaus, das oben erläutert wurde und in einem Substrat vom Typ N die Bildung ei­ ner Diffusionszone 3 vom Typ P zur Aufnahme des N-Kanal-Tran­ sistors CMOS enthält, kann die Erfindung beispielsweise auf sog. "N-Mulden"-Verfahren", "Doppelstreifen"-Verfahren ("twin-tab"-Verfahren) und epitaktische Verfahren angewendet werden. Diese Verfahren beinhalten die Bildung einer N-Diffu­ sionszone im P-Substrat für den P-Kanal-Transistor (N-Mul­ den-Verfahren) bzw. die Bildung von zwei Diffusionszonen vom Typ N und P in einem schwach dotierten Substrat vom Typ N bzw. P für den Transistor mit P-Kanal bzw. mit N-Kanal (Doppelstreifen-Verfahren) bzw. die Bildung eines epitaktischen Substrates vom Typ N⁻ auf einem Substrat vom Typ N⁺ (oder P⁻ auf P⁺) (epitaktisches Verfahren, das im allgemeinen mit dem Doppelstreifen-Verfahren gemeinsam angewendet wird).

Claims (3)

1. Verfahren zur Bildung eines Paares komplementärer MOS-Tran­ sistoren mit niedriger Schwellenspannung auf einem Substrat aus monokristallinem Silizium mit folgenden Verfahrensschritten:
  • (a) Bildung von zwei Zonen (2, 3) auf dem Substrat (1), von denen eine erste Zone (2) von einem ersten Leitfähigkeits­ typ (N) und die zweite Zone (3) von einem zweiten Leit­ fähigkeitstyp (P) ist;
  • (b) Bildung einer sehr dicken Schicht aus isolierendem Mate­ rial (4), welche das Feld-Dielektrikum darstellt und den Teil des Substrates bedeckt, der zwischen den beiden Zonen liegt;
  • (c) Bildung einer zweiten, sehr dünnen Schicht aus isolieren­ dem Material (4), die das Gate-Dielektrikum bildet und die beiden Zonen bedeckt;
  • (d) Bildung einer Schicht (19) aus polykristallinem Silizium über den beiden Schichten aus isolierendem Material (4);
  • (e) Bildung einer Schicht (20) aus metallischem Silizid auf der Schicht aus polykristallinem Silizium;
  • (f) selektive Abtragung der Schicht (20) aus metallischem Silizid und der darunterliegenden Schicht (19) aus polykri­ stallinem Silizium zur Bildung von wenigstens den Gate- Elektroden (20A-C, 19A-C) der beiden Transistoren des Paares;
  • (g) Dotierung mit Dotierstoffen des ersten Leitfähigkeitstyps (N) des monokristallinen Siliziums der zweiten Zone (3) zur Bildung der aktiven Zonen (25, 26) eines ersten Tran­ sistors des Paares;
  • (h) Dotierung mit Dotierstoffen des zweiten Leitfähigkeitstyps (P) des monokristallinen Siliziums der ersten Zone (2) zur Bildung der aktiven Zonen (27, 28) des zweiten Transistors des Paares;
dadurch gekennzeichnet, daß
  • (i) der Schritt des Dotierens mit Dotierstoffen des ersten Leit­ fähigkeitstyps (N) ein entsprechendes Dotieren wenigstens des Teils (19B1, 19C) der Schicht aus polykristallinem Silizium zur Bildung der Gate-Elektrode dieses ersten Transistors einschließt; und
  • (j) daß der Schritt des Dotierens mit Dotierstoffen des zweiten Leitfähigkeitstyps (P) ein entsprechendes Dotieren wenig­ stens des Teiles (19A, 19B2) der Schicht aus polykristalli­ nem Silizium zur Bildung der Gate-Elektrode des zweiten Transistors einschließt.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß vor der Bildung der Schicht (19) aus polykristallinem Silizium eine selektive Abtragung der zweiten Schicht aus isolierendem Material (4) derart durchgeführt wird, daß ein Teil wenigstens einer der Zonen (2, 3) freigelegt wird, wodurch die anschließend gebildete Schicht (19) aus polykristallinem Silizium einen direkten Ohm′schen Kontakt mit diesem Teil herstellt.
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