DE4112072C2 - MIS-Transistor mit hoher Stehspannung und Verfahren zu seiner Herstellung - Google Patents
MIS-Transistor mit hoher Stehspannung und Verfahren zu seiner HerstellungInfo
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Description
Die vorliegende Erfindung betrifft einen MIS (Metallisola
torhalbleiter)-Transistor mit hoher Stehspannung sowie ein
Verfahren zur Herstellung eines Komplementärtransistors,
welcher einen solchen MIS-Transistor aufweist. Die vorlie
gende Erfindung ist in der Lage, die Stromverstärkung des
MIS-Transistors zu verbessern.
Ein aus "Proceedings of the 6th Conference on Solid State Devices,
Tokyo, 1974, Supplement of the Journal of the Japan Society of
Applied Physics", Band 44, 1975, Seiten 249-255, bekannter MOS (Metalloxydhalbleiter)-Transistor vom p-
Kanal-Typ ist in Fig. 18A dargestellt. Der Transistor weist
einen Drainbereich auf, der aus einem Bereich 101 mit einer
hohen Störstellenkonzentration (p+) und einem Offsetbereich
103 mit einer niedrigen Störstellenkonzentration (p-)
besteht. Eine partielle Konzentration eines elektrischen
Feldes an der Kante einer Gateelektrode 302 wird durch den
Offsetbereich 103 eingedämmt. Aus diesem Grunde wird die
Durchbruchsspannung eines Drainüberganges des Transistors
verbessert. Eine derartige Struktur wird im allgemeinen eine
"Offset-Gate-Struktur" genannt.
Im folgenden soll ein Verfahren zur Herstellung einer CMOS
(Komplementär)-Einrichtung unter Bezugnahme auf die Fig.
20 bis 23 beschrieben werden, welche einen Transistor vom p-
Kanal-Typ und einen Transistor vor n-Kanal-Typ enthält, die
diese "Offset-Gatestruktur" aufweisen.
In Fig. 20 wird ein Well-Bereich 100 vom n--Typ, ein
Wellbereich 200 vom p--Typ, ein Gateoxydfilm 300 sowie ein
dicker Feldoxydfilm (LOCOS) 301 in einem Siliziumsubstrat
ausgebildet. Wie in Fig. 19 dargestellt, können
Kanalstopperbereiche 104 und 204 in dem Siliziumsubstrat
ausgebildet werden, sofern sie benötigt werden. Eine
Gateelektrode 302 wird dann selektiv auf dem Gateoxydfilm
300 aufgebracht. Eine Schicht aus einem Fotoresist wird dann
aufgebracht und selektiv fotogeätzt, so daß nur ein
Drainbereich des Transistors vom n-Kanal-Typ unbedeckt
bleibt. Dotiermittel vom n-Typ wie beispielsweise Phosphor
(P) werden dann in den Well-Bereich 200 vom p--Typ
ionenimplantiert, um einen Offsetbereich 203 vom n--Typ zu
bilden. Die Fotoresistschicht wird dann entfernt.
In Fig. 21 wird eine Fotoresistschicht aufgebracht und
selektiv fotogeätzt, so daß nur ein Drainbereich des
Transistors vom p-Kanal-Typ unbedeckt bleibt. Dotiermittel
vom p-Typ, wie beispielsweise Bor (B) werden dann in den
Well-Bereich 100 vom n--Typ ionenimplantiert, um einen
Offsetbereich 103 vom p--Typ zu bilden. Die
Fotoresistschicht wird dann entfernt. Es sollte beachtet
werden, daß die Reihenfolge der Ausbildung des
Offsetbereiches 203 vom n--Typ und des Offsetbereiches 103
vom p--Typ vertauscht werden kann.
In Fig. 22 wird eine Fotoresistschicht aufgebracht und
selektiv fotogeätzt, um die Bereiche freizulegen, die einen
Drainbereich 101 vom p+-Typ und einen Sourcebereich 102 vom
p+-Typ bilden werden. Dotiermittel vom p-Typ werden dann in
den freigelegten Well-Bereich 100 vom n--Typ ionenimplan
tiert, wobei die Fotoresistschicht als Maske verwendet wird,
um einen Drainbereich 101 vom p+-Typ und einen Sourcebereich
102 vom p+-Typ zu bilden. Die Fotoresistschicht wird dann
entfernt.
In Fig. 23 wird eine Fotoresistschicht aufgebracht und
selektiv fotogeätzt, um die Bereiche freizulegen, die einen
Drainbereich 201 vom n+-Typ und einen Sourcebereich 202 vom
n+-Typ bilden werden. Dotiermittel vom n-Typ werden in den
freigelegten Well-Bereich 200 vom p--Typ ionenimplantiert,
wobei der Fotoresist als eine Maske verwendet wird, um den
Drainbereich 201 vom n+-Typ und den Sourcebereich 202 vom
n+-Typ bilden.
Daher wird die Fotoresistschicht entfernt. Anschließend wird
eine Hitzebehandlung durchgeführt, um die Dotiermittel zu
aktivieren.
Nachdem jeder Bereich in dem Siliziumsubstrat ausgebildet
wurde, wird ein Passivierungsfilm 303 erstellt. Die Kontakt
teile des Passivierungsfilmes 303 werden geöffnet. Eine
Elektrodenleitung 304 wird auf dem Passivierungsfilm 303 und
dem Siliziumsubstrat ausgebildet. Auf diese Art und Weise
wird eine CMOS-Einrichtung hergestellt, welche eine Offset-
Gatestruktur aufweisen.
Wie zuvor beschrieben wurde, ist es gemäß diesem bekannten
Herstellungsverfahren für eine bekannte Offset-Gatestruktur
nötig, vier Fotoätzschritte und vier Ionenimplantations
schritte durchzuführen, um eine Struktur mit hoher Stehspan
nung herzustellen. Im einzelnen sind die Schritte die Aus
bildung des Offsetbereiches 203 vom n--Typ, die des Offset-
Bereiches 103 vom p--Typ, die der Drain- und Sourcebereiche
101 und 102 vom p+-Typ, und die der Drain- und Sourceberei
che 201 und 202 vom n+-Typ. Diese Schritte werden vorge
formt, nachdem die Gateelektrode 307 gebildet wird.
Darüberhinaus fungiert, wenn der bekannte MOS-Transistor von
Fig. 18A betrieben wird, wie in dem Ersatzschaltbild von
Fig. 18B dargestellt, der Offsetbereich 103 als ein hoher
Widerstand, da die Störstellenkonzentration des Offsetberei
ches 103 geringer ist als die des Bereiches 101. Daher wird
die Stromverstärkung des MOS-Transistors vermindert. Insbe
sondere wird, wenn die in Fig. 19 dargestellte CMOS
Struktur übernommen wird, die Stromverstärkung der Ein
richtung noch weiter vermindert, da die Größe des MOS-Tran
sistors vom p-Kanal-Typ größer sein muß als die des MOS-
Transistors vom n-Kanal-Typ, um zwischen dem Strom des MOS-
Transistors vom p-Kanal-Typ und des MOS-Transistors vom n-
Kanal-Typ abzugleichen.
Es ist daher die Aufgabe der vorliegenden Erfindung, die
Stromverstärkung eines MIS-Transistors mit hoher Stehspan
nung zu verbessern, welcher eine Offset-Gatestruktur auf
weist.
Diese Aufgabe wird erfindungsgemäß durch einen MIS-Transi
stor mit hoher Stehspannung gemäß dem Anspruch 1 und durch
ein Verfahren zur Herstellung eines CMOS-Transistors gemäß
dem Anspruch 16 gelöst.
Um diese Aufgabe zu lösen, weist der MIS-Transistor mit
hoher Stehspannung gemäß der vorliegenden Erfindung einen
Offsetbereich sowie einen Doppeloffsetbereich in einem
Bereich eines Halbleitersubstrates auf. Der Bereich des
Halbleitersubstrates hat einen ersten Leitfähigkeitstyp. Der
Offsetbereich verbindet mit einem Drainbereich und hat einen
zweiten Leitfähigkeitstyp. Eine Störstellenkonzentration des
Offsetbereiches ist geringer als die des Drainbereiches. Der
Doppeltoffsetbereich hat einen ersten Leitfähigkeitstyp.
Wenigstens ein Teil des Doppeloffsetbereiches überlappt den
Offsetbereich. Eine Störstellenkonzentration des Doppeloff
setbereiches ist höher als die des Bereiches des Halbleiter
substrates. Auf diese Art und Weise wird die Stromverstär
kung des MIS-Transistors verbessert.
Gemäß dem erfindungsgemäßen Verfahrens zur Herstellung eines
CMOS-Transistors wird ein Halbleitersubstrat, welches einen
ersten Bereich und einen zweiten Bereich aufweist, zunächst
erstellt. Der erste Bereich hat einen ersten Leitfähig
keitstyp, und der zweite Bereich hat einen zweiten Leitfä
higkeitstyp. Eine isolierende Schicht, die die Oberflächen
des ersten und des zweiten Bereiches bedeckt, wird dann aus
gebildet. Eine erste Gateelektrode sowie eine zweite Gate
elektrode werden dann auf dem isolierenden Film über jeweils
dem ersten und dem zweiten Bereich ausgebildet. Erste
Diffusionsbereiche werden dann durch die Implementierung von
Störstellen vom ersten Leitfähigkeitstyp in die ersten und
zweiten Bereiche ausgebildet, wobei die ersten und zweiten
Gateelektroden als Maske verwendet werden. Eine
Störstellenkkonzentration der ersten Diffusionsbereiche ist
höher als die des ersten Bereiches. Ein Offsetbereich wird
dann ausgebildet, indem Störstellen eines zweiten Leitfähig
keitstypes in wenigstens einen der ersten Diffusionsbereiche
in dem ersten Bereich implementiert werden. Diese Diffu
sionsbereiche dienen daher als ein Doppeloffsetbereich.
Wenigstens ein Teil des Doppeloffsetbereiches überlappt den
Offsetbereich. Ein erster Sourcebereich und ein erster
Drainbereich werden dann ausgebildet, indem Störstellen
eines zweiten Leitfähigkeitstypes in den ersten Bereich
implementiert werden. Der erste Drainbereich verbindet mit
dem Offsetbereich. Eine Störstellenkkonzentration des Off
setbereiches ist geringer als die des ersten Bereiches. Der
Offsetbereich ist zwischen der ersten Gateelektrode und dem
ersten Drainbereich angeordnet. Ein zweiter Sourcebereich
und ein zweiter Drainbereich werden dann ausgebildet, indem
Störstellen eines ersten Leitfähigkeitstyps in den zweiten
Bereich implementiert werden. Die Störstellenkonzentration
des zweiten Sourcebereiches und des zweiten Drainbereiches
sind höher als die der ersten Diffusionsbereiche.
Gemäß eines derartigen Herstellungsverfahrens wird die benö
tigte Anzahl der Herstellungsschritte vermindert, da der
Doppeloffsetbereich eines MIS-Transistors vom ersten Leitfä
higkeitskanaltyp und der Offsetbereich eines MIS-Transistors
vom zweiten Leitfähigkeitskanaltyp simultan hergestellt
werden.
Es ist daher ein weiterer Vorteil der vorliegenden Erfin
dung, daß die Anzahl der Herstellungsschritte, die für die
Herstellung einer CMOS-Einrichtung benötigt werden, die
einen MIS-Transistor mit hoher Stehspannung aufweist,
vermindert werden kann.
Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus
den Unteransprüchen.
Weitere Einzelheiten, Aspekte und Vorteile der vorliegenden
Erfindung ergeben sich aus der nachfolgenden Beschreibung
unter Bezugnahme auf die Zeichnung.
Es zeigt:
Fig. 1 Eine Schnittansicht eines MOS-Transistors vom p-
Kanal-Typ gemäß einer bevorzugten Ausführungs
form der vorliegenden Erfindung;
Fig. 2A Das Verhältnis zwischen einer Störstellenkonzen
tration eines Offsetbereiches und einer Durch
bruchsspannung eines Drainüberganges;
Fig. 2B Das Verhältnis zwischen einer Störstellenkonzen
tration eines Offsetbereiches und der Beweglich
keit;
Fig. 3A Das Verhältnis zwischen einer Drain-Spannung und
eines Drainstromes einer bekannten Struktur;
Fig. 3B Das Verhältnis zwischen einer Drainspannung und
eines Drainstromes der Struktur gemäß Fig. 1;
Fig. 4A Die Durchbruchsspannung eines Drainüberganges
einer bekannten Struktur;
Fig. 4B Die Durchbruchsspannung eines Drainüberganges
der Struktur von Fig. 1;
Fig. 5A, B Das Ergebnis einer Simulation, die eine Ver
teilung eines elektrischen Feldes in der Struk
tur gemäß Fig. 1 zeigt;
Fig. 6 Eine Charakteristik einer Durchbruchsspannung
eines Drainüberganges;
Fig. 7 Eine Schnittansicht einer CMOS-Einrichtung, die
die in Fig. 1 gezeigte Struktur aufweist;
Fig. 8-11 Schnittansichten zur Erklärung der Herstellungs
schritte für die CMOS-Einrichtung, die in Fig. 7
dargestellt ist;
Fig. 12-17 Schnittansichten von anderen Ausführungsformen
gemäß der vorliegenden Erfindung;
Fig. 18A Eine Schnittansicht einer bekannten MOS-Struktur
(Stand der Technik);
Fig. 18B Ein Ersatzschaltkreis der in Fig. 18A gezeigten
Struktur;
Fig. 19 Eine Schnittansicht der CMOS-Einrichtung, die
die Struktur aufweist, die in Fig. 18A gezeigt
ist;
Fig. 20-23 Schnittansichten zum Erklärung des Herstellungs
verfahrens der CMOS-Einrichtung, die in Fig. 18A
gezeigt ist (Stand der Technik);
Fig. 24A Das Verhältnis zwischen einer Offsetlänge und
einer Schwellwertspannung eines MOS-Transistors
vom n-Kanal-Typ, welcher eine Doppeloffset-
Gatestruktur aufweist;
Fig. 24B Das Verhältnis zwischen einer Offsetlänge und
einer Durchbruchsspannung eines Drainüberganges
eines MOS-Transistors vom n-Kanal-Typ, der eine
Doppeloffset-Gatestruktur aufweist;
Fig. 25A Das Verhältnis zwischen einer Offsetlänge und
einer Schwellwertspannung eines MOS-Transistors
vom p-Kanal-Typ, der eine Doppeloffset-
Gatestruktur aufweist;
Fig. 25B Das Verhältnis zwischen einer Offsetlänge und
einer Durchbruchsspannung eines Drainüberganges
eines MOS-Transistors vom p-Kanal-Typ, der eine
Doppeloffset-Gatestruktur aufweist.
Die bevorzugten Ausführungsformen der vorliegenden Erfindung
werden nun unter Bezugnahme auf die Zeichnung beschrieben.
In Fig. 1 ist ein Siliziumsubstrat 100 vom n-Typ darge
stellt, der eine Störstellenkonzentration von 1-5 × 1016/cm3
aufweist. Ein Sourcebereich 102 und ein Drainbereich 101,
die mit Störstellen vom p-Typ einer hohen Konzentration,
d. h. 1019-1020/cm3, dotiert sind, werden in dem Silizium
substrat 100 ausgebildet. Ein Offsetbereich 103 vom p--Typ,
der mit Störstellen vom p-Typ einer geringen Konzentration,
d. h. 1017-1018/cm3 dotiert ist, wird in dem
Siliziumsubstrat 100 ausgebildet, um eine partielle
Konzentration eines Feldes einzudämmen. Der Offsetbereich
103 und der Drainbereich werden von einem
Doppeloffsetbereich 105 umgeben. Der Doppeloffsetbereich 105
ist weiter und tiefer eindiffundiert als der Offsetbereich
103 und der Drainbereich 101. Eine Störstellenkonzentration
des Doppeloffsetbereiches 105 ist höher als die des
Siliziumsubstrats, wobei die Störstellenkonzentration in
einem Bereich zwischen 1017-1018/cm3 gesetzt ist,
beispielsweise bei 1017/cm3. Ein Gateoxydfilm 300, eine
Gateelektrode 302, ein Passivierungsfilm 303 und eine
Elektrodenleitung 304 werden auf dem Siliziumsubstrat 100
ausgebildet. Auf diese Art und Weise wird ein MOS-Transistor
vom p-Kanal-Typ konstruiert.
Es wird darauf hingewiesen, daß ein MIS-Transistor mit hoher
Stehspannung sich von einem sogenannten Transistor mit nied
riger Spannung unterscheidet, welcher keine hohe Stehspan
nung benötigt. Im einzelnen heißt das, daß eine Gatelänge L
des Transistors mit geringer Spannung geringer als ein
Mikrometer ist, wohingegen die eines MIS-Transistors mit
hoher Stehspannung mehr als ein Mikrometer ist, im allgemei
nen mehr als 2 Mikrometer. Wenn die Gatelänge mehr als
2 Mikrometer ist, tritt ein Durchgreifen nicht auf und der
Durchbruch aufgrund des Avalanche-Durchbruches wird predomi
nant. Darüberhinaus wird, obwohl die Offsetlänge OL des
Transistors mit geringer Spannung sich in einem Bereich
zwischen 0.1 bis 0.2 Mikrometer bewegt, die des MIS-
Transistors mit hoher Stehspannung größer als 1 Mikrometer.
Wie allgemein bekannt ist, wird die Stehspannung einer Ein
richtung im allgemeinen durch das Verhältnis zwischen der
Störstellenkonzentration vom p-Typ zu der Störstellenkonzen
tration vom n-Typs bei einem p-n-Übergang bestimmt. Daher
wird, um die gleiche Durchbruchsspannung eines Drainüber
gangs wie in einer bekannten Offset-Struktur zu erhalten,
die in Fig. 18A dargestellt ist, die Störstellenkonzen
tration des Offsetbereiches 103 unter Berücksichtigung der
Störstellenkonzentration des Doppeloffsetbereiches 105
bestimmt, da der Offsetbereich 103 von dem Offsetbereich 105
umgeben wird. Es wird darauf hingewiesen, daß es möglich
ist, da die Störstellenkonzentration des Doppeloffset
bereiches 105 höher ist als die des Siliziumsubstrates 100,
die Trägerkonzentration in dem Offsetbereich 103 zu erhöhen.
Daher wird es möglich, der Widerstand des Offsetbereiches
103, der als eine Widerstandsschicht dient, zu vermindern.
Gemäß der Doppeloffsetstruktur dieser Ausführungsform wird
es möglich, die Störstellenkonzentration des Offsetbereiches
103 zu erhöhen, ohne die Durchbruchsspannung des Drainüber
ganges zu beeinträchtigen. Aus diesem Grunde wird es mög
lich, ein MIS-Transistor mit einer hohen Stehspannung zu
erhalten, welche eine hohe Stromverstärkung aufweist.
Darüberhinaus können die elektrischen Charakteristiken, wie
die zuvor erwähnte Durchbruchsspannung des Drainüberganges,
oder die Stromverstärkung unabhängig von der
Störstellenkonzentration des Siliziumsubstrates bestimmt
werden. Dies wird möglich, da der Teil, in dem der
Durchbruch geschieht, durch die Konzentrationsverteilung und
die Übergangstiefe des Offsetbereiches 103, des
Drainbereiches 101, und des Doppeloffsetbereiches 105
bestimmt wird. Allgemein gesprochen heißt dies, daß die
Störstellenkonzentration des Siliziumsubstrates 100 in einem
gewissen Umfang begrenzt wird. Der Grund dafür ist, daß wenn
die Störstellenkonzentration des Siliziumsubstrates 100 hoch
wird, die Betriebsgeschwindigkeit (der Zugriff) des MIS-
Transistors vermindert wird. Die verminderte Betriebs
geschwindigkeit tritt nicht nur in Folge der verminderten
Durchbruchsspannung sondern auch aufgrund der Tatsache auf,
daß sowohl die Übergangskapazität als auch die Gate-Kapazi
tät hoch sind. Hier kann die zuvor erwähnte Doppeloff
setstruktur übernommen werden, um einen weiten Bereich von
Störstellenkonzentrationen in einem Substrat- oder einem
Well-Bereich einzusetzen, wobei ein Designvorteil erhalten
wird.
Die Störstellenkonzentrationen, die in experimentell
hergestellten Proben verwendet werden, werden im folgenden
beschrieben. Die Probe ist ein MOS-Transistor mit hoher
Stehspannung vom P-Kanal-Typ, der in einem Siliziumsubstrat
100 ausgebildet ist, welcher eine Oberflächen-Störstellen
konzentration von 2,3 × 1016/cm3 aufweist. Sowohl die Ober
flächen-Störstellenkonzentration des Sourcebereiches 102 als
auch des Drainbereiches 101 sind 1,5 × 1019/cm3. Die Stör
stellenkonzentration des Doppeloffsetbereiches 105 beträgt 3
× 1017/cm3. Die Störstellenkonzentration des Offsetbereiches
103 ist in einem Bereich zwischen 4,0 × 1017-1,0 ×
1018/cm3 gesetzt. Die Dicke des Gateoxydfilmes beträgt 300
Angström. Die Gatelänge L des MIS-Transistors beträgt 2,625
Mikrometer. Die Gatebreite W des MIS-Transistors beträgt 6
Mikrometer. Die Offsetlänge OL des MIS-Transistors beträgt
1,5 Mikrometer.
Die Ergebnisse einer aktuellen Messung der
Durchbruchsspannung des Drainüberganges und der Beweglich
keit sind in den Fig. 2A und 2B dargestellt. In den
Fig. 2A und 2B stellen schwarze Kreise die zuvor erwähnte
Probe dar, wohingegen ein weißer Kreis die in Fig. 18A
gezeigte bekannte Offset-Gatestruktur darstellt, worin eine
Störstellenkonzentration des Offsetbereiches 103 2 ×
1017/cm3 beträgt. Wie in Fig. 2A dargestellt, weist die
Probe, wenn die Störstellenkonzentration hoch ist, ungefähr
die gleiche Durchbruchsspannung auf wie der Drainübergang
der bekannten Offset-Gatestruktur. Bezüglich der Beweglich
keit, wie in Fig. 2B dargestellt ist, gilt, daß wenn die
Störstellenkonzentration hoch ist, die Beweglichkeit der
Probe 1,1-1,4 mal so hoch ist wie die der bekannten
Offset-Gatestruktur. Daraus wird deutlich, daß die
Stromverstärkung der Probe höher ist als die einer bekannten
Offset-Gatestruktur.
Unter Bezugnahme auf Fig. 2A wird darauf hingewiesen, daß
wenn die Störstellenkonzentration des Offsetbereiches 103
höher als 7,4-1017/cm3 ist, die Durchbruchspannung des
Drainüberganges der Probe in einen Bereich fällt, in dem die
Durchbruchsspannung gesättigt ist oder bezüglich der Stör
stellenkonzentration nicht mehr variiert. Daher wird es mög
lich, eine sehr stabile Durchbruchsspannung zu erhalten, die
von kleinen Variationen in der Störstellenkonzentration
unabhängig ist. Wir glauben, daß das folgende Modell den
Grund erklärt, warum die Durchbruchsspannung gesättigt wird
bzw. nicht mehr variiert. Wenn die Störstellenkonzentration
höher als 7,4-1017/cm3 ist, wird die Ausbreitung einer
Sperrschicht bei einem P-N-Übergang im wesentlichen konstant
sein und daher wird der Teil, in dem der Avalanche-
Durchbruch auftritt, bei einem festen Teil des MIS-
Transistors liegen.
In den Fig. 3A und 4A sind jeweils die I-V-Charakteristiken
und die Durchbruchsspannung eines Drainüberganges einer
bekannten Offset-Gatestruktur dargestellt. Die Fig. 3B
und 4B zeigen jeweils die I-V-Charkateristiken und die
Durchbruchsspannung eines Drainüberganges der Probe, bei der
die Störstellenkonzentration des Offsetbereiches 103 1,0 ×
1018/cm3 beträgt. In den Fig. 3A und 3B zeigt jede I-V-
Charakteristik das Verhältnis zwischen einer Drain-Spannung
VD und eines Drainstromes ID, wenn eine Gate-Spannung VD von
0 V bis -16 V um -2 V geändert wird. Wie aus dem Vergleich
der Fig. 3A und 3B klar wird, ist der Drainstrom in einem
linearen Bereich bei niedriger Drain-Spannung steiler als
der der bekannten Offset-Gatestruktur. Aus diesem Grunde
wird die Stromverstärkung der Probe verbessert und der
Widerstand des Offsetbereiches 103 wird erheblich vermin
dert. Demgegenüber wird, wie in den Fig. 4A und 4B darge
stellt, selbst wenn die Störstellenkonzentration des Offset
bereiches 103 hoch ist, die Durchbruchsspannung des Drain
überganges der Probe nicht geringer als die der bekannten
Offset-Gatestruktur.
Ein optimaler Wert der Störstellenkonzentration des Offset
bereiches 103 wird im folgenden beschrieben. Wie in der Fig.
2B dargestellt, wird die Beweglichkeit umso höher, je höher
die Störstellenkonzentration des Offsetbereiches 103 wird.
Darüberhinaus wird, wie in Fig. 2A dargestellt, wenn die
Konzentration der Störstellen in dem Offsetbereich 103
bezüglich der Störstellenkonzentration des Doppeloffsetbe
reiches 105 zu gering wird, die Durchbruchsspannung benö
tigt, da der Offsetbereich 103 effektiv nicht gebildet wird.
Demgegenüber wird, wenn die Konzentration zu hoch wird, der
Offseteffekt auf ähnliche Art und Weise eliminiert. Daher
glauben wir, daß es einen optimalen Wert für die
Störstellenkonzentration des Offsetbereiches 103 giebt.
Die Fig. 5A und 5B zeigen die Ergebnisse einer Simulation,
wenn die Störstellenkonzentration des Offsetbereiches 103
geändert wird. Die Fig. 5A und 5B zeigen eine Verteilung
eines elektrischen Feldes, d. h. eine Verbreitung einer
Sperrschicht, wenn ein Substratpotential (Erde) zu der
Gateelektrode 302 und dem Sourcebereich 102 addiert wird,
und ein Potential von -16 V zu dem Drainbereich 101 addiert
wird. In Fig. 5A beträgt die Menge der implantierten
Störstellen vom p-Typ 0,8 × 1013. In diesem Fall wird das
elektrische Feld zwischen dem Offsetbereich 103 und dem
Drainbereich 101 begrenzt. Ein Durchbruch tritt entlang der
Linie A-A von Fig. 5A auf. Die Durchbruchsspannung wurde
mittels der Simulation zu -15,8 V errechnet. In Fig. 5B
beträgt die Menge der Störstellen vom p-Typ 2,0 × 1013. In
diesem Fall wird das elektrische Feld zwischen dem
Offsetbereich 103 und der Gateelektrode 302 begrenzt, das
heißt einer Ecke der Gateelektrode 302. Der Durchbruch tritt
entlang der Linie B-B von Fig. 5B auf. Die
Durchbruchsspannung wurde mittels der Simulation zu -14,5
Volt errechnet. Gemäß den zuvor erwähnten Ergebnissen ist es
wünschenswert, die Störstellenkonzentration des
Offsetbereiches 103 so auszulegen, daß die Stör
stellenkonzentration höher ist als die des Doppeloffsetbe
reiches 105, und niedriger ist als die des Drainbereiches
101. Darüberhinaus wird das elektrische Feld nicht lokal
konzentriert.
Fig. 6 zeigt das Verhältnis zwischen der Quantität einer
Störstelle vom p-Typ, die implantiert wurde, um den Offset
bereich 103 zu bilden, und der Durchbruchsspannung des
Drainüberganges der Probe, in dem der Doppeloffsetbereich
105 eine Konzentration von 3 × 1017 cm3 aufweist. Die Linie A
zeigt eine Characteristik, gemäß der der Durchbruch zwischen
dem Offsetbereich 103 und dem Drainbereich 101 auftritt, wie
in der Probe von Fig. 5. Die Linie B zeigt eine Charak
teristik, gemäß der, wenn der MIS-Transistor von einem Oxyd
film mit dickem Feld (LOCOS-Film) umgeben wird, der Durch
bruch an einer Ecke des Drainbereiches 101 auftritt. Die
Ecke liegt nicht an der Seite der Gateelektrode 302 sondern
an der Seite des LOCOS-Films. In diesem Fall hängt die
Durchbruchsspannung nicht von der Quantität der implemen
tierten Störstellen vom p-Typ ab. Die Linie C zeigt eine
Charakteristik, gemäß der der Durchbruch an der Ecke der
Gateelektrode 302 auftritt, wie in der in Fig. 5B gezeigten
Probe.
Wie sich aus Fig. 6 ergibt, gibt es einen optimalen Wert für
die Quantität der implementierten Störstellen zum Bilden des
Offsetbereiches 103 in Übereinstimmung mit der gewünschten
Durchbruchsspannung des Drainüberganges. Daher ist es
wünschenswert, die Quantität der implementierten Störstellen
so zu bestimmen, daß der Offsetbereich 103 eine optimale
Störstellenkonzentration zu der Störstellenkonzentration des
Doppeloffsetbereiches 105 aufweist.
Wie in den Fig. 24A und 25A dargestellt, wird sich die
Schwellwertspannung des MOS-Transistors selbst dann nicht
ändern, wenn die Offsetlänge OL sich ändert. Darüberhinaus
wird, wie in den Fig. 24B und 25B dargestellt, wenn die
Offsetlänge OL mehr als 1,5 µm beträgt, die Durchbruchsspan
nung des Drainüberganges ungefähr konstant, wodurch ein
Designvorteil erreicht wird. Im untersuchten Fall stellen
die in den Fig. 24A, 24B, 25A und 25B dargestellten Daten
den Mittelwert sowie den Wert von 3 σn-1 der Ergebnisse der
Messungen für 10 Experimentell hergestellte Proben dar, in
denen die Gatebreite W 6 µm, die Gatelänge L 2,625 µm und
der Drainstrom ID 1 Mikroampere beträgt.
Das Verfahren zur Herstellung eines CMOS-Transistors, wel
cher den oben beschriebenen MOS-Transistor vom p-Kanal-Typ
aufweist, wird im folgenden unter Bezugnahme auf die Fig.
7 bis 11 beschrieben.
In Fig. 8 wird ein Siliziumsubstrat vom p--Typ erstellt. Ein
Oxydfilm wird auf der Hauptoberfläche des Siliziumsubstrat
vom p--Typ aufgebracht. Eine Fotoresistschicht wird
aufgebracht und selektiv fotogeätzt, um den Bereich zu
bedecken, der einen Well-Bereich 100 vom n--Typ bilden wird.
Ein Well-Bereich 200 vom p--Typ wird gebildet, indem Bor
(B) in das Siliziumsubstrat vom p--Typ ionenimplantiert
wird. Die Fotoresistschicht wird dann entfernt. Eine
Fotoresistschicht wird dann aufgebracht und selektiv
fotogeätzt, so daß der Well-Bereich 200 vom p--Typ bedeckt
wird. Ein Well-Bereich 100 vom n--Typ wird gebildet, indem
Phosphor (P) in das Siliziumsubstrat vom p--Typ
ionenimplantiert wird. Die Fotoresistschicht wird dann
entfernt. Nachdem der Well-Bereich 100 vom n--Typ gebildet
wurde, wird ein Einfahren ("drive-in") durchgeführt, um die
Diffusionstiefe des Well-Bereiches 200 vom p--Typ und des
Well-Bereiches 100 vom n--Typ zu steuern. Es wird darauf
hingewiesen, daß die Fig. 7 bis 11 nur den Well-Bereich
200 vom p--Typ und den Well-Bereich 100 vom n--Typ
darstellen, ohne dabei andere Bereiche des Siliziumsubstrats
vom p--Typ zu zeigen.
Ein Nitridfilm wird dann selektiv ausgebildet. Eine LOCOS-
Oxydation wird durchgeführt, um einen Feldoxydfilm 301 zu
bilden. Der Nitridfilm und der Oxydfilm werden entfernt. Ein
Gateoxydfilm 300 mit einer Dicke von 300 bis 400 Å wird auf
der Hauptoberfläche des Siliziumsubstrates vom p--Typ ausge
bildet.
Eine polykristalline Siliziumschicht wird mittels eines
LPCVD- (low pressure chemical vapor deposition) Verfahrens
aufgebracht. Die polykristalline Siliziumschicht wird selek
tiv fortgeätzt, um eine Gateelektrode 302 zu bilden. Die
Oberfläche der Gateelektrode 302 wird oxydiert. Kanalstop
perbereiche 104 und 204, wie sie in Fig. 7 dargestellt sind,
können ausgebildet werden, wenn sie benötigt werden.
Störstellen vom n-Typ, wie beispielsweise Phosphor, werden
in den Well-Bereich 200 vom p--Typ und den Well-Bereich 100
vom n--Typ ionenimplantiert, um einen Doppeloffsetbereich
105 vom n--Typ und einen Offsetbereich 203 vom n--Typ in
einer selbstausrichtenden Art und Weise zu bilden, wobei die
Gateelektrode 302 als eine Maske verwendet wird. Eine
Wärmebehandlung wird durchgeführt, so daß die
Diffusionstiefen des Doppeloffsetbereiches 105 und des
Offsetbereich 203 tiefer sind als die von den Bereichen, die
die Drainbereiche 101 und 202 bilden werden, und um die
Störstellen vom n-Typ zu aktivieren. Es wird darauf
hingewiesen, daß die Wärmebehandlung simultan dann
durchgeführt werden kann, wenn die Oberfläche der
Gateelektrode 302 oxydiert wird. Wenn eine Abstimmung der
eingesetzten Energie die Diffusionstiefen des Doppeloff
setbereiches 105 und des Offsetbereiches 203 tiefer machen
kann, als die der Drainbereiche 101 und 102, kann auf die
Wärmebehandlung verzichtet werden. In den zuvor erwähnten
experimentell hergestellten Proben wird eine Phosphordosis
(P) von 7 × 1012 mit einer Energie von 90 KeV ionenimplan
tiert. Nachfolgend wird eine Wärmebehandlung für 40 Minuten
bei 1000°C durchgeführt.
In Fig. 9 wird eine Fotoresistschicht aufgebracht und selek
tiv fotogeätzt, um den Bereich freizulegen, der einen Off
setbereich 103 vom p--Typ bilden wird. Störstellen, wie bei
spielsweise Bor (B) werden in den Doppeloffsetbereich 105
ionenimplantiert, um den Offsetbereich 103 vom p--Typ zu
bilden. Die eingesetzte Energie der Ionenimplantation wird
so eingestellt, daß die Diffusionstiefe des Offsetbereiches
103 flacher ist als die des Doppeloffsetbereiches 105. Die
Quantität der implantierten Störstellen wird gleichfalls
justiert, so daß der Leitfähigkeitstyp (N) (conductivity
type) eines Teiles des Doppeloffsetbereiches 105 in den
entgegengesetzten Leitfähigkeitstyp (P) transformiert wird,
so daß die gewünschte Durchbruchsspannung des Drainübergan
ges erhalten wird. Die Fotoresistschicht wird entfernt. In
der oben erwähnten Probe wird Bor (B) mit einer Dosis von
1,6 × 1013 ionenimplantiert, wobei die implantierte Energie
30 KeV beträgt. Nach der Wärmebehandlung wird die Diffu
sionstiefe des Offsetbereiches 103 und die des Doppeloffset
bereiches 105 jeweils ungefähr 0,1 µm und 0,3 µm betragen.
In Fig. 10 wird eine Fotoresistschicht aufgebracht und
selektiv fotogeätzt, um den Bereich freizulegen, der einen
Sourcebereich 102 vom p+-Typ und den Drainbereich 101 eines
MOS-Transistors vom p-Kanal-Typ bilden wird. Störstellen,
wie beispielsweise Bor (B) werden in den Doppeloffsetbereich
105 ionenimplantiert, um den Sourcebereich 102 und den
Drainbereich 101 zu bilden. Die Diffusionstiefe des Source
bereiches 102 und des Drainbereiches 101 beträgt 0,25 µm.
Die Fotoresistschicht wird dann entfernt.
In Fig. 11 wird eine Fotoresistschicht aufgebracht und
selektiv fotogeätzt, um die Bereiche freizulegen, die einen
Sourcebereich 201 vom n+-Typ und den Drainbereich 202 eines
MOS-Transistors vom n-Kanal-Typ bilden werden. Störstellen,
wie beispielsweise Arsen (As) werden in den Offsetbereich
203 ionenimplantiert, um den Sourcebereich 201 und den
Drainbereich 202 zu bilden.
Nach Aktivierung der Störstellen wird ein Passivierungsfilm
303 ausgebildet. Kontaktlöcher werden selektiv in dem Passi
vierungsfilm 303 geöffnet. Elektrodenanschlüsse 304 werden
dann selektiv ausgebildet. Auf diese Art und Weise wird der
in Fig. 7 dargestellte CMOS hergestellt.
Gemäß dem zuvor beschriebenen Herstellungsverfahren ist es
nötig, drei Fotoätzverfahren und vier Ionenimplantations
schritte durchzuführen, um die Stehspannungsstruktur zu
erhalten, nachdem die Gateelektrode 302 ausgebildet wurde.
Dies liegt daran, daß der Doppeloffsetbereich 105 des MOS-
Transistors vom p-Kanal-Typ und der Offsetbereich 203 des
MOS-Transistor vom n-Kanal-Typ simultan ausgebildet werden.
Auf diese Art und Weise wird die Anzahl der Fotoätzschritte
in dieser Ausführungsform um einen Schritt geringer sein als
die bei dem bekannten Verfahren, das in den Fig. 22 bis
23 dargestellt ist.
Darüberhinaus wird es möglich, wenn der MOS-Transistor vom
p-Kanal-Typ des CMOS-Transistors die zuvor beschriebene Dop
peloffsetstruktur aufweist, die Stromverstärkung des MOS-
Transistors vom p-Kanal-Typ zu verbessern, selbst wenn seine
Größe klein ist. Daher wird eine Integrierung leicht, da es
möglich ist, zwischen dem Strom des MOS-Transistors vom p-
Kanal-Typ und dem MOS-Transistor vom n-Kanal-Typ
abzugleichen, selbst wenn die Größen dieser Transistoren
klein sind.
Weiter Ausführungsformen der vorliegenden Erfindung sollen
im folgenden unter Bezugnahme auf die Fig. 12 bis 17
beschrieben werden.
In Fig. 12 hat ein MOS-Transistor vom p-Kanal-Typ die zuvor
beschriebene Doppeloffsetstruktur nicht nur auf der Seite
des Drainbereiches 101, sondern auch auf der Seite des
Sourcebereiches 102.
In Fig. 13 weist ein MOS-Transistor vom p-Kanal-Typ die Dop
peloffsetstruktur nicht nur auf der Seite der Gateelektrode
302, sondern auch auf der Seite des Feldoxydfilms 301 unter
Berücksichtigung des Durchbruches auf, welcher an der Kante
des Drainbereiches 101 auf der Seite des Feldoxydfilmes 301
auftritt.
Wie in den Fig. 14 bis 16 dargestellt, kann der Leitfä
higkeitstyp des Kanals des MOS-Transistors, welcher die Dop
peloffsetstruktur aufweist, nicht nur vom p-Typ, sondern
auch vom n-Typ sein. In den Fig. 14 bis 16 wird ein Dop
pelbereich 205 vom p--Typ ausgebildet. Im Hinblick auf
einen Programmierschaltkreis eines nichtflüchtigen
Speichers, wie einem EPROM (löschbarer PROM), ist es
bekannt, daß Programmiercharakteristiken verbessert werden,
indem eine Stromverstärkung eines MOS-Transistors vom n-
Kanal-Typ verbessert wird. Daher ist es wirksam, die
Doppeloffsetstruktur für den MOS-Transistor vom n-Kanal-Typ
zu übernehmen. Hier ist, bei einem EPROM oder einem EEPROM
(elektrisch löschbarer PROM), die Programmierspannung im
allgemeinen 12 ± 0,5 Volt. Daher wird eine Stehspannung von
mehr als 18 Volt benötigt.
In den zuvor beschrieben Ausführungsformen umgibt der Dop
peloffsetbereich 105, 205 nicht nur den Offsetbereich 103,
203, sondern auch den Sourcebereich 102, 201 und den Drain
bereich 101, 202; der Doppeloffsetbereich 105, 205 kann aber
auch, wie in Fig. 17 gezeigt, nur den Offsetbereich 103, 203
umgeben. Indessen wird darauf hingwiesen, daß es nötig wird,
wenn die in Fig. 17 gezeigte Struktur übernommen wird, das
Verhältnis zwischen der Störstellenkonzentration des Offset
bereiches 103 und des des Doppeloffsetbereiches 105, das
Verhältnis zwischen der Störstellenkonzentration des Drain
bereiches 101 und des Doppeloffsetbereiches 105, sowie das
Verhältnis zwischen der Störstellenkonzentration des
Drainbereiches 101 und des Siliziumsubstrates 100 zu berück
sichtigen. Indessen wird mit einer Struktur, wie sie in Fig.
1 dargestellt ist, es nur nötig sein, das Verhältnis zwi
schen der Störstellenkonzentration des Offsetbereiches 103
und des Doppeloffsetbereiches 105, sowie das Verhältnis
zwischen der Störstellenkonzentration des Drainbereiches 101
und des Doppeloffsetbereiches 105 zu berücksichtigen. Aus
diesem Grunde kann die in Fig. 1 dargestellte Struktur
einfacher aufgebaut sein, als die in Fig. 17 dargestellte.
Der Gateisolierungsfilm des MOS-Transistors kann auch aus
einem anderen isolierenden Film als den Oxydfilm bestehen,
wie beispielsweise aus einem Nitridfilm.
Zusammenfassend kann also festgestellt werden:
Ein MIS-Transistor mit hoher Stehspannung weist einen Off
setbereich und einen Doppeloffsetbereich in einem Bereich
eines Halbleitersubstrates auf. Der Bereich des Halbleiter
substrates ist von einem ersten Leitfähigkeitstyp. Der Off
setbereich verbindet mit einem Drainbereich, und weist einen
zweiten Leitfähigkeitstyp auf. Eine Störstellenkonzentration
des Offsetbereiches ist niedrieger als die des Drainberei
ches. Der Doppeloffsetbereich ist von dem ersten Leitfähig
keitstyp. Wenigstens ein Teil des Doppeloffsetbereiches
überlappt den Offsetbereich. Eine Störstellenkonzentration
des Doppeloffsetbereiches ist höher als die des Bereiches
des Halbleitersubstrates. Die offenbarte Struktur führt zu
einer verbesserten Stromverstärkung des MIS-Transistors.
Ein Verfahren zur Herstellung eines CMOS, der einen derarti
gen MIS-Transistor aufweist, vermindert die Anzahl der Her
stellungsschritte, da der Doppeloffsetbereich eines MIS-
Transistors vom ersten Leitfähigkeits-Kanal-Typ und der Off
setbereich eines zweiten MIS-Transistors eines zweiten Leit
fähigkeits-Kanal-Typs simultan hergestellt werden.
Claims (28)
1. MIS-Transistor mit hoher Stehspannung, mit:
einem Halbleitersubstrat, welches eine Hauptoberfläche und einen benachbarten Bereich zu der Hauptoberfläche aufweist, wobei der Bereich einen ersten Leitfähig keitstyp aufweist;
Source- und Drainbereiche, die in dem Bereich des Halb leitersubstrates ausgebildet sind, und die einen zwei ten Leitfähigkeitstyp aufweisen;
einem Offsetbereich, der in dem Bereich des Halbleiter substrates ausgebildet ist, der mit dem Drainbereich verbindet, und der den zweiten Leitfähigkeitstyp auf weist, wobei eine Störstellenkonzentration des Offset bereiches geringer ist als die des Drainbereiches;
einem Doppeloffsetbereich, der in dem Bereich des Halb leitersubstrates ausgebildet ist, wobei wenigstens ein Teil des Doppeloffsetbereiches den Offsetbereich über lappt, wobei der Doppeloffsetbereich den ersten Leitfä higkeitstyp aufweist und eine Störstellenkonzentration aufweist, die höher ist als die in dem Bereich des Halbleitersubstrats;
einem Gateisolierungsfilm, der auf der Hauptoberfläche ausgebildet ist; und
einer Gateelektrode, die auf dem Gateisolierungsfilm ausgebildet ist, und die zwischen dem Sourcebereich und dem Offsetbereich angeordnet ist, wobei der Offsetbe reich zwischen der Gateelektrode und dem Drainbereich angeordnet ist.
einem Halbleitersubstrat, welches eine Hauptoberfläche und einen benachbarten Bereich zu der Hauptoberfläche aufweist, wobei der Bereich einen ersten Leitfähig keitstyp aufweist;
Source- und Drainbereiche, die in dem Bereich des Halb leitersubstrates ausgebildet sind, und die einen zwei ten Leitfähigkeitstyp aufweisen;
einem Offsetbereich, der in dem Bereich des Halbleiter substrates ausgebildet ist, der mit dem Drainbereich verbindet, und der den zweiten Leitfähigkeitstyp auf weist, wobei eine Störstellenkonzentration des Offset bereiches geringer ist als die des Drainbereiches;
einem Doppeloffsetbereich, der in dem Bereich des Halb leitersubstrates ausgebildet ist, wobei wenigstens ein Teil des Doppeloffsetbereiches den Offsetbereich über lappt, wobei der Doppeloffsetbereich den ersten Leitfä higkeitstyp aufweist und eine Störstellenkonzentration aufweist, die höher ist als die in dem Bereich des Halbleitersubstrats;
einem Gateisolierungsfilm, der auf der Hauptoberfläche ausgebildet ist; und
einer Gateelektrode, die auf dem Gateisolierungsfilm ausgebildet ist, und die zwischen dem Sourcebereich und dem Offsetbereich angeordnet ist, wobei der Offsetbe reich zwischen der Gateelektrode und dem Drainbereich angeordnet ist.
2. MIS-Transistor mit hoher Stehspannung nach Anspruch 1,
worin eine Diffusionstiefe des Doppeloffsetbereiches
tiefer ist als die des Offsetbereiches.
3. MIS-Transistor mit hoher Stehspannung nach Anspruch 2,
worin die Diffusionstiefe des Doppeloffsetbereiches
tiefer ist als die des Drainbereiches.
4. MIS-Transistor mit hoher Stehspannung nach Anspruch 2,
worin der Doppeloffsetbereich den Offsetbereich umgibt.
5. MIS-Transistor mit hoher Stehspannung nach Anspruch 3,
worin der Doppeloffsetbereich den Offsetbereich und den
Drainbereich umgibt.
6. MIS-Transistor mit hoher Stehspannung nach Anspruch 1,
worin die Störstellenkonzentration des Bereiches sich
in einem Bereich zwischen 1 bis 5 × 1016 pro cm3 bewegt,
die Störstellenkonzentration des Drainbereiches in
einem Bereich zwischen 1019 bis 1020 pro cm3 gesetzt ist,
die Störstellenkonzentration des Offsetbereiches in
einem Bereich zwischen 1017 bis 1018 pro cm3 gesetzt ist,
und die Störstellenkonzentration des Doppeloffset
bereiches in einem Bereich zwischen 1017 bis 1018 pro cm3
gesetzt ist.
7. MIS-Transistor mit hoher Stehspannung nach Anspruch 1,
worin eine Gatelänge der Gateelektrode mehr als 1 µm
ist.
8. MIS-Transistor mit hoher Stehspannung nach Anspruch 7,
worin die Gatelänge mehr als 2 µm ist.
9. MIS-Transistor mit hoher Stehspannung nach Anspruch 1,
worin die Störstellenkonzentration des Offsetbereiches
mehr als 7,4 × 1017 pro cm3 ist.
10. MIS-Transistor mit hoher Stehspannung nach Anspruch 1,
worin eine Offsetlänge des Offsetbereiches länger als
1 µm ist.
11. MIS-Transistor mit hoher Stehspannung nach Anspruch 10,
worin die Offsetlänge mehr als 1,5 µm ist.
12. MIS-Transistor mit hoher Stehspannung nach Anspruch 1,
welcher des weiteren aufweist:
einen zweiten Offsetbereich, der in dem Bereich des Halbleitersubstrates ausgebildet ist, und der mit dem Sourcebereich verbindet, wobei der zweite Offsetbereich den zweiten Leitfähigkeitstyp aufweist und eine Stör stellenkonzentration, die geringer ist als die des Sourcebereiches;
einen zweiten Doppeloffsetbereich, der in dem Bereich des Halbleitersubstrates ausgebildet ist, wobei wenig stens ein Teil des zweiten Doppeloffsetbereiches den zweiten Offsetbereich überlappt, und wobei der zweite Doppeloffsetbereich den ersten Leitfähigkeitstyp auf weist, sowie eine Störstellenkonzentration, die größer ist als die in dem Bereich des Halbleitersubstrates; und
worin die Gateelektrode zwischen dem Offsetbereich und dem zweiten Offsetbereich angeordnet ist.
einen zweiten Offsetbereich, der in dem Bereich des Halbleitersubstrates ausgebildet ist, und der mit dem Sourcebereich verbindet, wobei der zweite Offsetbereich den zweiten Leitfähigkeitstyp aufweist und eine Stör stellenkonzentration, die geringer ist als die des Sourcebereiches;
einen zweiten Doppeloffsetbereich, der in dem Bereich des Halbleitersubstrates ausgebildet ist, wobei wenig stens ein Teil des zweiten Doppeloffsetbereiches den zweiten Offsetbereich überlappt, und wobei der zweite Doppeloffsetbereich den ersten Leitfähigkeitstyp auf weist, sowie eine Störstellenkonzentration, die größer ist als die in dem Bereich des Halbleitersubstrates; und
worin die Gateelektrode zwischen dem Offsetbereich und dem zweiten Offsetbereich angeordnet ist.
13. MIS-Transistor mit hoher Stehspannung nach Anspruch 1,
welcher des weiteren aufweist:
einen Feldoxydfilm, der den MIS-Transistor umgibt;
einen zweiten Offsetbereich, der in dem Bereich des Halbleitersubstrates zwischen dem Drainbereich und dem Feldoxydfilm ausgebildet ist, und der mit dem Drainbe reich verbindet, wobei der zweite Offsetbereich den zweiten Leitfähigkeitstyp aufweist, sowie eine Stör stellenkonzentration, die geringer ist als die des Drainbereiches, und
worin der Teil des Doppeloffsetbereiches den zweiten Offsetbereich überlappt.
einen Feldoxydfilm, der den MIS-Transistor umgibt;
einen zweiten Offsetbereich, der in dem Bereich des Halbleitersubstrates zwischen dem Drainbereich und dem Feldoxydfilm ausgebildet ist, und der mit dem Drainbe reich verbindet, wobei der zweite Offsetbereich den zweiten Leitfähigkeitstyp aufweist, sowie eine Stör stellenkonzentration, die geringer ist als die des Drainbereiches, und
worin der Teil des Doppeloffsetbereiches den zweiten Offsetbereich überlappt.
14. MIS-Transistor mit hoher Stehspannung nach Anspruch 1,
worin der erste Leitfähigkeitstyp ein n-Typ und der
zweite Leitfähigkeitstyp ein p-Typ ist.
15. MIS-Transistor mit hoher Stehspannung nach Anspruch 1,
worin der erste Leitfähigkeitstyp ein p-Typ und der
zweite Leitfähigkeitstyp ein n-Typ ist.
16. Verfahren zur Herstellung eines CMOS-Transistors, wel
ches die Schritte aufweist:
- a) Erstellen eines Halbleitersubstrats, welches einen ersten Bereich sowie einen zweiten Bereich auf weist, wobei der erste Bereich einen ersten Leitfä higkeitstyp aufweist und der zweite Bereich einen zweiten Leitfähigkeitstyp aufweist;
- b) Ausbilden eines isolierenden Filmes, welcher Ober flächen der ersten und zweiten Bereiche bedeckt;
- c) Ausbilden einer ersten Gateelektrode und einer zwei ten Gateelektrode auf dem isolierenden Film über jeweils den ersten und zweiten Bereichen;
- d) Implantieren von Störstellen eines ersten Leitfä higkeitstyps in die ersten und zweiten Bereiche, um erste Diffusionsbereiche zu bilden, wobei die ersten und zweiten Gateelektroden als eine Maske verwendet werden, wobei eine Störstellenkonzentra tion in den ersten Diffusionsbereichen höher ist als die in dem ersten Bereich;
- e) Implantieren von Störstellen eines zweiten Leitfä higkeitstyps in wenigstens einem der ersten Diffu sionsbereiche in dem ersten Bereich, um einen Off setbereich zu bilden, wobei der eine der ersten Diffusionsbereiche ein Doppeloffsetbereich ist, und wobei wenigstens ein Teil des Doppeloffsetbereiches mit dem Offsetbereich überlappt;
- f) Implantieren von Störstellen eines zweiten Leitfä higkeitstyps in den ersten Bereich, um einen ersten Sourcebereich und einen ersten Drainbereich zu bil den, wobei eine Störstellenkonzentration des Off setbereiches niedriger ist als die in dem ersten Drainbereich, und wobei der erste Drainbereich mit dem Offsetbereich verbindet und der Offsetbereich zwischen der ersten Gateelektrode und dem ersten Drainbereich angeordnet ist; und
- g) Implantieren von Störstellen eines ersten Leitfä higkeitstyps in den zweiten Bereich, um einen zwei ten Sourcebereich und einen zweiten Drainbereich zu bilden, wobei eine Störstellenkonzentration des zweiten Sourcebereiches und des zweiten Drainberei ches höher ist als die in den ersten Diffusionsbe reichen.
17. Verfahren zur Herstellung eines CMOS-Transistors nach
Anspruch 16, worin eine Diffusionstiefe des Doppeloff
setbereiches tiefer ist als die des Offsetbereiches.
18. Verfahren zur Herstellung eines CMOS-Transistors nach
Anspruch 17, worin die Diffusionstiefe des Doppeloff
setbereiches tiefer ist als die des Drainbereiches.
19. Verfahren zur Herstellung eines CMOS-Transistors nach
Anspruch 17, worin der Doppeloffsetbereich den Offset
bereich umgibt.
20. Verfahren zur Herstellung eines CMOS-Transistors nach
Anspruch 18, worin der Doppeloffsetbereich den Offset
bereich und den ersten Drainbereich umgibt.
21. Verfahren zur Herstellung eines CMOS-Transistors nach
Anspruch 16, worin die Störstellenkonzentration des
ersten Bereiches in einen Bereich zwischen I bis
5 × 1016 pro cm3 gesetzt ist, die Störstellenkonzentra
tion des ersten Drainbereiches in einem Bereich zwi
schen 1019 bis 1020 cm3 gesetzt ist, die Störstellenkon
zentration des Offsetbereiches in einem Bereich zwi
schen 1017 bis 1018 pro cm3 gesetzt ist, und die Stör
stellenkonzentration des Doppeloffsetbereiches in einem
Bereich zwischen 1017 bis 1018 pro cm3 gesetzt ist.
22. Verfahren zur Herstellung eines CMOS-Transistors nach
Anspruch 16, worin die Gatelängen der ersten und zwei
ten Gateelektrode länger als 1 µm sind.
23. Verfahren zur Herstellung eines CMOS-Transistors nach
Anspruch 22, worin die Gatelängen mehr als 2 µm sind.
24. Verfahren zur Herstellung eines CMOS-Transistors nach
Anspruch 16, worin die Störstellenkonzentration des
Offsetbereiches höher als 7,4 × 1017 pro cm3 ist.
25. Verfahren zur Herstellung eines CMOS-Transistors nach
Anspruch 16, worin eine Offsetlänge des Offsetbereiches
mehr als 1 µm beträgt.
26. Verfahren zur Herstellung eines CMOS-Transistors nach
Anspruch 25, worin die Offsetlänge mehr als 1,5 µm
beträgt.
27. Verfahren zur Herstellung eines CMOS-Transistors nach
Anspruch 16, worin der erste Leitfähigkeitstyp ein n-
Typ und der zweite Leitfähigkeitstyp ein p-Typ ist.
28. Verfahren zur Herstellung eines CMOS-Transistors nach
Anspruch 16, worin der erste Leitfähigkeitstyp ein p-
Typ und der zweite Leitfähigkeitstyp ein n-Typ ist.
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8110 | Request for examination paragraph 44 | ||
8120 | Willingness to grant licences paragraph 23 | ||
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Owner name: DENSO CORP., KARIYA, AICHI, JP |
|
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
R071 | Expiry of right |