DE2837028C2 - - Google Patents
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Description
Die Erfindung betrifft einen Sperrschicht-Feldeffekttransistor
mit den Merkmalen des Oberbegriffs von Anspruch 1 (vgl.
US-PS 36 56 031).
Bei einem Sperrschicht-Feldeffekttransistor (nachfolgend kurz
J-FET genannt), ist der Drainstrom proportional zum Quadrat
der Gatespannung. In dieser Hinsicht unterscheidet sich der
J-FET von einem Bipolartransistor, bei dem der Kollektorstrom
eine exponentielle Abhängigkeit von der Basisspannung
aufweist. Der J-FET wird derzeit für verschiedene Anwendungsgebiete,
wie auf dem Audiogerätebereich, verwendet. Gerade
auf diesem Gebiet wird der J-FET meist im Rahmen von
integrierten Schaltungen verwendet. In jüngerer Zeit wurde es
erforderlich, diesen J-FET und den bipolaren Transistor auf
einem einzigen monolithischen Substrat zu erzeugen, um eine
integrierte Schaltung (IC) herzustellen. Es werden derzeit
verschiedene Versuche unternommen, um eine derartige integrierte
Schaltung zu verwirklichen.
Die Vorzüge einer solchen integrierten Schaltung sind:
- 1. Durch Einfügen des J-FET in das IC kann eine Eingangsimpedanz erhöht werden.
- 2. Die Eingangsimpedanz des J-FET ist hoch, und deshalb kann die Verstärkung der ersten Stufe eines Audioverstärkers durchgeführt werden, ohne Rauschprobleme zu erzeugen.
- 3. Der Grad an Freiheit für den Schaltungsentwurf kann erhöht werden, womit einer Verringerung der Anzahl von Teilen mit niedrigem Rauschen einhergeht und eine Verwirklichung einer hohen Integrationsdichte.
- 4. Die erforderliche Chipfläche (Halbleiterplättchenfläche) und die Kosten können im Vergleich zu dem Fall, in welchem der J-FET unabhängig vom IC verwendet wird, verringert werden, und Rauschen, das an Zwischenverbindungsvorrichtungen usw. entsteht, kann reduziert werden.
Bei einem gewöhnlichen J-FET mit obenliegendem Gate
(Frontgate), bei dem eine Gatediffusion in eine epitaktisch
gezüchtete Schicht eingebracht ist, ist die Kanaldicke
durch die Differenz zwischen der Dicke der epitaktischen Schicht
und der Diffusionstiefe einer Gatediffusionszone bestimmt, und
eine Steuerung dieser Differenz muß sehr genau sein.
Bei der Erzeugung eines J-FET zusammen mit einem bipolaren
Transistor in einem IC ist der Aufbau mit einer in Fig. 1
gezeigten Back-Gate-Struktur (mit einem unterhalb der
Kanalzone liegenden Gate) benutzt worden. Fig. 1 zeigt einen
p-Kanal-J-FET, der auf herkömmliche Weise zusammen mit einem
Bipolartransistor in einer integrierten Schaltung erzeugt worden
ist. D. h., es wird ein J-FET mit einem Oberflächenkanal und
einer Back-Gate-Struktur für das IC verwendet, da es beim
Herstellungsprozeß, der die Erzeugung eines solchen J-FET
einschließt, möglich ist, eine Kanalzone ohne thermische
Behandlung mit derart hoher Temperatur zu erzeugen, daß die
Basisdicke des Bipolartransistors geändert wird. Und deshalb
ist es möglich, stabile Gleichstromeigenschaften zu erhalten.
Fig. 1 zeigt eine generelle Struktur eines J-Fet mit Back-Gate.
Eine Back-Gate-Zone 2 einer n-leitenden epitaktischen Schicht
mit einem spezifischen Volumenwiderstand von 1-3 Ω · cm ist auf
einem p-leitenden Substrat gebildet. Eine Sourcezone 3 und eine
Drainzone 4, die durch diffundierte Zonen mit p⁺-Leitfähigkeit
gebildet sind, werden gleichzeitig mit der Erzeugung einer
Basiszone eines (in Fig. 1 nicht gezeigten) Bipolartransistors
erzeugt, der ebenfalls in der n-leitenden epitaktischen Schicht
2 gebildet ist. Eine n⁺-leitend diffundierte Gatekontaktzone 5
ist außerdem in der n-Epitaxieschicht 2 gebildet. Mit Hilfe
einer Ionenimplantation durch die obere Oberfläche der
epitaktischen Schicht 2 wird eine p-leitende Kanalzone 6 niedriger
Konzentration und präziser Tiefe gebildet. Eine thermisch
gezüchtete Oxidschicht 7 und Metallelektroden 8 S , 8 D und 8 G für
Source 3, Drain 4 und Gate 5 sind auf speziellen Teilen des
Substrats gebildet, wie es in Fig. 1 gezeigt ist.
Die Arbeitsweise dieses J-FET beruht darauf, daß der
Leitwert der Kanalzone 6 durch eine an die Gatezone 2 angelegte
Spannung gesteuert wird. Die Leitwertsteuerung wird vorgenommen,
indem über die Gateelektrode 8 G einem Teil der
Back-Gate-Zone 2, der unter der Kanalzone 6 liegt, eine
Vorspannung aufgeprägt wird.
Da die Kanalzone dieser Art J-FET an der Oberfläche gebildet
ist, sind die Dicke und die Fremdstoffkonzentration der
Kanalzone 6 nicht stark durch die Dicke und die Fremdstoffkonzentration
der Epitaxieschicht 2 beeinflußt. Dies ist ein Vorzug bei der
Herstellung, und diese Größen sind meist nur durch eine
Dotierstoff- oder Fremdstoffmenge bestimmt, die durch die
Oberfläche eingebracht wird. Daher kann die einen niedrigen spezifischen
Widerstandswert aufweisende Kanalzone 6 präzise
erzeugt werden, beispielsweise durch Ionenimplantation.
Die in Fig. 1 gezeigte Vorrichtung besitzt jedoch folgende
Nachteile: Da die die Kanalzone 6 durchlaufenden Träger
durch die Gatevorspannung gesteuert werden, die von der Unterseite
der Kanalzone 6 zugeführt wird, laufen die Ladungsträger
nur in der Nähe der Oberfläche der Kanalzone 6, was zu
Rauschproblemen führt. Dies ist verschiedenen Rauschursachen zuzuschreiben,
wie der Rekombination und Erzeugung von Ladungsträgern
durch Oberflächenzustände an der Grenzfläche zwischen der Oxidschicht
7 und der Kanalzone 6 und Fehlern an der Oberfläche
aufgrund von Störungen, die während der Herstellungsverarbeitung
entstanden sind.
Zur Überwindung dieser Nachteile gibt es verschiedene Vorschläge,
mit denen verhindert werden soll, daß die Ladungsträger
an der Oberfläche der Kanalzone 6 laufen.
Als erstes vorgeschlagenes Beispiel zeigt Fig. 2 einen J-FET,
bei dem eine Elektrode 8 c h für das Anlegen einer Spannung auf
einer thermisch gezüchteten Oxidschicht 7 an der Oberfläche
einer Kanalzone 6 gebildet ist. Durch Verwendung der Elektrode
8 c h kann eine Inversionszone 9 an der Oberfläche
der Kanalzone 6 hergestellt werden, wodurch verhindert wird,
daß Ladungsträger an der Grenzfläche zwischen Kanalzone 6
und thermisch gezüchteter Oxidschicht 7 fließen, und dadurch
wird das 1/f-Rauschen verringert. Solches Rauschen wird verursacht
durch Schwankungen der Ladungsträger, die durch Oberflächenzustände
an der Frequenzschicht von Kanalzone 6 und
thermisch gezüchteter Oxidschicht 7 ausgelöst werden, und je
niedriger die Frequenz ist, desto größer ist das Rauschen.
Das 1/f-Rauschen ist ein großes Problem im Audiobereich, bei
der Datenaufnahme, im Instrumentebereich und bei der Vorverstärkung.
Wenn auch die Inversionsschicht 9 in der Kanalzone
6 des J-FET gebildet werden kann, ist gewöhnlich eine
hohe Spannung von mehr als 10 V erforderlich, die von der Dicke
der thermisch gezüchteten Oxidschicht 7 abhängt. Und dies ist
für gewöhnlich IC's nicht geeignet.
Ein zweites vorgeschlagenes Beispiel sieht so aus, daß eine
Schicht hohen Widerstands, wie eine eigenleitende Halbleiterschicht
oder Intrinsic-Halbleiterschicht (i-Schicht) an der
Oberfläche einer Kanalzone 6 gebildet wird, um einen Oberflächenladungsträgerfluß
der Kanalzone 6 auszuschalten. Bei dieser
Methode bewegen sich die Ladungsträger leicht von der Kanalzone
6 zur i-Schicht, da die Dotierstoffkonzentration der
i-Schicht niedrig ist, die Rekombination in der i-Schicht
durch diese beweglichen Ladungsträger ausgeführt wird und
noch immer Rauschquellen an der Oberfläche existieren. Deshalb
kann keine drastische Verringerung des Rauschens erwartet
werden.
Ein drittes vorgeschlagenes Beispiel
sieht so aus, daß eine n-leitende
Schicht, also eines Leitfähigkeitstyps, der zu dem einer p-Kanalzone
6 entgegengesetzt ist, über der gesamten Oberfläche der
Kanalzone 6 gebildet wird. In diesem Fall muß die n-Schicht
an der Oberfläche eine niedrige Dotierstoffkonzentration aufweisen,
um eine Verringerung der Durchbruchspannung zwischen
Source und Drain zu verhindern. Ein J-FET mit einer solchen
n-Schicht niedriger Dotierstoffkonzentration weist ebenfalls
Probleme des Oberflächen-Rekombinationsrauschens auf, ähnlich
wie im Fall der zuvor genannten i-Schicht. Daneben ist die
Steuerung der Kanaltiefe schwierig und streuen die Werte des
Sättigungsdrainstroms I DSS in einer einzigen Charge, da sich
eine Verarmungsschicht eines pn-Übergangs an der Grenzschicht
zwischen der n-Schicht und der Kanalzone 6 sowohl in die
n-Oberflächenschicht als auch in die Kanalzone 6 erstreckt.
Wenn man auf der gesamten Oberfläche der Oberflächenkanalzone
6 eine n⁺-leitende Schicht mit hoher Dotierstoffkonzentration
erzeugte, verschwände der Effekt des Oberflächenrekombinationsrauschens
und könnte die Steuerung der Kanaltiefe
leicht gemacht werden, da sich die Verarmungsschicht lediglich
in Richtung der Kanalzone 6 erstreckt. Dies sind Vorzüge für
den J-FET, aber die Durchbruchspannung zwischen Source 3 und
Drain 4 wird niedriger, was eine solche Vorrichtung unpraktisch
macht.
Eine Widerstandszone eines IC, das den J-FET mit Oberflächenkanal
gemäß Fig. 1 oder Fig. 2 enthält, kann in der Epitaxieschicht
gleichzeitig mit der Bildung des Oberflächenkanals
des J-FET erzeugt werden, indem eine Ionenimplantation angewendet
wird. Ein Widerstand für diesen Zweck sollte eine gute
Linearität gegenüber der angelegten Spannung aufweisen, und
deshalb sollte die Abschnürspannung des Widerstands vorzugsweise
groß sein. Andererseits sollte die Abschnürspannung
des J-FET im Gegensatz zum Fall des Widerstands klein sein.
Folglich ist es extrem schwierig, gleichzeitig in einem
monolithischen Halbleiter-IC eine Widerstandszone und eine
Oberflächenkanalzone des J-FET zu erzeugen.
Ferner besitzt das IC folgendes Problem: Im allgemeinen sind
bipolare Transistoren, die in einem IC gebildet sind, npn-
Transistoren, und es ist zu bevorzugen, daß ein solches IC
durch eine einzige Spannungsquelle betrieben wird, die eine
einzige Spannung von einem positiven Anschluß und einem
negativen Anschluß liefert. Beispielsweise sollten J-FET(s)
in einem IC, das für Audiogeräte wie Magnetbandgeräte verwendet
wird, vorzugsweise mit einer einzigen Spannungsquelle
arbeiten. In einem solchen IC muß der J-FET oder müssen die J-
FET's, der bzw. die mit einem oder mehreren npn-Transistoren
kombiniert verwendet werden, vom n-Kanal-Typ sein. J-FET(s)
in einem IC, das mit einer einzigen Spannungsquelle niedriger
Spannung betrieben werden soll, sollten vorzugsweise vom
n-Kanal-Typ sein. Um solche n-Kanal-J-FET(s) mit einem Back-
Gate im IC zu bilden, ist es erforderlich, eine p-leitende
Mulde zu erzeugen, die in der n-Epitaxie-Zone zu einer Gatezone
wird. Deshalb sollte das IC einen Aufbau haben, wie er
in Fig. 3 gezeigt ist.
Die Vorrichtung gemäß Fig. 3 besitzt einen Aufbau,
bei dem auf einem monolithischen Substrat 1 auf der Basis der
Grundkonstruktion der Fig. 1 ein n-Kanal-J-FET (NCHFT) in
einer p-leitenden Mulde 11 a, ein bipolarer Transistor BPTR
und ein Widerstand RST gebildet sind. Wie Fig. 3 zeigt, ist
auf einem p-leitenden Halbleitersubstrat 1 mit n-leitenden
vergrabenen Zonen 10 a, 10 b und 10 c eine n-Epitaxieschicht 2
gebildet. Dann sind in der n-Epitaxieschicht 2 p⁺-Isolierzonen
29 gebildet und die p-leitende Mulde 11 a, die zu einem Back-
Gate wird, und eine p-leitende Mulde 11 b, die eine Widerstandszone
umfaßt, sind in der n-Epitaxieschicht 2 gebildet. Eine
p⁺-Gatekontaktzone 12 ist durch Diffusion in der p-leitenden
Mulde 11 a gebildet, und zwar gleichzeitig mit der Erzeugung
einer durch Diffusion gebildeten p⁺-leitenden Basiszone 13,
in der Kollektorzone 2′ des Bipolartransistors BPTR. Eine
n-leitende Sourcezone 14 und eine n-leitende Drainzone 15
des n-Kanal-J-FET NCHFT, eine n-leitende Emitterzone 18 des
Bipolartransistors BPTR und n-leitende Widerstandskontaktzonen
16 und 17 im Widerstandsteil RST sind alle gleichzeitig
durch eine Diffusion gebildet. Eine n-leitende Oberflächenkanalzone
19, die sich zwischen der Sourcezone 14 und der
Drainzone 15 erstreckt, und eine n-leitende Widerstandszone
20, die sich zwischen den Kontaktzonen 16 und 17 erstreckt,
werden alle gleichzeitig durch eine Diffusion erzeugt. Dann
werden mittels einer bekannten Methode Metallelektroden 21,
22, 23, 24 und 25 für die Sourcezone, die Drainzone, die
Gatezone, die Emitterzone und die Basiszone und Metallelektroden
26 und 27 für die Widerstandszone 20 gebildet. Mit 28
ist eine bekannte Isolierschicht, beispielsweise eine Oxidschicht,
bezeichnet. 29 sind p⁺-leitende Isolierzonen. Und
eine Metallelektrode 30, die die Rolle einer MOS-Gateelektrode
spielt, ist auf der Gateoxidschicht 28′ auf der Oberflächenkanalzone
19 gebildet.
Beim IC der Fig. 3 wird der Herstellungsschritt für die p-
leitenden Mulden 11 a und 11 b vorsichtig durchgeführt, um eine
ausreichende Tiefe zu erhalten, so daß die Gatekontaktzone
12 umfaßt ist, die gleichzeitig mit der Diffusion der Basiszone
13 mit einer spezifischen Tiefe, die größer sein sollte
als die der Emitterzone 18, diffundiert wird. Nach der Herstellung
der p-Mulden 11 a und 11 b können die Schritte zur
Herstellung der Zonen im Widerstandsteil RST gleichzeitig mit
jenen des n-Kanal-J-FET-Teils NCHFT durchgeführt werden. Mit
dem beschriebenen Aufbau ergeben sich zufriedenstellende
Gleichstromparameterwerte des J-FET, wie Abschnürspannung
V p , Drainsättigung I DSS und Steilheit
g m , sowie Stromverstärkung h fe , Kollektor-
Basis-Durchbruchspannung bei offener Basis V CBO und Kollektor-
Durchbruchspannung bei offener Basis V CEO , und zwar bei einem
IC mit einem J-FET, bei dem der Flächenwiderstsand einige KΩ
und die Kanaldicke etwa 0,1 bis 0,4 µm ist.
Die Vorrichtung gemäß Fig. 3
weist über dem gesamten Frequenzbereich ein recht starkes Rauschen
auf, wie es durch Kurve I der Fig. 4 dargestellt ist, und
besonders das 1/f-Rauschen ist so groß, daß bei manchen
IC-Chips die äquivalente Rauschspannung für etwa 10 Hz den Wert
1 µV/√ übersteigt, was schlechter ist als der Wert eines
p-Kanal-J-FET. Man kann annehmen, daß ein derart starkes
Rauschen dadurch erzeugt wird, daß die Ladungsträger an der
Kanaloberfläche laufen und daß eine Rekombination und Erzeugung
von elektrischen Ladungsträgern an Einfangstellen
existiert, die an der Grenzfläche zwischen der Oxidschicht 28′
und der Oberflächenkanalzone 19 existieren. Das Rauschen wird
nämlich durch die Oberflächenzustände an der Oberfläche erzeugt.
In Fig. 4, welche die Beziehungen zwischen der äquivalenten
Eingangsspannung e n (nV/√) und der Frequenz darstellt, zeigt
die andere Kurve II eine Rauschkennlinie des in Fig. 2 gezeigten
p-Kanal-FET. Wie ein Vergleich der Kurven I und II
der Fig. 4 zeigt, besitzt das n-Kanal-IC (Kurve I) der Fig. 3
trotz eines MOS-Gates eine schlechtere Rauschkennlinie als
im Fall des p-Kanals (Kurve II) speziell im Niederfrequenzbereich.
Dies ist theoretisch nicht klar, hängt aber wahrscheinlich
mit der Art der Ladungsträger im Kanal zusammen.
Als Zusammenfassung kann man feststellen, daß J-FETs des
Oberflächenkanaltyps schlechte Rauscheigenschaften aufweisen.
Man kann den Stand der Technik folgendermaßen zusammenfassen
Bei einem Sperrschicht-Feldeffekttransistor mit sogenannten
Topgate oder obenliegendem Gate, wie er in Fig. 5 der
US-PS 31 83 128 gezeigt ist, muß in die Kanalzone eine Gatezone
eindiffundiert werden, und es ist schwierig, bei der Herstellung
eine genaue Restdicke der unter der Gatezone verbleibenden
Kanalzone zu steuern. Dies führt zu starken
Streuungen bei der Produktion. Außerdem ist durch die Notwendigkeit,
über der Gatezone und zwischen der Source- und
der Drainzone eine Gateelektrode aufbringen zu müssen, eine
relativ große Mindestlänge der Kanalzone bedingt, was einerseits
einer hohen Integrationsdichte in einer integrierten
Schaltung und andererseits dem Erzielen einer hohen Grenzfrequenz
entgegensteht.
Bei Sperrschicht-Feldeffekttransistoren mit sogenanntem Backgate
oder unterhalb der Kanalzone liegendem Gate, wie dies in
Fig. 1 gezeigt ist, kann man zwar dieses Problem überwinden.
Allerdings werden durch die Kanalsteuerung von unten her die
Kanalladungsträger zur Oberfläche der Kanalzone gedrängt, also
in einen Bereich, in dem aufgrund von Oberflächenzuständen
und Oberflächenfehlern die Rekombinationswahrscheinlichkeit
für die Kanalladungsträger recht hoch ist. Dies führt einerseits
zu einem Stromverstärkungsverlust und andererseits zu
relativ starkem Rauschen.
Drängt man die Kanalaktivität aus dem Oberflächenbereich heraus,
indem man über eine über dem Kanal angeordnete MOS-Elektrode
im Oberflächenbereich des Kanals eine Inversionszone bildet,
wie dies in Fig. 2 dargestellt ist, kommt man zwar zu einem
besseren Rauschverhalten. Man benötigt zur Erzeugung dieser
Inversionszone jedoch eine Spannung, die weit oberhalb der
normalerweise für integrierte Schaltungen benutzten Speisespannung
von 5 V liegt.
Beispiele für Topgate-Sperrschicht-Feldeffekttransistoren sind
in der DE-OS 24 19 019 und in der US-PS 37 25 136 gezeigt. In
beiden Fällen trifft zu, was vorausgehend gesagt worden ist,
daß nämlich das Transistorverhalten stark von der Restdicke
der Kanalzone abhängt, die nach dem Eindiffundieren der Topgatezone
in die Kanalzone übrigbleibt.
Bei einem Sperrschicht-Feldeffekttransistor,
wie er aus Fig. 3 der US-PS 31 83 128 bekannt ist,
ist in die Oberfläche der Kanalzone eine stark dotierte Oberflächenzone
eindiffundiert, die von der Sourcezone bis zur
Drainzone reicht und deren Leitfähigkeitstyp demjenigen der
Kanalzone entgegengesetzt ist. Für diesen Sperrschicht-Feldeffekttransistor
ist zwar ein besseres Rauschverhalten zu erwarten,
weil die an der Oberfläche des Halbleiterkörpers angrenzenden
Teile der Kanalzone von der Kanalfunktion ausgeschlossen
sind. Bei einem solchen Feldeffekttransistor sind
jedoch nur niedrige Durchbruchspannung zu erwarten, so daß
solche Feldeffekttransistoren den normalerweise an sie gestellten
Anforderungen nicht genügen.
Bei einem weiteren bekannten Feldeffekt-Transistor nach der
DE-OS 26 19 550 ist über einem Ladungsspeicherbereich eine
Isolierschicht und eine Gate-Elektrode ausgebildet. Der
Ladungsspeicherbereich erstreckt sich unmittelbar von der
Sourcezone zur Drainzone und wird durch die Gate-Elektrode
angesteuert, um positive Ladungen zu speichern oder gespeicherte
Ladungen in das Substrat des Halbleitermaterials zu
injizieren. Die Dotierung des Ladungsspeicherbereiches beträgt
etwa 10¹⁶ und ist etwa gleich stark wie die der Kanalzone.
Weiterhin weist die Gate-Elektrode die gleiche Fläche
auf wie der Ladungsspeicherbereich und überdeckt nicht die
Grenze zwischen dem Ladungsspeicherbereich und dem Kanal.
Die Erfindung geht von einem Sperrschicht-Feldeffekttransistor
gemäß der US-PS 36 56 031 (insbesondere Fig. 3 bis 5) aus,
mit dem die Rauscheigenschaften verbessert werden sollen.
Auch sind die Abstände zwischen Source, Gate und Drain relativ
groß, so daß auch mit relativ hohen Durchbruchspannungen zwischen
allen Teilen des Transistors zu rechnen ist. Diese Eigenschaften
werden durch eine Bauart erreicht, bei der ein J-FET
ein oben liegendes Topgate aufweist, bei dem eine Metallelektrode
direkt mit der Gatezone verbunden ist. Bei dieser
Anordnung muß die Gatezone eine Mindesttiefe aufweisen, um
sowohl das Aufbringen einer Gate-Elektrode auf der Gatezone
ohne Probleme zu ermöglichen als auch ein
Durchkontaktieren der Gate-Elektrode bis in die Kanalzone
zu vermeiden. Je dicker die der Kanalzone eindiffundierte
Gatezone ist, um so schwieriger ist es, die Kanalzone
mit einer gleichbleibenden Restdicke herzustellen. Eine
größere Gatezonenfläche bedingt andererseits einen größeren
Abstand zwischen der Source- und der Drainzone, was einerseits
den Durchschlagswiderstand des Feldeffekttransistors erhöht, aber
die Laufzeit der Ladungsträger durch den Kanal
vergrößert und somit die erreichbare und nutzbare Grenzfrequenz
herabsetzt. Weiterhin werden infolge der erforderlichen
Mindestdicke der Gatezone die Werte für Verstärkung v p ,
Steilheit g m0 und Drain-Source-Kurzschlußstrom I DSS verschlechtert.
Der Erfindung liegt unter vergleichbarer Aufgabenstellung wie
bei dem letztgenannten Transistor die Aufgabe zugrunde, einen
Sperrschicht-Feldeffekttransistor der zuletzt angegebenen Art
in einer anderen Bauart verfügbar zu machen, der gute reproduzierbare
Gleichstromeigenschaften und gutes Rauschverhalten
bei Aufrechterhaltung hoher Durchbruchspannungen ermöglicht.
Diese Aufgabe wird bei dem vorausgesetzten Sperrschicht-
Feldeffekttransistor durch die kennzeichnenden Merkmale von
Anspruch 1 gelöst.
Bei dem erfindungsgemäßen Sperrschicht-Feldeffekttransistor
wird eine Oberflächenzone geschaffen, die mindestens von
der Drainzone einen Abstand aufweist, um ein gutes Rauschverhalten
bei Aufrechterhaltung hoher Durchbruchspannungen
zwischen der Sourcezone und der Drainzone zu ermöglichen.
Die Oberflächenzone kann mit dem unteren Gate verbunden
sein. Ein direkter Kontakt zwischen der Metallgate-Elektrode
und der Oberflächenzone ist nicht erforderlich. Da man die
Oberflächenzone dünn machen kann, bleibt eine gute Dickensteuerung
der Kanalzone vorhanden, so daß man trotz der Einlagerung
der Oberflächenzone in die Kanalzone zu einer guten
Reproduzierbarkeit der Kanaleigenschaften und damit der Gleichstromeigenschaften
des Feldeffekttransistors kommen kann.
Infolge der Oberflächenzone, die mit der Kanalzone vollständig
von einer Isolierschicht umgeben sein kann, wird ein
Kanalladungsträgerstrom an der Grenzschicht zur Isolierschicht
weitgehend unterbunden. Die Oberflächenzone kann im Gegensatz
zu den bekannten Transistoren der US-PS 36 56 031 und der
DE-OS 26 19 550 eine höhere Fremdstoffdotierung als die Kanalzone
aufweisen, weshalb eine Rekombinationsrate von der in
die Oberflächenzone gedrifteten Kanalminoritätsladungsträger
relativ klein sein kann. Dadurch, daß die Oberflächenzone sich
jedoch nicht von der Sourcezone bis zur Drainzone erstreckt,
sondern mindestens von der Drainzone, vorzugsweise sowohl von
der Sourcezone als auch von der Draizone, einen Abstand aufweist,
erreicht man ein beträchtlich verbessertes Rauschen,
ohne daß man eine Verschlechterung der Durchbruchspannungen
in Kauf nehmen müßte.
Durch eine Metallgate-Elektrode, an der eine Spannung null
oder die niedrigste Spannung einer Stromquelle angelegt werden
kann und die sich über die Grenze zwischen Oberflächenzone
und Kanalzone befindet, ist es möglich, durch Minoritätsladungsträgeransammlung
um die Oberflächenzone in der Kanalzone
die Oberflächenrauschwirkung zu verringern.
Im Gegensatz zu dem Ladungsspeicherbereich der DE-OS 26 19 550,
der sich unmittelbar von der Sourcezone zur Drainzone erstreckt,
weist die Oberflächenzone des erfindungsgemäßen Transistors
also mindestens von der Drainzone einen Abstand auf, um
ein gutes Rauschverhalten bei Aufrechterhaltung hoher Durchbruchspannungen
zwischen der Sourcezone und der Drainzone zu
ermöglichen. Auch kann die Dotierung der Oberflächenzone des
erfindungsgemäßen Transistors im Vergleich mit der des
Ladungsspeicherbereichs nach DE-OS 26 19 550 eine Größenordnung
von 10¹⁹ bis 10²¹ erreichen, d. h. stärker als die Dotierung der Kanalzone
sein. Während weiterhin die Gate-Elektrode des Transistors
nach DE-OS 26 19 550 die gleiche Fläche wie der Ladungsspeicherbereich
aufweist und nicht die Grenze zwischen dem
Ladungsspeicherbereich und dem Kanal überdeckt, ist bei dem
erfindungsgemäßen Transistor die Oberflächenzone durch die
Anordnung der Metallgate-Elektrode zusätzlich geschützt, und
es wird eine Instabilität dieser Zone vermieden.
Der erfindungsgemäß ausgebildete Sperrschicht-Feldeffekttransistor
wird in bevorzugter Weise für integrierte Schaltungen
verwendet, die weitere Schaltungskomponenten, wie Bipolartransistoren
und integrierte Widerstände, aufweisen können.
Die Widerstandszone eines solchen integrierten Widerstandes
weist vorteilhafterweise die gleiche Tiefe und Fremdstoffkonzentration
wie die Oberflächenzone des Sperrschicht-Feldeffekttrasistors
auf. Über der Widerstandszone kann eine
Elektrode unter Zwischenschaltung der Isolierschicht auf der
Halbleiteroberfläche angeordnet sein. Vorzugsweise sind die
Oberflächenzone und die Widerstandszone n-leitend und in einer
p-Mulde gebildet.
Im folgenden wird die Erfindung anhand von Ausführungsformen
näher erläutert. In der Zeichung zeigen
Fig. 1 und 2 Schnittansichten von Back-Gate-J-FET's.
Fig. 3 eine Schnittansicht eines Teils eines IC mit
einem n-Kanal-J-FET, einem bipolaren Transistor
und einem Widerstand.
Fig. 4 Frequnez-Rausch-Kennlinien von J-FET-Vorrichtungen
gemäß den Fig. 2 und 3.
Fig. 5(a) bis 5(f) Ansichten eines IC mit einem n-Kanal-
J-FET gemäß vorliegender Erfindung in verschiedenen
Herstellungsstadien.
Fig. 6 eine vergrößerte Schnittansicht des J-FET der
Fig. 5.
Fig. 7 eine Draufsicht auf den J-FET der Fig. 5.
Fig. 8 eine Draufsicht auf ein abgeändertes Beispiel
des J-FET der Fig. 5.
Fig. 9 Frequenz-Rausch-Kennlinien von erfindungsgemäßen
J-FET's.
Fig. 10, 11 und 12 Histogramme, weche die Streuung der Gleichstromeigenschaften
erfindungsgemäßer J-FET's zeigen.
Fig. 13 eine Schnittansicht eines IC mit einem J-FET gemäß einer anderen
Ausführungsform der vorliegenden Erfindung.
Fig. 14 und 15 Schnittansichten weiterer erfindungsgemäßer Ausführungsformen.
Zum Erhalt eines IC mit einem erfindungsgemäßen J-FET
wird auf der Oberfläche einer Kanalzone, die sich an der Oberfläche
des J-FET-Subtrats befindet, eine fremdstoffdotierte
Oberflächenzone mit dem gleichen Leitfähigkeitstyp wie dem der
Gatezone erzeugt. Dadurch, daß man diese dotierte Oberflächenzone
extrem dünn macht und von der Drainzone des J-FET isoliert,
ist es möglich, die Eingangsrauschäquivalenzspannung zu verringern
und einen ohmschen Widerstandsteil großen Widerstandswerts
für den bipolaren Transistor zusammen mit dem J-FET auf
einem monolithischen Substrat herzustellen.
Anhand der Fig. 5(a) bis 5(f) werden die Herstellungsschritte
eines IC, das sowohl einen n-Kanal-J-FET als auch einen bipolaren
Transistor aufweist, erläutert.
Wie Fig. 5(a) zeigt, werden auf einer Substratoberfläche einer
p-leitenden Siliciumscheibe mit (111)-Oberflächenorientierung
und einem spezifischen Widerstand von 1-10 Ω · cm n⁺-leitende
vergrabene Diffusionsschichten 31 a, 31 b und 31 c durch Diffundieren
von As oder Sb als Dotierstoffe eindiffundiert.
Eine n-leitende Epitaxieschicht 32 mit einem spezifischen
Widerstand von 0,5-3Ω · cm wird dann mittels einer bekannten
Methode unter Verwendung von SiCl₄ auf einem Substrat 1 gezüchtet.
Aus einer Diffusionsquelle von BBr₃ oder BCl₃ wird
eine Diffusion durchgeführt, um p⁺-leitende Isolierzonnen 33
zu erzeugen und dadurch die epitaktische Schicht 32 in isolierte
Bereiche zu unterteilen. Die isolierten Bereiche 33 werden in
zwei Schritten hergestellt: In einem ersten Schritt werden
Dotierstoffe in hoher Konzentration in die Nähe der Oberflächenteile
diffundiert, und dann werden in einem zweiten Schritt
die Dotierstoffe durch eine thermische Behandlung weiter zu
tieferen Stellen diffundiert. Während im zweiten Schritt die
Dotierstoffe zu den tieferen Stellen diffundiert werden, um
die Isolierzone 33 zu bilden, werden durch Diffundieren von
Dotierstoffen gleichzeitig p-leitende Mulden 34 a und 34 c der
Inselbereiche erzeugt. Die p-leitenden Mulden 34 a und 34 c
werden als Back-Gate-Zone eines J-FET JF bzw. für eine Widerstandszone
eines Widerstandsteils RST verwendet. Die im ersten
Schritt durchgeführte selektive Dotierung für die Isolierzonen
33 kann entweder mittels einer gewöhnlichen thermischen
Diffusion oder mittels Ionenimplantation durchgeführt werden.
Es ist jedoch erforderlich, die Isolierzonen 33 an tieferen
Stellen als die Mulden 34 a und34 c zu bilden, und deshalb ist
die Methode der Ionenimplantationen für den zweiten Schritt nicht
anwendbar. Der spezifische Widerstand der Mulden 34 a und 34 c
beträgt 0,5 bis einige Ω · cm, und deren Diffusionstiefe ist
etwa 5 µ (Fig. 5(b)).
Eine p⁺-Basiszone 35, die Teil eines npn-Bipolartransistorteils
BPTR wird, und eine p⁺-Gatekontaktzone 36 niedrigen spezifischen
Widerstands für den n-Kanal-J-FET-Teil JF werden gleichzeitig
in der p-Mulde 34 a bzw. der Epitaxieschicht 32 erzeugt, indem
eine selektive Diffusion von einer Borquelle wie BBr₃, BCl₃
und B₂O₃ durchgeführt wird (Fig. 5(c)).
Dann wird eine Diffusion von einer
Phosphorquelle, wie POCl₃ und P₂O₅ durchgeführt, um selektiv
eine n⁺-Emitterzone 37 in der Basiszone 35 n⁺-leitende
Source- und Drainzonen 38 und 39 in der p-Mulde 34 a des J-FET-
Teils JF und außerdem ⁺-leitende Kontaktteile 40 und 41 des
Widerstandsteils RST in der p-Mulde 34 c bis zu einer Tiefe von
1,3-2,0 µm zu erzeugen. Dieser Diffusionsvorgang wird in zwei
Stufen durchgeführt: Zunächst wird Phosphor mit hoher Konzentration
selektiv bis zu einer geringen Tiefe diffundiert, und dann
wird in einer zweiten Stufe eine thermische Behandlung bei einer
spezifischen Temperatur durchgeführt. Nachdem die erste flache
(geringe Tiefe aufweisende) Diffusion beendet ist, wird zur
Erzeugung der Kanalzone 42 a und der Widerstandszone
42 c Phosphor mit einer geringen Konzentration mittels einer
thermischen Diffusionsmethode oder einer Ionenimplantation mit
einer Energie von 100 bis 150 KeV in Zonen diffundiert, die zur
Kanalzone 42 a des J-FET-Teils JF und zur Widerstandszone
42 c des Widerstandsteils RST werden sollen. Gleichzeitig
mit dem zuvor erwähnten Schritt für die Herstellung der
diffundierten Zonen 37, 38, 39, 40 und 41 werden die n-Kanalzone
42 a mit niedrigem spezifischen Widerstand und mit einer
Tiefe von 0,4 bis 1,0 µm zwischen der Sourcezonen 38 und der
Drainzone 39 und die n-Widerstandszone 42 c mit gleicher Dotierstoffkonzentration
und mit gleicher Tiefe zwischen den Kontaktzonen
40 und41 erzeugt (Fig. 5(d)).
Dann wird eine Oberflächenzone 43 hoher Konzentration
zur Unterbringung eines Oberflächenstroms
erzeugt. Diese Oberflächenzone 43 ist p-leitend, was entgegengesetzt
zur Kanalzone 42 a ist, und ist eine extrem dünne
Schicht von 50 bis 300 nm. Die Oberflächenzone 43 wird durch
Diffundieren von zu p-Leitfähigkeit führenden Bordotierstoffen,
durch eine Methode einer thermischen Diffusion, eine Methode
mit dotiertem Oxid oder eine Methode mit dotiertem polykristallinem
Silicium hergestellt. Die Oberflächendotierstoffkonzentration
der Oberflächenzone 43 ist recht hoch, nämlich
im Bereich von 10¹⁹ bis 10²¹ Atome/cm³, und ist so
gebildet, daß sie wenigstens von der Drainzone 39 isoliert ist
(in Fig. 5(e) ist sie sowohl von der Sourcezone 38 als auch von
der Drainzone 39 getrennt).
Wie nachfolgend beschrieben ist, kann sich die Oberflächenzone
43 bis zur Mulde 34 a erstrecken (wie in Fig. 8 gezeigt
ist).
Schließlich wird eine Isolierschicht 44, beispielsweise aus
SiO₂, Al₂O₃ usw., wie sie bei der üblichen Technik für die
Herstellung von integrierten Schaltungen benutzt wird, erzeugt,
und dann werden durch Öffnen spezieller Teile dieser Isolierschicht
eine Sourceelektrode 45, eine Drainelektrode 46, eine
Gateelektrode 47, eine Emitterelektrode 48, eine Basiselektrode
49 und Widerstandselektroden 50 und 51 gebildet, wodurch das
in Fig. 5(f) gezeigte IC vervollständigt wird. Metallgateelektroden
52 und 53 werden über der Kanalzone 42 a und der
Widerstandszone 42 c über dünnen Isolierschichten 54 a bzw. 54 c
aufgebracht. Die Verwendung von Al₂O₃ als Isolierschichtmaterial
ist besonders zu bevorzugen, da es negative Ladungen enthält,
wodurch nur eine niedrige negative Gatespannung erforderlich ist.
Die fremdstoffdotierte Oberflächenzone 43 hohe Konzentration wird gebildet,
um ein relativ gleichförmiges und recht niedriges
V p von 0,9 ± 0,2 V zu erhalten. Die niedrige Abschnürspannung
V p kann aufgrund der Tatsache verwirklicht werden, daß die
Kanalzone 42 a weitgehend durch die Oberflächenzone 43 gesteuert
wird. Die Oberflächenzone 43 ist eine Schicht mit
einer extrem geringen Dicke von 50 bis 300 nm,
deren Leitfähigkeitstyp demjenigen der Kanalzone 42 a
mit einer Dicke von 0,5 bis 1,0 µm entgegengesetzt ist. Dies
wird durch Fig. 6 erläutert, in der ein Teil der Oberflächenzone
43 der Fig. 5(f) dargestellt ist. Während in diesem Teil
die Dicke der Kanalzone 42 a 0,6 µm ist, beträgt die der Oberflächenzone
43 0,1 µm und die der Verarmungsschichten, die
sich aufgrund der Gatespannung in die Kanalzone 42 a ausdehnen,
0,2 µm (die Ausdehnungen sind in Fig. 6 durch gestrichelte
Linien gezeigt).
Wie gezeigt ist, dehnen sich die Verarmungsschichten sowohl
vom Boden der Oberflächenzone 43 als auch vom Boden der Kanalzone
42 a um 0,2 µm aus, so daß die Kanaldicke 0,1 µm wird.
Diese Kanaldicke ist dünner als die Kanaldicke von 0,4 µm des
herkömmlichen Back-Gate-J-FET. Folglich kann die Abschnürspannung
reduziert werden durch Verbessern der Steuermöglichkeit
der Kanalzone 42 a, und zwar als Ergebnis der Erzeugung
der dünnen Oberflächenzone 43 in der flachen Kanalzone
42 a. Die Folge davon ist, daß man durch die Oberflächenzone
43 eine starke Kanalsteuerwirkung für die flache Kanalzone
42 a des Back-J-FET erhalten kann
Ein weiterer Vorzug ist der, daß der J-FET mit niedrigem
Rauschen und mit einer geringeren Streuung der Kanaleigenschaften
arbeiten kann. Ladungsträger in der Kanalzone 42 a
fließen aufgrund der Blockierung durch die Oberflächenzone
43 nicht in der Nähe der Oberfläche der Kanalzone 42 a, wodurch
dasjenige Rauschen reduziert wird, das durch die in der Nähe
der Oberfläche der Kanalzone 42 a fließenden Ladungsträger
erzeugt wird. Die Anzahl derjenigen Ladungsträger, welche in
der Nähe der Oberfläche der Kanalzone 42 a fließen, wird
erheblich kleiner als diejenige der Ladungsträger, die unter
der Oberflächenzone 43 fließen, so daß lediglich geringes
Rauschen erzeugt wird. Da bei den erfindungsgemäßen Ausführungsformen
die Oberflächenzone 43 von Source 38 und
Drain 39 (Fig. 5, 13 und 14) oder von einer Drainzone 39
(Fig. 15) getrennt ist, wird die Durchbruchspannung zwischen
Source 38 und Drain 39 nicht verringert.
Zudem ist die Oberflächenzone 43 mit derartig geringer Tiefe
gebildet, daß ihre Dotierung die Dicke der Kanalzone 42 a
nicht beeinflußt. Deshalb werden die Kanaleigenschaften des
J-FET nur durch die Dotierungsmenge der Ionenimplantation bei
der Herstellung der Kanalzone 42 a bestimmt, und die Dicke,
die Dotierstoff- oder Fremdstoffkonzentration und Musterabmessungen
der Kanalzone 42 a sind präzise steuerbar, wodurch die
Streuung der Gleichstromeigenschaften in einer einzigen Charge
verringert wird.
Ferner wird für den J-FET der Fig. 5(f) die Metallgateelektrode
42 a einer MOS-Struktur gebildet. Und wenn eine Spannung 0 oder
die niedrigste Spannung einer Stromquelle an die Metallgateelektrode
52 angelegt wird, sammeln sich Minoritätsladungsträger
(im Fall der Vorrichtung der Fig. 5 Löcher) um die
Oberflächenzone 43 in der Kanalzone 42 a. Somit wird eine p-
Inversionsschicht gebildet, und folglich wird die Ladungsträgerflußzone
in den Körper innerhalb des Substrats geschoben,
so daß die Oberflächenrauschwirkung an der Oberfläche der
Kanalzone 42 a weiter verringert ist.
Es gibt große Unterschiede zwischen dem J-FET der erfindungsgemäßen
Ausführungsform und den in den Fig. 2 und 3 gezeigten
Vorrichtungen mit den Gateelektroden der MOS-Struktur. Bei der
Vorrichtung der Fig. 3 erhält man eine p-Inversionsschicht nur,
wenn man eine hohe negative Spannung an die Elektrode 30 anlegt,
und die Wirkung der Elektrode 30 ist überhaupt nicht
erreichbar, wenn lediglich eine positive Stromquelle verfügbar
ist.
Im Gegensatz dazu werden gemäß vorliegender Erfindung die
Minoritätsladungsträger (im Fall der Vorrichtung der Fig. 5
Löcher) von der p-Zone 43 geliefert, und eine (nicht gezeigte)
p-leitende Inversionsschicht unmittelbar unter der
Substratoberfläche kann leicht um die Oberflächenzone 43 in der
Kanalzone 42 a gebildet werden. Die Inversionsschicht wird
zwischen der Oberflächenzone 43 und der Sourcezone 38 und
zwischen der Oberflächenzone 43 und der Drainzone 39 nur durch
Anlegen von 0 V oder der niedrigsten Spannung der Stromquelle
an die Metallschicht 52 erzeugt. Die Inversionsschicht bewirkt
eine Trennung des Ladungsträgerflusses in der Kanalzone
von der Grenzfläche
zwischen der Isolierschicht 54 a und der Kanalzone 42 a, wodurch
das Oberflächenrauschen verringert wird, das an der Grenzfläche
von Siliciumsubstrat und Isolierschicht erzeugt wird.
Die Fig. 7 und 8 zeigen Draufsichten auf IC's, die dem der
Fig. 5 entsprechen. Oxidisolierschichten und Metallelektroden
sind in diesen Darstellungen weggelassen. Fig. 8 unterscheidet
sich von Fig. 7 darin, daß die fremstoffdotierte Oberflächenzone
43 mit der Gatezone 34 a verbunden ist. Bei der Vorrichtung
nach Fig. 8 dient die Oberflächenzone 43 auch als ein Gate,
so daß eine Verarmungsschicht gebildet und Abschnürspannung
verringert ist. Und wenn für das IC in Fig. 8 eine
Möglichkeit besteht, daß das V p zu niedrig wird, ist es erforderlich,
eine Kanalzone 42 a in einer großen Tiefe zu erzeugen,
um eine Verringerung des V p aufgrund der Ausdehnung der
Verarmungsschicht zu verhindern.
Es werden die Rauschzeiten dreier IC-Vorrichtungen verglichen.
Bei diesen handelt es sich
- 1) um den n-Kanal-J-FET der Fig. 5(f),
- 2) dessen modifizierte Version ohne die Metallgateelektrode 52,
- 3) um den J-FET der Fig. 3, der eine Oberflächenzone in die Zone 43 der Fig. 5 aufweist.
Fig. 9 zeigt Rauschkennlinien für die Ausführungsformen des
erfindungsgemäßen n-Kanal-Typs. In diesem Fall beträgt die
Kanallänge 10 µm, die Breite 5 µm, die Tiefe 0,6 µm, die Tiefe
der Oberflächenzone 43 0,1 µm und der Abstand zwischen Drain 39
und Oberflächenzone 43 2,5 µm, und an die Metallgateschicht 52
ist eine Spannung von 0 V angelegt. In Fig. 9 stellt Kurve A ein
Meßergebnis für den J-FET ohne Metallgateschicht 52 dar, und
Kurve B gehört zum J-FET mit der Metallgateschicht 52. Der
Metallgateschicht 52 wird die gleiche Spannung wie der Source
zugeführt. Die Figur zeigt, daß das Rauschverhalten des J-FET
mit der Metallelektrodenschicht 52 im unteren Frequenzbereich
stark verbessert ist.
Die Fig. 9 und 4 zeigen deutlich, daß das Rauchverhalten
durch Erzeugung der Oberflächenzone 43 stark verbessert ist.
Wie bereits erwähnt, hat man die Kurven der Fig. 4 für den
n-Kanal-J-FET der Fig. 3 (Kurve I) und für den p-Kanal-J-FET
der Fig. 2 (Kurve II) erhalten. Der J-FET nach Fig. 3 weist
eine Oberflächenzone wie die Zone 43 der Fig. 5(f) nicht auf
und ist mit Ausnahme der Oberflächenzone 43 in der gleichen
Weise wie die Vorrichtung der Fig. 5 hergestellt.
Das durch die Ladungsträgerschwankungen der Ladungsträger in
der Nähe der Kanaloberfläche erzeugte 1/f-Rauschen wird aufgrund
der Oberflächenzone 43 und der Metallgateelektrode 52 stark
verringert. Das 1/f-Rauchen beläuft sich auf höchstens
10-20 nV/√ bei 1 OHz und ist im Vergleich zum J-FET ohne Oberflächenzone
43 stark reduziert. Das Rauschverhalten bei einer
Frequenz von einigen KHz ist ebenfalls zufriedenstellend und
beläuft sich auf 2-3 nV/√. Das Rauschverhalten des J-FET der
Fig. 3 erweist sich als schlecht, da er keine Oberflächenzone
43 aufweist und die Inversionsschicht nur erzeugt wird, nachdem
eien ausreichend hohe Spannung an die Elektrode 30 angelegt
ist.
Experimentelle Daten sind für ähnliche J-FET-Vorrichtungen gewonnen
worden, indem man die Dicke der Oberflächenzone 43 auf
0,05 µm und 0,2 µm änderte. Sie wiesen nahezu die gleichen
Daten wie die der Fig. 9 auf. Aus diesen Ergebnissen erweist
es sich als ausreichend, lediglich eine recht dünne Oberflächenzone 43
in einer Kanalzone 42 a zu erzeugen, da die
minimale Dicke der Zone, die durch eine Dotierung wie eine
Ionenimplantation erzeugt wird, etwa 0,05 µm beträgt und das
Rauschverhalten von der Dicke der Oberflächenzone im Bereich
zwischen 0,05 µm und 0,2 µm nicht abhängt.
Die Oberflächenzone 43 wird so dünn gemacht, daß sie andere
Gleichstromeigenschaften (wie g mo und I DSS ) des J-FET mit Ausnahme
von V p nicht beeinflußt. Diese sind durch die Bedingung
der Kanalerzeugungsschritte bestimmt, und es ist möglich,
die Abweichungen der Vorrichtungseigenschaften für eine
einzige Chance in einem ausreichend schmalen zulässigen Bereich
zu halten.
Die Fig. 10, 11 und 12 zeigen Histogramme der Abschnürspannung
V p , der Transkonduktanz g mo bzw. des Drainsättigungsstroms I DSS
für den erfindungsgemäßen J-FET. Die Diagramme sind für eine
bestimmte Anzahl von Vorrichtungen erhalten worden, deren Anzahl
durch n bezeichnet ist. Es zeigt sich, daß die Abweichung für
V p innerhalb 6,8% liegt, für g mo innerhalb 20% und für I DSS
innerhalb 9,7%. Diese Werte liegen innerhalb der üblichen
Standardabweichung von 10 bis 30%.
Fig. 13 zeigt ein IC, bei dem der Leitfähigkeitstyp des J-FET-
Kanals und der Widerstandszone zu der des IC nach Fig. 5 entgegengesetzt
ist. Für diese Vorrichtung sind auch ähnliche vorzügliche
Eigenschaften erhältlich. Das IC besitzt keine p-
Mulden 34 a und 34 c, sondern einen p-Kanal 42′a und eine p-Widerstandszone
42′c sind in einer n-leitenden Epitaxieschicht 32
in einer Weise gebildet, die der im Fall der Fig. 5 ähnlich ist.
In Fig. 13 sind Bezugsziffern mit Strichindex verwendet, um
Zonen zu unterscheiden, die solchen der Fig. 5 äquivalent sind,
jedoch entgegengesetzte Leitfähigkeitstypen aufweisen.
Fig. 14 zeigt ein anderes erfindungsgemäßes IC, bei dem eine
Metallgateelektrode 60 über einer Kanalzone 42 a gebildet ist,
jedoch mit Ausnahme über einer dotierten Oberflächenzone 43 mit
inselartiger Geometrie. Eine Wirkung, die derjenigen der vorausgehenden
Beispiele ähnlich ist, kann für die Vorrichtung mit
diesem Merkmal ebenfalls erwartet werden.
Fig. 15 zeigt eine weitere Ausführungsform, bei der eine fremdstoffdotierte
Oberflächenzone 43″ mit inselartiger Geometrie die
Sourcezone 38 eines J-FET berührt. In diesem Fall beträgt die
Kanallänge zwischen Source 38 und Drain 39 7,5 µm, die Länge n
der Oberflächenzone 43 beträgt 5 µm und der Abstand n zwischen
der Oberflächenzone 43 und der Drainzone 39 ist 2,5 µm. Andere
Faktoren sind die gleichen wie bei der Ausführungsform nach
Fig. 5, und für die Frequenzeigenschaften des Rauschens erhält
man nahezu die gleichen Ergebnisse wie bei der Ausführungsform
nach Fig. 5. Diese Ausführungsform hat den Vorzug, daß der
Aufbau des IC für eine hochgradige Integration geeignet ist,
da die Vorrichtungsabmessung um den Abstand zwischen der Sourcezone
38 und der inselartigen Oberflächenzone 43 verringert
werden kann.
Die vorliegende Erfindung schafft die Möglichkeit, das Oberflächenrauschen
stark zu verringern und einen J-FET mit überlegenem
Rauschverhalten zu erhalten. Ferner gibt die vorliegende
Erfindung gleichzeitig die weitere Möglichkeit, daß die IC-Vorrichtung
durch eine einzige Spannungsquelle niedriger Spannung
betrieben werden kann und daß ein Widerstandselement guten
Verhaltens und ein Bipolartransistor gleichzeitig mit dem J-FET
auf einem einzigen monolithischen Substrat erzeugt werden können.
Die vorliegende Erfindung trägt daher erheblich zur Verwirklichung
einer IC-Vorrichtung guter Funktionsweise bei.
Claims (6)
1. Sperrschicht-Feldeffekttransistor mit einem unteren Gate (34 a) eines ersten Leitfähigkeitstyps (p),
mit einer Sourcezone (38) und einer Drainzone (39) je eines
zweiten, entgegengesetzten Leitfähigkeitstyps (n⁺),
mit einer Kanalzone (42 a) des zweiten Leitfähigkeitstyps (n),
die sich von der Sourcezone (38) zur Drainzone (39) erstreckt
und eine geringere Tiefe als diese aufweist,
mit einer Oberflächenzone (43; 43″) des ersten Leitfähigkeitstyps
(p), die zwischen Sourcezone (38) und Drainzone (39) in
der Kanalzone (42 a) gebildet ist, eine geringere Tiefe als die
Kanalzone (42 a) aufweist, stärker als die Kanalzone (42 a)
dotiert ist und mindestens von der Drainzone (39) einen Abstand
aufweist, und
mit einer Isolierschicht (54 a) auf der Kanalzone (42 a) und der
Oberflächenzone (43; 43″),
dadurch gekennzeichnet,
daß die Dicke der Oberflächenzone (43; 43″) 50 bis 300 nm
beträgt und daß eine Metallgateelektrode (52) über der Kanalzone
(42 a) auf der Isolierschicht (54 a) angeordnet ist.
2. Sperrschicht-Feldeffekttransistor nach Anspruch 1,
dadurch gekennzeichnet, daß die Oberflächenzone (43″) die
Sourcezone (38) berührt.
3. Sperrschicht-Feldeffekttransistor nach Anspruch 1,
dadurch gekennzeichnet, daß die Oberflächenzone (43) sowohl
von der Sourcezone (38) als auch von der Drainzone (39) einen
Abstand aufweist.
4. Sperrschicht-Feldeffekttransistor nach einem der
Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Oberflächenzone
(43) die untere Gatezone (34 a) berührt und mit dieser
elektrisch verbunden ist.
5. Sperrschicht-Feldeffekttransistor nach einem der
Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Metallgateelektrode
(60) über der Kanalzone (42 a) mit Ausnahme eines Teils
über der Oberflächenzone (43) angeordnet ist.
6. Sperrschicht-Feldeffekttransistor nach einem der
Ansprüche 1 bis 5, dadurch gekennzeichnet, daß eine die Gatezone
(34 a) umgebende Mulde (32) gebildet ist mit einem
Leitfähigkeitstyp, der zu dem der Gatezone (34 a) entgegengesetzt
ist.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP52102427A JPS5846863B2 (ja) | 1977-08-25 | 1977-08-25 | 半導体集積回路装置 |
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