DE69020160T2 - Misfet-anordnung mit abmessungen im submikrometerbereich und beseitigung der heissen ladungsträger. - Google Patents

Misfet-anordnung mit abmessungen im submikrometerbereich und beseitigung der heissen ladungsträger.

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Description

  • Diese Erfindung betrifft allgemein die Halbleitertechnologie, insbesondere in auf Submikrometer-Gestaltungsregeln basierende integrierte Schaltkreise eingebaute Metall-Isolator-Halbleiter-Transistoren (MISFETS), einschließlich Metall- Oxid-Malbleiter-Feldeffekttransistoren (MOSFETS), und Herstellungsmethoden für diese.
  • Die MISFET-Struktur enthält zwei, Source und Drain genannte, dotierte Bereiche, die voneinander durch einen Bereich getrennt werden, den man Kanal nennt. Die Stromleitung von Source nach Drain durch den Kanal wird mittels einer an eine Gate-Elektrode (z.B. Metall oder dotiertes Polysilizium) angelegten Spannung gesteuert. Die Gate-Elektrode befindet sich über dem Kanal und ist von ihm durch einen Isolator, wie z.B. Siliziumoxid, getrennt. In einem Anreicherungstyp-Transistor haben Source und Drain ein und denselben Leitungstyp, z.B. n-Leitung, und der Kanal weist den entgegengesetzten Leitungstyp, z.B. p-Leitung, auf. Im n-Kanal-Anreicherungstyp- Transistor wird eine positive Spannung an die Gate-Elektrode angelegt, welche bewirkt, daß Elektronen in die darunterliegende Fläche des Kanalbereiches wandern, während positive Ladungsträger (Löcher) aus diesem Bereich verdrängt werden. Der Kanal wird dann leitend und Strom fließt von Source nach Drain.
  • Ein anerkanntes Problem bei MISFETS mit einem engen Abstand zwischen Source und Drain ist auf hohe elektrische Felder, speziell in der Nähe des Drains, zurückzuführen, die eine Injektion heißer Ladungsträger aus dem Kanalbereich und aus den Drain-/Source-Bereichen in den Gate-Isolator oder eine durch heiße Ladungsträger induzierte Erzeugung von Grenzflächenzuständen im Grenzbereich zwischen dem Gate-Isolator und dem Halbleiter hervorrufen, welche die Steilheit der Vorrichtung herabsetzen. Einige der Elektronen im Kanalstrom erlangen ausreichend Energie, um die Oxidbarriere zu überwinden, und werden in das Oxid injiziert. Das Einfangen von Elektronen in dem Gate-Oxid führt zur Schwellspannungsinstabilität und vermindert die Leistungsfähigkeit der Vorrichtung.
  • Früher wurde das Problem der durch "heiße Ladungsträger" verursachten Leistungsfähigkeitsverminderung in MISFET-Strukturen mit Kanallängen von 0,5 Mikrometern bis 5,0 Mikrometern unterdrückt durch die Benutzung eines schwachdotierten Drains (lightly doped drain - LDD), wie sie z.B. offengelegt ist in: Takeda et al., "Submicrometer MQSFET Structure For Minimizing Hot-Carrier Generation", ("Submikrometer MOSFET-Struktur zur Minimierung der Erzeugung heißer Ladungsträger"), I.E.E.E. Transactions on Electron Devices, Band Ed - 29, Nr. 4, April 1982, Seiten 611-618. Die LDD-Struktur besteht aus schwachdotierten Source-/Drain-Bereichen unterhalb der Gate-Elektrode an den Rändern der Gate-Elektrode und angrenzend an die hochdotierten Source-/Drain-Bereiche, welche seitlich versetzt von der Gate-Elektrode sind oder ein wenig unterhalb der Ränder der Gate-Elektrode liegen. Der schwachdotierte Bereich, der genau unter der Gate-Elektrode eingeführt ist, minimiert die Erzeugung heißer Ladungsträger, und der hochdotierte Bereich liefert einen Bereich mit geringem Widerstand, der leicht kontaktiert werden kann.
  • Das Einfügen eines schwachdotierten Bereiches zwischen den Kanal und den hochdotierten Bereich erzeugt ein allmählich abgestuf tes Dotantenverunreinigungsprofil, welches das maximale elektrische Feld verringert. Bei sowohl der Minimierung des maximalen elektrischen Feldes als auch der Verschiebung des maximalen elektrischen Feldes unter den Rand der Gate-Elektrode muß jedoch das Dotantenprofil gewisse Randbedingungen erfüllen. Dies ist in zunehmendem Maße schwierig zu erreichen, wenn die Gate-Längen unter 0,5 Mikrometer verringert werden.
  • Aus der EP-A-0 249 204 ist ein Feldeffekttransistor bekannt, bei dem die Source- und Drain-Bereiche Vielschichtstrukturen sind, um den Drain-Strom und den Leckstrom zu reduzieren, wenn die Gate-Spannung fast null ist und wenn eine Gate-Sperrspannung angelegt wird. Diese Struktur bereinigt jedoch nicht das Problem der Leistungsfähigkeitsverminderung durch "heiße Ladungsträger".
  • Die DE-A-3 728 849 offenbart eine Submikrometer-MISFET- Struktur entsprechend dem Oberbegriff des Anspruchs 1 mit einem dotierten Halbleiterkörper, in einem größeren Oberflächenbereich des Halbleiterkörpers ausgebildeten dotierten Source- und Drain-Bereichen, zwischen denen sich ein Kanalbereich befindet, und einem Gate, das über dem Kanalbereich liegt und von diesem durch eine Schicht isolierenden Materials getrennt ist. Diese Anordnung hat doppelt diffundierte Drain und Source und weist einen verringerten Diffusionswiderstand auf, bereinigt aber nicht das Problem der Leistungsfähigkeitsverminderung aufgrund "heißer Ladungsträger".
  • Demzufolge ist es wünschenswert, eine verbesserte MISFET- Struktur mit einer Gate-Länge kleiner als 0,5 Mikrometer bereitzustellen.
  • Es ist weiterhin wünschenswert, die durch heiße Ladungsträger verursachte Leistungsfähigkeitsverminderung eines in auf Gestaltungsregeln für den Bereich unterhalb von 0,5 Mikrometern basierenden integrierten Schaltkreisen hergestellten MISFET-Bauelements zu unterdrücken.
  • Ein Merkmal der Erfindung ist eine Drain-Struktur, bei welcher ein höherdotierter Bereich in einer Oberfläche eines Halbleiterkörpers ausgebildet und ein schwächerdotierter Bereich über dem höherdotierten Bereich erzeugt wird.
  • Entsprechend einem Aspekt liefert die vorliegende Erfindung eine Submikrometer-MISFET-Struktur mit einem dotierten Halbleiterkörper, in einem größeren Oberflächenbereich des Halbleiterkörpers ausgebildeten dotierten Source- und Drain- Bereichen, zwischen denen sich ein Kanalbereich befindet, einem Gate, das über dem Kanalbereich liegt und von diesem durch eine Schicht isolierenden Materials getrennt ist, gekennzeichnet durch einen ersten zusätzlichen dotierten Bereich, der auf dem Drain-Bereich ausgebildet ist, der vom Gate durch ein isolierendes Seitenwandtrennstück getrennt ist, der einen Teil des Drain-Elementes der MISFET-Struktur bildet, der vom selben Leitungstyp wie der Drain-Bereich ist und in dem die Dotantenkonzentration kleiner ist als die Dotantenkonzentration in dem Drain-Bereich.
  • Entsprechend einem weiteren Aspekt liefert die vorliegende Erfindung ein Verfahren zur Herstellung eines MISFET, das folgende Schritte aufweist:
  • a) Bereitstellen eines Halbleiterkörpers, der einen Oberflächenbereich eines Leitungstyps hat,
  • b) Ausbilden eines Gate-Isolators auf der Oberfläche des Oberflächenbereiches,
  • c) Dotieren der Source- und Drain-Bereiche im Oberflächenbereich benachbart zum Gate-Isolator mit Dotanten entgegengesetzten Leitungstyps,
  • gekennzeichnet durch die folgenden Schritte:
  • e) Ausbilden eines sich bis zum Oberflächenbereich erstreckenden ersten Seitenwandisolatortrennstückes auf der oberen Oberfläche und an den Seiten des Gate-Kontaktes und
  • f) selektives Ausbilden einer ersten Schicht von Halbleitermaterial auf den Oberflächen der Source- und Drain- Bereiche, wobei das Halbleitermaterial einen Dotanten entgegengesetzten Leitungstyps in einer geringeren Konzentration als die Konzentration des Dotanten entgegengesetzten Leitungstyps in den Source- und Drain-Bereichen in dem Oberflächenbereich hat.
  • Gemäß einer bevorzugten Ausführungsform der Erfindung werden in der Oberfläche eines Halbleiterkörpers flache, höherdotierte Source- und Drain-Bereiche mit steilem Profil unter Benutzung der Gate-Elektroden-Selbstjustierung ausgebildet. Danach wird eine schwächerdotierte epitaktische Schicht selektiv über den höherdotierten Source- und Drain-Bereichen aufgewachsen und auf diese Weise die Dotierungsabstufung und -größe der Source- und Drain-Bereiche zur Minimierung der Erzeugung heißer Ladungsträger festgelegt. Eine hochdotierte epitaktische Schicht kann dann für Source- und Drain-Kontakte über der schwächerdotierten epitaktischen Schicht aufgewachsen werden. Alternativ kann die schwächerdotierte selektiv aufgewachsene epitaktische Schicht dicker gemacht werden. Dann kann der hochdotierte Bereich in der epitaktischen Schicht durch eine von einer kurzen Temperung gefolgte n&spplus;-Ionenimplantation ausgebildet werden.
  • In alternativen Ausführungsformen können die epitaktischen Schichten durch dotiertes polykristallines Halbleitermaterial, dotiertes amorphes Halbleitermaterial oder durch Halbleitermaterial mit größerem Bandabstand ersetzt werden.
  • Die schwächerdotierten Source- und Drain-Bereiche reduzieren den Spannungsabfall über die höherdotierten Bereiche in dem Halbleiterkörper und verringern dabei das elektrische Feld darin. Ferner trägt die Reduzierung des Dotierungsniveaus zwischen dem höherdotierten Bereich und dem schwächerdotierten Bereich aufgrund einer mit der Änderung in den Dotierungsniveaus verbundenen Energiebandverbiegung zum verringerten elektrischen Feld bei. Die Struktur zeigt speziell in Submikrometer-Bauelementen eine verbesserte Langzeitzuverlässigkeit.
  • Ausführungsformen der Erfindung werden nun mit Bezug auf die Zeichnungen beschrieben, in denen
  • Fig. 1 eine Schnittdarstellung einer MISFET-Struktur mit schwachdotiertem Drain nach dem Stand der Technik ist,
  • Fig. 2 eine Schnittdarstellung eines Submikrometer-MIS- FET-Bauelementes nach einer Ausführungsform der vorliegenden Erfindung ist,
  • Fig. 3A-3G Schnittdarstellungen sind, die die Herstellung des Bauelementes von Fig. 2 illustrieren,
  • Fig. 4A-4D Schnittdarstellungen sind, die alternative Schritte in dem Prozeß nach den Fig. 3A-3G illustrieren,
  • Fig. 5 eine Schnittdarstellung eines MISFET-Bauelementes nach einer anderen Ausführungsform der Erfindung ist.
  • Es wird im folgenden auf die Zeichnung Bezug genommen.
  • Fig. 1 ist eine Schnittdarstellung einer MISFET-Struktur mit schwachdotiertem Drain (LDD) nach dem von Takeda et al., supra, und im US-Patent Nr. 4,753,898 für einen "LDD-CMOS- Prozeß" offengelegten Stand der Technik. Bei dieser Ausführungsform wird ein Transistor vom n-Kanal-Anreicherungstyp in einem p-dotierten Siliziumsubstrat 10 erzeugt. Die Source enthält einen n&spplus;-dotierten Bereich 12 und einen schwächerdotierten n&supmin;-Bereich 14. Ebenso enthält der Drain-Bereich einen hochdotierten n&spplus;-Bereich 16 und einen schwächerdotierten n&supmin;- Bereich 18. Der Substratbereich zwischen den schwachdotierten n&supmin;-Bereichen 14 und 18 schließt den Kanal des Transistors ein, und eine Gate-Elektrode 20 überdeckt den Kanalbereich und die n&supmin;-dotierten Bereiche 14, 18 und ist von diesen durch ein lsolatormaterial 22 getrennt. Isolierende Seitenwandtrennstücke 24 sind an beiden Seiten der Gate-Elektrode 20 vorgesehen und können bei der Bildung der Source- und Drain- Bereiche ausgenutzt werden, wie es im US-Patent Nr. 4,753,898, sudra, beschrieben ist.
  • Die in Fig. 1 gezeigte LDD-MISFET-Struktur hat sich erfolgreich bewährt in herkömmlichen integrierten 0,5 - 1,2 Mikrometer-MOS-Schaltkreisen. Bei solchen Strukturen liegt die Source-/Drain-Sperrschichtweite im Bereich von 0,15 - 0,35 Mikrometern. Das Einführen des n&supmin;-Bereiches zwischen den p- Kanal und den n&spplus;-Bereich resultiert in einem abgestufteren (d.h. weniger steilen) n-Typ-Verunreinigungsprofil, so daß die elektrische Spitzenfeldstärke verringert wird. Das verringert die Stoßionisation und die Erzeugung heißer Ladungsträger genügend, um in MISFET-Bauelementen und integrierten MOS- Schaltkreisen mit hinreichender Zuverlässigkeit zu resultieren. Dieses Ziel wird jedoch nicht erreicht, ohne das n&supmin;-Verunreinigungsprofil und die n&spplus;-Verunreinigung entsprechend verschiedener Randbedingungen einzustellen, die eingehalten werden müssen, wenn sowohl die elektrische Spitzenfeldstärke minimiert als auch das elektrische Feld unter dem Rand der Gate-Elektrode plaziert werden soll. Diese Grenzbedingungen sind:
  • 1. Für eine gegebene n&spplus;-Sperrschichtweite ist die maximale Breite des Seitenwandoxidtrennstückes durch das Erfordernis begrenzt, daß das laterale elektrische Spitzenfeld unter der Gate-Elektrode plaziert sein soll. Um dieser Bedingung zu genügen, muß der Rand des n&spplus;-Bereiches unter dem Rand der Gate-Elektrode liegen.
  • 2. Für eine gegebene n&supmin;-Sperrschichtweite ist die minimale Länge des n&supmin;-Bereiches unter der Gate-Elektrode dadurch begrenzt, daß die Länge genügend groß sein muß, um die elektrische Spitzenfeldstärke nicht zu hoch werden zu lassen. Die maximale Länge des n&supmin;-Bereiches ist durch die Größe der lateralen Diffusion (ungefähr 75% der n&supmin;-Sperrschichtweite) unter der Gate-Elektrode begrenzt.
  • 3. Die maximale n&supmin;-Dotierungskonzentration an oder nahe der Oberfläche beträgt rund 10¹&sup8; Atome pro Kubikzentimeter und wird begrenzt durch einen vom von der Gate-Elektrode induzierten elektrischen Querfeld hervorgerufenen Band-Zu-Band-Tunnelstrom.
  • 4. Die minimale n&supmin;-Dotierungskonzentration ist durch das Erfordernis begrenzt, daß das laterale elektrische Spitzenfeld unter der Gate-Elektrode liegen soll.
  • Bei dem Versuch, die LDD-MISFET-Struktur in Bauelementen mit einer physischen Gate-Länge im Bereich von 0,25 - 0,35 Mikrometern anzuwenden, sollte die Sperrschichtweite des n&supmin;- Bereiches kleiner als 750 Ångström sein, um unerwünschte Ladungsteilungseffekte, die unannehmbar große Variationen in den elektrischen Kenngrößen des Bauelementes hervorrufen, zu vermeiden.
  • Dieses resultiert aus der Tatsache, daß Sperrschichtweiten, die größer als 750 Ångström sind, weniger steile (oder mehr schräge) Profile hervorrufen, die dann beginnen, sich weiter in die Kanalregion auszudehnen, wobei sie eine größere Menge der Kanaldotierung kompensieren. Wenn jedoch die Sperrschichtweite extrem flach ist (kleiner als 750 Ångström), ist die LDD-Bauelementestruktur nicht in der Lage, die oben angegebenen Kriterien, welche zur Unterdrückung von unerwünschten, auf heiße Ladungsträger zurückzuführenden Effekten notwendig sind, zu erfüllen.
  • Entsprechend der vorliegenden Erfindung wird eine neuartige MISFET-Struktur bereitgestellt, die extrem flache Verbindungen mit steilem Profil gestattet und dennoch erlaubt, den Effekt der heißen Ladungsträger angemessen zu unterdrükken, um eine befriedigende Zuverlässigkeit des Bauelementes und des integrierten Schaltkreises sicherzustellen. Ein Schlüsselmerkmal der erfindungsgemäßen Struktur ist die Benutzung eines höherdotierten Drain-Bereiches mit steilem Profil, der in der Oberfläche eines Halbleiterkörpers ausgebildet ist, und eines über dem höherdotierten Bereich ausgebildeten schwächerdotierten Bereiches.
  • Fig. 2 ist eine Schnittdarstellung einer MISFET-Struktur entsprechend einer Ausführungsform der Erfindung. In dieser Ausführungsform ist ein n-Kanal-Anreicherungstyp-Transistor illustriert; die Erfindung ist aber auch auf einen p-Kanal- Anreicherungstyp-Transistor anwendbar. Die Erfindung ist auch auf n-Kanal- und p-Kanal-Verarmungstyp-Transistoren anwendbar. Es wird jetzt auf Fig. 2 Bezug genommen. In einem p-dotierten Siliziumsubstrat 30 sind flache Source- und Drain-n&spplus;-Bereiche 32, 34 ausgebildet. Die Tiefe der Bereiche 32 und 34 liegt in der Größenordnung von 300 - 600 Ångström, und der Kanalbereich dazwischen ist von der Größenordnung 0,10 - 0,35 Mikrometer. Die Gate-Elektrode 36 ist über dem Kanalbereich ausgebildet und überlappt die n&spplus;-Bereiche 32 und 34. Die Gate-Elektrode ist vom Kanalbereich durch eine Isolierschicht 38 getrennt, und isolierende Seitenwandtrennstücke (z B. Siliziumdioxid) 40 sind an beiden Seiten der Gate-Elektrode vorgesehen.
  • Über den n&spplus;-Bereichen 32 und 34 sind n&supmin;-Bereiche 42 und 44 ausgebildet, welche selektiv epitaktisch auf der Oberfläche des Substrats 30 aufgewachsen sind. Die Dotanten-Spitzenkonzentration der n&spplus;-Bereiche 32 und 34 an der Grenzfläche zu den Bereichen 42 und 44 hat eine Größenordnung von 10¹&sup8; Atomen pro Kubikzentimeter, während die Dotantenkonzentration in den epitaktischen Schichten 42 und 44 wesentlich geringer ist und 10¹&sup5; - 5x10¹&sup6; Atome pro Kubikzentimeter beträgt. Um einen niederohmigen Kontakt zu den Source- und Drain-Bereichen bereitzustellen, sind zweite epitaktische Schichten 46 und 48 über den epitaktischen Schichten 42 und 44 aufgewachsen, wobei die epitaktischen Schichten 46 und 48 eine Dotantenkonzentration in der Größenordnung von 10²&sup0; Atomen pro Kubikzentimetern haben. Die Dicke der epitaktischen Schichten 42, 44, 46 und 48 hat eine Größenordnung von 1000 Ångström. In alternativen Ausführungsformen können die epitaktischen Schichten durch dotiertes amorphes oder polykristallines Halbleitermaterial ersetzt werden. Auch können die zweiten epitaktischen Schichten 46 und 48 ersetzt werden, indem man die ersten epitaktischen Schichten 42 und 44 dicker macht. Dann können die höherdotierten Bereiche 46 und 48 mittels einer n&spplus;-Ionenimplantation und anschließender kurzer thermischer Ausheilung gebildet werden.
  • Wenn das Bauelement mit Drain auf relativ hoher positiver Spannung in bezug auf Source vorgespannt ist und wenn die angelegte Gate-Spannung die Schwellspannung übersteigt, wird ein Strom (d.h. Elektronen) von Source nach Drain fließen. Die Elektronen werden in den n&spplus;-dotierten Bereichen 32 und 34 auf ein sehr hohes elektrisches Feld treffen und rasch eine beträchtliche zusätzliche Energie aufnehmen. Wären die darüberliegenden Bereiche 42 und 44 vom gleichen oder von einem höheren Dotierungsniveau verglichen mit den darunterliegenden n&spplus;-Bereichen (wie in einer herkömmlichen MISFET-Struktur), dann würde eine größere Spannung über dem n&spplus;-Bereich abfallen, was zu größeren elektrischen Feldern in den n&spplus;-Bereichen führen würde. Jedoch bei einem Dotierungsniveau in den epitaktischen Schichten 42 und 44, das wesentlich kleiner ist als das Dotierungsniveau in den n&spplus;-Bereichen 32 und 34, fällt weniger Spannung über den n&spplus;-Bereichen ab, und ein größerer Teil der Drain-Spannung fällt über den epitaktischen Schichten 42 und 44 ab. Als eine Folge wird das elektrische Feld in den n&spplus;-Schichten bemerkenswert reduziert. Da die Stoßionisation exponentiell vom elektrischen Feld abhängt, wird die Stoßionisationsrate wesentlich reduziert. Ferner trägt die Verringerung des Dotierungsniveaus von dem n&spplus;-Bereich zu den n&supmin;-Bereichen wegen der mit der Änderung des Dotierungsniveaus von n&spplus; nach n&supmin; verbundenen Energiebandverbiegung zum reduzierten elektrischen Feld bei. Die nützliche Energiebandverbiegung kann auch dadurch verwirklicht werden, daß man ein Material mit größerem Bandabstand in dem n&supmin;-Bereich benutzt. Das Material sollte eng an das Siliziumgitter angepaßt sein. Galliumphosphid (GaP) ist ein Beispiel für solch ein Material. So hat das resultierende MISFET-Bauelement eine verbesserte Langzeitzuverlässigkeit, was ein sehr kritisches Problem bei kleinen Submikrometer-Bauelementen war.
  • Die Struktur von Fig. 2 wird fertiggestellt unter Benutzung einer einzigartigen Kombination herkömmlicher Halbleiterbearbeitungstechniken, wie es in den Schnittdarstellungen der Fig. 3A-3G für ein n-Kanal-Bauelement illustriert ist. In Fig. 3A hat der p-dotierte Siliziumkörper 30 ein Gate-Oxid 38, das auf seiner Oberfläche ausgebildet ist, mit einer Gate-Elektrode 36, die auf dem Oxid 38 ausgebildet ist. Das Gate 36 kann z.B. aus dotiertem Polysilizium, einer dotierten Polysilizium-Silizid-Sandwichstruktur oder einem Metall bestehen. Die Gate-Elektrode 36 hat auf ihrer Oberseite eine Schicht 49 aus Siliziumdioxid oder Siliziumnitrit, die dazu dient, epitaktisches Wachstum auf der Gate-Elektrode in einem späteren Schritt zu verhindern. Es wird vorausgesetzt, daß das Dotierungsniveau des Kanals durch vorhergehende Schwellspannungsimplantation oder durch Substratdotierung oder durch eine Kombination beider erzeugt wurde. Der Siliziumkörper kann ein Siliziumsubstrat sein oder eine auf ein Siliziumsubstrat aufgewachsene epitaktische Siliziumschicht aufweisen.
  • In Fig. 38 sind der n&spplus;-Source-Bereich und der n&spplus;-Drain- Bereich 32 und 34 mittels Ionenimplantation hergestellt worden. Der Implantationsbereich ist extrem flach und kann durch Arsenimplantation mit einer Beschleunigung von 10 - 30 keV und einer Dosis im Bereich von 1 - 10x10¹² Ionen pro Quadratzentimeter geschaffen werden. Danach wird, wie in Fig. 3C gezeigt, die Struktur thermisch ausgeheilt, um die implantierten Ionen elektrisch zu aktivieren und die Sperrschicht von Source und Drain auf einige hundert Ångström Weite mit einem steilen Profil zu bewegen.
  • Als nächstes wird, wie in Fig. 3D gezeigt, das Seitenwandtrennstückoxid 40 bis zu einer Dicke von 100 - 500 Ångström ausgebildet. Dieses kann thermisch aufgewachsenes oder abgeschiedenes Oxid oder eine Kombination beider sein. Dieser Prozeß erhöht die Dicke der Schicht 49, so daß diese dicker ist als der Teil der Schicht 40, der den Source- und den Drain-Bereich überlappt. Falls das Oxid thermisch aufgewachsen wird, kann die damit verbundene thermische Bearbeitung bei der Ausbildung der Source-/Drain-Sperrschichten benutzt werden. Die Ausbildung des Seitenwandtrennstückoxids 40 wird gefolgt von einem anisotropen Ätzen, um das auf den ebenen Flächen über dem Source-Bereich und dem Drain-Bereich gebildete Oxid zu entfernen, jedoch das Seitenwandoxid bestehen zu lassen, wie es in Fig. 3E gezeigt ist. Da die Schicht 49 dicker ist als der Teil der Schicht 40, der den Drain-Bereich und den Source-Bereich (32 und 34) überlappt, kann außerdem das anisotrope Ätzen so ausgeführt werden, daß ein Teil der Schicht 49 verbleibt, auch wenn die Schicht 40 von dem Source-Bereich und dem Drain-Bereich entfernt ist.
  • Danach werden die epitaktischen n&supmin;-Schichten 42 und 44 selektiv bis zu einer Dicke von 500 - 1500 Ångström aufgewachsen, wobei das Dotierungsniveau bevorzugt während des Aufwachsens eingestellt wird, d.h., in situ Arsendotierung bis auf ein Niveau von 10¹&sup5;cm&supmin;³ bis 5x10¹&sup6;cm&supmin;³. Das Dotierungsniveau kann auch durch Ionenimplantation von Verunreinigungen mit nachfolgendem kurzem thermischem Ausheilen eingestellt werden. Schnelle thermische Bearbeitung kann angewendet werden, um den Wärmehaushalt des Prozeßschrittes zu minimieren und um die Dotantendiffusion während des epitaktischen Wachstums zu minimieren. Die selektive Epitaxie erfolgt so, daß epitaktisches Wachstum nur dort geschieht, wo Siliziumoberflächen freigelegt sind.
  • Als nächstes werden, wie in Fig. 3G gezeigt, die hochdotierten epitaktischen Schichten 46 und 48 bis zu einer Dicke von 1000 - 4000 Ångström selektiv über die epitaktischen Schichten 42 und 44 aufgewachsen. Wiederum wird ein minimaler Wärmehaushalt gefordert, um die sehr flachen, mit einem steilen Profil versehenen Sperrschichten in den n&spplus;-Bereichen von Source und Drain aufrechtzuerhalten. In einem alternativen Prozeß kann die hochdotierte Einkristallschicht ausgebildet werden, indem eine dickere schwachdotierte Siliziumeinkristallschicht aufgewachsen wird und eine Hochdosis-n&spplus;-Implanta tion (z.B. Arsen) in den oberen Abschnitt der dickeren epitaktischen Schicht ausgeführt wird, der ein kurzes thermisches Ausheilen folgt, um das Implantat elektrisch zu aktivieren, die Arsendiffusion jedoch zu minimieren. Schließlich wird eine Silizidschicht auf der hochdotierten Einkristallschicht ausgebildet, um Source und Drain mit einem kleinen Schichtwiderstand und einen kleinen Kontaktwiderstand zu erhalten. Es wird eingesehen werden, daß die in den Fig. 3A-3G illustrierten Prozeßschritte für ein n-Kanal-MISFET-Bauelement sind und daß eine ähnliche Art des Herangehens für ein p-Kanal-MISFET- Bauelement unter Ausnutzung der geeigneten Implantationsdotantenspezies und der geeigneten thermischen Behandlung verwendet werden kann. Obwohl die illustrierte Ausführungsform epitaktische Schichten sowohl über dem Source-Bereich als auch über dem Drain-Bereich benutzt, kann die Erfindung ferner mit einer nur über Drain befindlichen epitaktischen Schicht praktiziert werden. Schließlich kann dieser Strukturtyp in verschiedenen Halbleitern verwirklicht werden.
  • Die Fig. 4A-4D sind Schnittdarstellungen, die alternative Schritte in dem Prozeß der Fig. 3A-3G illustrieren, und insbesondere ersetzen die Fig. 4A-4C und die Fig. 4D die Fig. 3G. Gleiche Elemente haben dieselben Bezugszahlen. Diese Ausführungsform verringert die Kapazität zwischen Source und Gate und die Kapazität zwischen Drain und Gate. Das wird erreicht, indem der Struktur nach dem Aufwachsen der epitaktischen n&supmin;- Schicht 44 und vor dem Aufwachsen der epitaktischen n&spplus;-Schicht 48 ein anderes Seitenwandisolatortrennstück hinzugefügt wird.
  • Es wird jetzt auf die Fig. 4A Bezug genommen. Ein Isolator 50, wie z.B. Siliziumoxid, wird über der Siliziumoxidschicht 49 und der n&supmin;-Schicht 42, 44 aufgebracht. Die aufgebrachte Schicht 50 hat eine Dicke zwischen 200 und 1500 Ångström. Danach wird, wie in Fig. 48 gezeigt, die Schicht 50 anisotrop geätzt, um das die epitaktischen Schichten 42 und 44 überlappende aufgebrachte Material zu entfernen, während das Material über der Gate-Elektrode 36 verbleibt. Das anisotrope Ätzen formt die Trennstücke 51 und 52. Schließlich wird, wie in Fig. 4C gezeigt, das epitaktische Aufwachsen der n&spplus;-Schichten 46 und 48 durchgeführt, was eine der Struktur aus Fig. 3G ähnliche Struktur liefert. Unmittelbar vor der Bildung der n&spplus;- Schichten 46 und 48 kann ein zusätzlicher Prozeßschritt eingefügt werden, um die Verringerung des Reihenwiderstandes in der Struktur zu unterstützen. Es kann, nachdem das Seitenwandoxid 51 und 52 gebildet wurde, eine Implantation von n&supmin;-Typ-Ionen in die Schichten 42 und 44 durchgeführt werden. Das gestattet den hochdotierten Bereichen 46 und 48, sich nach unten in die Schichten 42 und 44 auszudehnen, außer dort, wo die Schichten 42 und 44 mit dem Seitenwandoxid 51 und 52 bedeckt sind. Die resultierende Struktur ist in Fig. 4D gezeigt, in welcher dieser ionenimplantierte Bereich durch die Zahlen 53 und 54 gekennzeichnet ist. Die implantierten n&spplus;-Bereiche 53 und 54 können sich bis zu den n&spplus;-Zusatzbereichen 32 und 34 ausdehnen, solange die n&supmin;-Bereiche 42 und 44 an der Grenzfläche mit den n&spplus;-Bereichen 32 und 34 die implantierten n&spplus;-Bereiche von der Siliziumoxidschicht 49 trennen.
  • Fig. 5 ist eine Schnittdarstellung eines MISFET-Bauelementes entsprechend einer anderen Ausführungsform der Erfindung. Die Struktur ist ähnlich der Struktur von Fig. 2, und gleiche Elemente haben dieselben Bezugszahlen. In dieser Ausführungsform ist der Transistor jedoch ein n-Kanal-Verarmungstyp-Transistor. Das Bauelement ist in einem p-dotierten Siliziumsubstrat 30 gefertigt. Die Schwellspannung wird jedoch durch Ionenimplantation von z.B. Phosphor oder Arsen oder durch andere bekannte Bearbeitungstechniken eingestellt, um einen Transistor vom Verarmungstyp zu erhalten. Es wird eingesehen werden, daß die Netto-Dotantenleitfähigkeit des Kanalbereiches n&supmin; sein kann, aber nicht sein muß, um im Verarmungstypmodus zu funktionieren. Außerdem ist die Erfindung auch auf einen p-Kanal-Verarmungstyp anwendbar. Mit Ausnahme der Kanaldotierung sind alle Elemente des MISFETS von Fig. 5 dieselben wie die entsprechenden Elemente in Fig. 2.
  • Die erfindungsgemäße MISFET-Struktur hat sich für die Minimierung der auf heiße Ladungsträger zurückzuführenden Instabilität in auf Gestaltungsregeln für den Bereich unter 0, 5 Mikrometern beruhenden Submikrometerstrukturen erfolgreich bewährt.

Claims (14)

1. Submikrometer-MISFET-Struktur mit
- einem dotierten Halbleiterkörper (30),
- in einem größeren Oberflächenbereich des Halbleiterkörpers ausgebildeten dotierten Source- und Drain- Bereichen (32, 34), zwischen denen sich ein Kanalbereich befindet,
- einem Gate (36), das über dem Kanalbereich liegt und von diesem durch eine Schicht (38) isolierenden Materials getrennt ist,
gekennzeichnet durch einen ersten zusätzlichen dotierten Bereich (44),
- der auf dem Drain-Bereich (34) ausgebildet ist,
- der vom Gate (36) durch ein isolierendes Seitenwandtrennstück (40) getrennt ist,
- der einen Teil des Drain-Elementes der MISFET-Struktur bildet,
- der vom selben Leitungstyp wie der Drain-Bereich (34) ist und
- in dem die Dotantenkonzentration kleiner ist als die Dotantenkonzentration in dem Drain-Bereich (34).
2. Submikrometer-MISFET-Struktur nach Anspruch 1, gekennzeichnet durch einen zweiten zusätzlichen dotierten Bereich (48),
- der auf dem ersten zusätzlichen dotierten Bereich (44) ausgebildet ist,
- der vom Gate (36) durch das isolierende Seitenwandtrennstück (40) getrennt ist und
- in dem die Dotantenkonzentration größer ist als die Dotantenkonzentration in dem ersten zusätzlichen dotierten Bereich (44).
3. Submikrometer-Struktur nach Anspruch 2, gekennzeichnet durch einen dritten zusätzlichen dotierten Bereich (42),
- der auf dem Source-Bereich (32) ausgebildet ist,
- der vom Gate (36) durch das isolierende Seitenwandtrennstück (40) getrennt ist,
- der einen Teil des Source-Elementes der MISFET- Struktur bildet,
- der vom selben Leitungstyp wie der Source-Bereich (32) ist und
- in dem die Dotantenkonzentration kleiner ist als die Dotantenkonzentration im Source-Bereich (32).
4. Submikrometer-MISFET-Struktur nach Anspruch 3, gekennzeichnet durch einen vierten zusätzlichen dotierten Bereich (46),
- der auf dem dritten zusätzlichen dotierten Bereich (42) ausgebildet ist,
- der vom Gate (36) durch das isolierende Seitenwandtrennstück (40) getrennt ist und
- in dem die Dotantenkonzentration größer ist als die Dotantenkonzentration in dem dritten zusätzlichen dotierten Bereich (42).
5. Submikrometer-MISFET-Struktur nach Anspruch 4, dadurch gekennzeichnet, daß das isolierende Seitenwandtrennstück (40) eine auf Seitenwänden des Gates (36) ausgebildete dielektrische Schicht aufweist.
6. Submikrometer-MISFET-Struktur nach Anspruch 5, dadurch gekennzeichnet, daß die dielektrische Schicht zwischen der zweiten und der vierten zusätzlichen dotierten Schicht (48, 46) und dem Gate (36) dicker ist als zwischen der ersten und dritten zusätzlichen dotierten Schicht (44, 42) und dem Gate (36).
7. Submikrometer-MISFET-Struktur nach Anspruch 1, dadurch gekennzeichnet, daß sich die zweite und die vierte zusätzliche dotierte Schicht (48, 46) in die jeweils entsprechende erste und zweite zusätzliche dotierte Schicht (44, 42) ausdehnen, um den Reihenwiderstand zwischen der zweiten und der vierten zusätzlichen dotierten Schicht (48, 46) und dem jeweils entsprechenden Drain- und Source-Bereich (32, 34) zu verringern.
8. Verfahren zur Herstellung eines MISFET nach den vorstehenden Ansprüchen, das folgende Schritte aufweist:
a) Bereitstellen eines Halbleiterkörpers (30), der einen Oberflächenbereich eines Leitungstyps hat,
b) Ausbilden eines Gate-Isolators (38) auf der Oberfläche des Oberflächenbereiches,
c) Dotieren der Source- und Drain-Bereiche (32, 34) im Oberflächenbereich benachbart zum Gate-Isolator (38) mit Dotanten entgegengesetzten Leitungstyps, gekennzeichnet durch die folgenden Schritte:
e) Ausbilden eines sich bis zum Oberflächenbereich erstreckenden ersten Seitenwandisolatortrennstückes (49, 40) auf der oberen Oberfläche und an den Seiten des Gate-Kontaktes (36) und
f) selektives Ausbilden einer ersten Schicht (44, 42) von Halbleitermaterial auf den Oberflächen der Source- und Drain-Bereiche (32, 34), wobei das Halbleitermaterial (44, 42) einen Dotanten entgegengesetzten Leitungstyps in einer geringeren Konzentration als die Konzentration des Dotanten entgegengesetzten Leitungstyps in den Source- und Drain-Bereichen (32, 34) in dem Oberflächenbereich hat.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß der Schritt f) selektive Epitaxie von Silizium auf dem Sourceund dem Drain-Bereich (32, 34) zur Ausbildung der ersten Schicht (44, 42) beinhaltet.
10. Verfahren nach Anspruch 8, gekennzeichnet durch einen Schritt g) des Implantierens eines Dotanten entgegengesetzten Leitungstyps in einen Oberflächenbereich der ersten Schicht (44, 42), um eine zweite Schicht (48, 46) auszubilden, in der die Dotantenkonzentration größer ist als die Dotantenkonzentration in der ersten Schicht (44, 42).
11. Verfahren nach Anspruch 8, gekennzeichnet durch einen Schritt g) des Ausbildens eines zweiten Seitenwandisolatortrennstückes (51, 52) um einen Teil des ersten Seitenwandisolatortrennstückes (40).
12. Verfahren nach Anspruch 11, gekennzeichnet durch den Schritt der selektiven Epitaxie von Siliziumschichten (48, 46) über der ersten Schicht (44, 42) und angrenzend an das zweite Seitenwandtrennstückmaterial (51, 52).
13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß die epitaktische Siliziumschicht (48, 46) einen Dotanten des zweiten Leitungstyps in einer Konzentration größer als die Dotantenkonzentration in der ersten Schicht (44, 42) hat.
14. Verfahren nach Anspruch 13, gekennzeichnet durch den Schritt der Ausdehnung der Dotantenkonzentration der zweiten epitaktischen Schichten (48, 46) in die erste Schicht (44, 42) durch Ionenimplantation.
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