JPS59202669A - 半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体装置とその製造方法に係り、特に１μｍ
以下のゲート長においても閾電圧値がゲート長と共に減
少せず、かつ高耐圧化が実現される超微ａＭｏｓ型電界
効果トランジスタに関する。

〔発明の背景〕

ＭＯ８型電界効果トランジスタ、又は絶縁ゲート型電界
効果トランジスタ（以下単にトランジスタと称する）の
微細化に伴い、チャネル長が０．５μｍ以下、ソース・
ドレインにおける接合深さも０．２μｍ以下と極めて浅
く構成されたトランジスタの出現も要求されている。し
かしながら通常構造を有する上記構成のトランジスタに
おいては、その実効チャネル長が極めて短いことから、
パンチスルー耐圧が２Ｖ以下と極端に低下し５Ｖなる通
常電源電圧では動作不可能となる。バンチスルー耐圧の
向上は基板濃度を増すことにより達成できるが、それに
より逆に雪崩降服耐圧が低下しソース・ドレイン間面ｊ
圧の向上は難しい。上記の欠点を克服し超短チャネルト
ランジスタを実現するため第１図に代表されるごとき構
造が提案されている。第１図においてＩＶ１半導体基板
、２はフィルド酸化膜、３および４は基板と反対導電型
でかつ高不純物濃度分布を有するドレイン及びソース拡
散層領域である。５は半導体基板１、ドレイン拡散層３
、およびソース拡散層４表面を酸化して・形成したゲー
ト酸化膜、６はゲート電極、７は電極保護絶縁膜、８お
よび９は各々ソース電極とドレイン電極である。上記構
造はソース拡散層４、およびドレイン拡散層３の各表面
が半導体基板１ジスタ構造と異なっており埋込みゲート
構造と称されている。上記の埋込みゲート構造の意図す
るところはソース・ドレイン拡散層の形成を半導体基板
１表面上に選択的に積上げられたエピタキシャル層表面
から進行させることにより、チャネル領域が構成される
半導体基板表面における拡散の横方向への拡がりを実効
的に抑えることにある。

上記、埋込みゲート構造においては通常の深い拡散層で
得られるごとき比較的ゆるやかな濃度勾配を有する不純
物分布をゲート電極直下への拡散層のくい込みを抑えて
実現できる。したがってソースドレイン間耐圧も通常構
造の特性に比べれはある程度向上可能であり、又実効チ
ャネル長も接合深さにほぼ影響されることなくゲート電
極幅たけで決定できる利点も有している。しかしながら
、上記の埋込みゲート構造においては次に述べるごとき
種々の欠点を有している。すなわち、従来の埋込みゲー
ト構造におけるソース拡散／ｍ　４およびドレイン拡散
層３は表面不純物濃度が１０２１Ｃｒｎ−３か又はそれ
に近い１０２°ｃｍ−３オーダの高不純物濃度分布で構
成されている。しかしなか本発明の詳細な説明の項で後
述するごとく、ドレイン電圧の最大印加電界はドレイン
拡散層における１　０１８ｃｍ−３程匿の低不純物濃度
領域において発生し、１０２０４ｍ””以上の高不純物
濃度領域はドレイン電圧の緩和にほとんど寄与しない。

したがって従来公知の埋込みゲート構造におけるドレイ
ン拡散層３によってはドレイン強電界はあまり緩和され
ずしたがってソース・ドレイン間耐圧の向上も期待に反
してわずかなものであった。

埋込みゲート構造の他の欠点はソース拡散層４およびド
レイン拡散層３とゲート電極６がゲート酸化膜５とほぼ
同等の膜厚を有する薄い絶縁膜を介して隣接する構成に
基づく。すなわち第１図で示すごとき公知の埋込みゲー
ト構造においてはソースとゲート間、およびドレインと
ゲート間の洛谷童、入出力容量が通常構造トランジスタ
のものよりむしろ大きくなり高周波動作では低利得化、
すなわち遮断周波数ｆＴが低下する欠点を有している。

埋込みゲート構造の他の欠点はその製造方法に基づくも
のである。すなわちゲート電極は所望の回路構成に基づ
いて外部配線に接続する必要がある。しかしながら従来
公知のいずれの製造方法によっても埋込みゲートと外部
配線を同一工程では作成することができない。したがっ
て別工程により各々を作成することになるが超微細トラ
ンジスタにおいては埋込みゲート長も極めて細く、外部
配線との接続箇所においては第１図に示したごとき断面
でゲート電極部が構成される。すなわち外部配線は埋込
みゲートとの目合せの為埋込みゲートと同等かやや幅広
に設計され埋込みゲートと接続されている。したがって
公知技術に基づく埋込みゲート構造トランジスタにおい
ては上記接続部における外部配緋とソース、および外部
配線とドレイン間容量が外部電極とソースおよびドレイ
ンとの重畳部分で形成され高速動作を阻害し、遮断周波
数ｆＴを低下させる欠点を有している。筐た上記接続は
マスク合せによるものでありマスク合せ誤差の為に入出
力容量間のバラツキはさけられず製造された各トランジ
スタのｆ’ｒノバラッキヲ生じさせる欠点も有している
。さらに埋込みゲートと接続されるべき外部配線がソー
ス電椿８またはドレイン電極９と短絡してはならず、各
々の間に合せ予裕が別途要求され、埋込みゲートだけが
微細化されただけでトランジスタ構造全体として見た場
合には公知の埋込みゲート構造はトランジスタの微細化
に効果を上げていないことがわかる。

上記の欠点はゲー）　ＩＪ１！Ｉ壁絶縁膜壁形縁膜にゲ
ート電極を形成する従来製造方法の欠点に基づくもので
ある。

埋込みゲート構造の製造方法として特開昭５４−１１１
７８３号に記載されている方法がある。この技術におい
てはソース拡散領域４およびドレイン拡散領域を形成し
た後、ゲート領域としてあらかじめ残置してあった酸化
膜を写真蝕刻法により選択的に除去している。しかる後
ゲート酸化膜を形成している。ソース拡散層４およびド
レイン拡散層３の露出部分もゲート酸化工程により同時
に酸化膜を形成して側壁絶縁膜としている。上記の側壁
絶縁膜は薄いゲート酸化膜とほぼ同等の膜厚を有し前述
した入出力容量の増大に伴う欠点を有しているがその他
、高不純物濃度シリコンの酸化膜で構成されるため通常
の低濃度基板上の酸化膜にくらべて膜質が脆弱である欠
点も有している。

したがって側壁絶縁膜の絶縁破壊が生じやすく、ゲート
電極５とソース４又はドレイン３間の短絡等の不良が生
じやすい欠点を公知の埋込みゲート構造は有している。

さらにこの公知技術においてはゲート電極が形成される
べき領域に残置してあった厚い酸化膜を写真蝕刻法によ
り除去する手法を用いている。すなわち、上記の写真蝕
刻によりトランジスタのゲート幅が決定される。しかる
にゲート長はゲート領域を設定する上記厚い酸化膜を残
置する工程で決定されている。すなわちトランジスタの
ゲート長とゲート幅の比は２工程によって決定され、各
工程のばらつきを考慮に入れれば一義的に決定されない
欠点を有し、素子設計上好ましくない。

埋込みゲート構造に関する他の公知の製造方法として特
開昭５１−１０４２８２　に記載された例がある。上記
の製造方法によっても第１図で示した断面構造が得られ
る。上記公知技術においてはゲート電極を形成すべき領
域の半導体基板１に開孔し、開孔部の露出された半導体
基板面にゲート酸化膜を形成した後ゲート電極６を埋込
んでいる。

上記製造方法により得られる埋込みゲート構造において
も前述した従来技術の欠点のすべてから逃れることがで
きなカが、上記製造方法においては他の欠点も生ずる。

すなわち、上記の開孔には通常ドライエツチング法が用
いられるが、ドライエツチングにより汚染物質やひずみ
が開孔端部に残置される。したがってドライエツチング
工程の後に行なわ力、る高温熱処理により汚染物質の拡
散や、ひずみの増大化のため開孔端部におけるゲート絶
縁膜の耐圧低下やドレイン接合耐圧不良などの致命的不
良が生ずる確率が高く、良品の歩留りが低下する欠点を
有している。さらに上記の製造方法においては埋込みゲ
ートの形成の際、埋込みゲート部以外の領域におけるゲ
ート材料を除去する必要があるが、上記の除去において
フィルド酸化膜端部等においてエッチ残りが生ずる挙が
多く、導電性材質の残置は配線間短絡などの不良を発生
させる確立が高い欠点も有している。

〔発明の目的〕

本発明の目的は上述した従来技術の欠点を解消し、ソー
ス・ドレイン間耐圧が十分に高く、かつ入出力容１−が
小さくて高遮断周波数特性を有する本質的に微細なトラ
ンジスタを提供することにある。

本発明の他の目的は導電性材料のエッチ残りや工程汚染
に伴う良品歩留りの低下をもたらすことなく単一工程で
ゲート電極と外部配線を形成できる埋込みゲート構造ト
ランジスタの新しい製造方法を提供することにある。

本発明の他の目的はゲートとソースまたはドレイン間の
側壁絶縁膜として電気的特性に優れた厚い絶縁膜で構成
し得る埋込みゲート構造トランジスタの新しい製造方法
を提供することにある。

〔発明の概要〕

本発明は単結晶基板上に多結晶シリコン膜を均一膜厚で
選択的に堆積し、上記多結晶シリコン膜に不純物を添加
し、いわゆる短時間アニールを施したところ不純物濃度
が１０１８０−３と低い場合においても多結晶シリコン
膜内では均一な不純物濃度分布を示し、かつ半導体基板
内に形成される接合においても従来の不純物拡散技術に
おいてはさけられないテーリング（ｔａｉｌｉｎｇ）分
布が見られない極めて浅い５０ｎｍ以下の接合が得られ
ることを見出した事実に基づく。さらに本発明はドレイ
ン拡散領域における高不純物濃度領域に関して従来常識
にとられれることなくその物理的意味に着目して解析し
た結果に基づく。通常のトランジスタにおけるドレイン
拡散層は半導体基板表面附近で高不純物濃度領域を有し
、基板内部へ向ってガウス分布または誤差関数分布で減
衰する不純物濃度分布を有する。上記の通常ドレイン拡
散層に電圧を印加し、深さ、すなわち不純物濃度の関数
として印加電界を解析するとその最大電界は不純物濃度
が１０１８ｃｍ−３附近において形成され１０２０Ｃｒ
ｎ−３以上の高不純物濃度領域においては極めて弱い電
界しか印加されないことがわかった。上記の最大電界が
降服電界を超えた時のドレイン電圧がドレイン耐圧であ
り、ドレイン耐圧を向上させる為にはドレイン電圧を分
散させ極部的な電界上昇をさせる必要がある。しかるに
上記の高不純物濃度領域は印加電界の分散にほとんど無
効であり、耐圧向上の観点からは有害でありドレイン拡
散層は１０’　８ｃｍ−３から１０１９ｃｍ−３の不純
物濃度で全体が構成されることが最も望ましい。前述し
た多結晶シリコンの短時間アニールによって得られる均
一低不純物濃度分布は上記の観点から、ドレイン拡散層
の構成に最適なものである。

ソースおよびドレイン領域における高不純物濃度領域は
ドレイン耐圧向上の観点からは無用なものであるが外部
配＃ｉｌ電極とのオーミック接合形成とソース抵抗、お
よびドレイン抵抗の低減に重要な役割を有している。上
記において、ソース抵抗およびドレイン抵抗の低減化に
関してはソースおよびドレイン表面のシリサイド化によ
り実現できることが公知であり極めて浅い接合形成にお
いてはシリサイド化による方がむしろ抵抗低減の効果は
太きい。

本発明は本発明者の一部によりすでに提供された特許明
細書に示されるごとく、高不純物ａ度領域が存在しなく
ともシリサイド層を形成すべき半導体表面の不純物濃度
が１０”　８ｃｍ−３であればシリサイド層と半導体表
面間に良好なオーミック性が得られる事実も利用してい
る。

〔発明の実施例〕

以下、本発明を実施例によってさらに詳細に説明する。

説明の都合上、図面をもって説明するが要部が拡大して
示されているので注意を要する。

実施例１ 第２図乃至第５図は本発明による半導体装置およびその
製造方法の一実施例を示した図で、１はＰ導電型比抵抗
１Ω・釧のシリコン基板である。

半導体基板１表面に公知の素子分離技術を利用して０．
８μｍの厚いフィルド酸化膜２を選択的に形成した後、
活性領域の半導体表面を露出し、２０ｎｍの清浄なゲー
ト酸化膜５を形成する。しかる後、約０．４μｍのシリ
コン薄膜をゲート酸化膜５上に形成し、ｐｏｃ１３を拡
散源とする熱拡散により上記シリコン薄膜にリンの高濃
度拡散をおこな〕。

その後、上記シリコン薄膜表面を熱酸化し０．１μｍ厚
のシリコン酸化膜を上記シリコン薄膜上に形成した。し
かる後、写真蝕刻法によりゲート電極６およびゲート電
極と自己整合に加工された酸化膜１０を形成した。上記
の写真蝕刻時に所望の回路構成にしたがい外部接続配線
も同時に形成している。なお上記写真蝕刻後のゲート電
極６の幅、すなわちチャネル長は０．５μｍであった。

次にテトラエトキシシラン（８ｉ　（ＯＣ２Ｈｓ　）４
　）を用いた化学気相反応により０．３μｍなる膜厚を
有するシリコン酸化膜１１を全面に堆積させる。上記の
堆積膜１１を反応性スパッタエツチングにより半導体基
板表面と垂直方向にエツチングをおこない平坦部に堆積
されたシリコン酸化膜を除去すると第３図に示すごとく
ゲート電極６の側壁にのみ堆積シリコン酸化膜１１が残
置される。この状態で酸化膜５゜介して砒素を加速エネ
ルギ７０ＫｅＶの条件でイオン打込みにより半導体基板
１辰面に注入する。

上記の条件は半導体基板表面で最大不純物濃度となる条
件である。本実施例においては注入量を変数として表面
不純′１ｌｌＩ！Ｉａ度がｌＸｌ０”乃至１０２’ｃｍ
−３の範囲で種々の値を取る様、多数個のトランジスタ
を作成した。上記のイオン打込み工程の後、注入イオン
の活性化の熱処理を行いソース抵抗層１２、およびドレ
イン拡散層１３を形成した。上記の熱処理は１ｏｏｏｃ
で行ったが柚々の注入量を有する各々のトランジスタに
対し接合深さＸ、が０．２５μｍとなる様に各々熱処理
時間を設定した。

しかる後、ソース拡散層１２及びドレイン拡散層１３上
のゲート酸化膜５を除去し、ジクロルシラン（ＳｉＨ２
Ｃｌ２）と塩酸ＨＣｔの化学気相反応を７７５Ｃの温度
でおこない０．２μｍなる厚さの多結晶質又は非晶質の
シリコン薄膜１４および１５を各々ソース拡散層１２お
よびドレイン拡散層１３上に選択的に堆積させた。上記
シリコン堆積膜の形成条件はジクロルシラン２００ｃｃ
％　塩ｅ６０ＣＣの条件であり、堆積速度は１０ｎｍ／
分である。上記条件におけるシリコン薄膜の堆積におい
ては被堆積表面にシリコン窒化膜（Ｓｉ３Ｎ４）が存在
しない限りシリコン基板上にのみ選択的に堆積され、か
つ側壁絶縁膜１１との境界部においてもいわゆるファセ
ットと称される凹凸も発生しない平坦な形状を得ること
ができる。上記のシリコン薄膜を選択的に堆積した後、
シリコン堆積膜に砒素イオンを注入した。砒素イオン注
入条件は不純物濃度が１０１７乃至１０２’　ｃｍ−３
の条件にて行い、かつ下地のソース拡散層１２およびド
レイン拡散層１３の最大不純物濃度と同等の不純物濃度
となる様に注入量を設定した。上記、第２のイオン注入
の後１１００Ｃ，３０秒の条件の短時間熱処理を実施し
注入イオンの活性化を行った。多結晶質、又は非晶質で
構成されるシリコン堆積膜１４および１５内における不
純物の拡散係数は単結晶シリコン内における拡散係数に
比べて１０乃至２０倍も大きい。したがって上記の短時
間熱処理によりシリコン堆積膜１４および１５内におけ
る不純物分布は均一分布となるが下地拡散層１２および
１３内の不純物分布にはほとんど影響を及ぼさな゛い。

すなわち、上記の単時間熱処理により１０１７Ｃｒｎ−
３乃至１０２１ｃｍ″３なる最大不純分濃度を有する通
常不純物濃度分布の拡散層１３上に上記の最大不純物濃
度と同一濃度で均一に分布する第２の拡散層領域１５で
ドレイン拡散層が構成されるトランジスタ構造が得られ
た。上記の短時間熱処理の後、５０ｎｍの膜厚を有する
白金（Ｐｔ）をスパッタ法により全面に蒸着し、次に４
５０Ｃの熱処理を施してソース拡散層１４およびドレイ
ン拡散層１５の各表面に白金シリサイド（ＰｔＳｉ）層
１６を形成した。上記の熱処理において酸化膜１０およ
び２さらに側壁絶縁膜１１上においてはｐｔは反応せず
シリサイドは形成されない。したがって上記熱処理工程
の後、王水でエツチングするとｐｔＳｉは王水でエツチ
ングされないため酸化膜１０および２、さらには側壁絶
縁膜１１上のｐｔだけが除去されてソース拡散層１４お
よびドレイン拡散層１５の各表面上にのみＰｔ５１が自
己整合的に残置された。ここにおいて、ｐｔｓ：層１６
直下にはｐｔＳｉ層形成前の表面不純物濃度よシも１桁
高い不純物濃度を有する約ＩＱｎｍ厚の析出層がｐｔｓ
ｉ層１６層目６整合的に形成された。

上記析出層内における深さ方向の不純物分布は深さに対
し下に凸の形状を有していた。ＰｔＳｉ層１６層形６の
後、公知の技術を用いて保護絶縁膜１７を、さらにはソ
ース電極１９およびドレイン電極２０を含む配線を所望
の回路方式にしたがって形成した。上記の電極１９．２
０にはアルミニウム（Ａｔ）の蒸着膜を用いたがＡ、／
１．がｐｔＳｉ層１６と反応するのを防止するためにＡ
４配線工程の前にチタン（Ｔ　ｉ　）とタンタル（Ｔａ
）の同時スパッタによりＴｉＴａ膜１８全１８Ｓｉ層１
６上のコンタクト孔部分にあらかじめ形成した。

上記の製造工程を経て製造された各種の表面不純物濃度
ＣＢを有するドレイン拡散層１３および１５で構成され
た各々のトランジスタに関して、ゲート電圧が零におけ
るソース・ドレイン間耐圧ＢＶｎｓを測定した。Ｃ８値
が各々ｌ　Ｘ　１０２１ｃｍ−３ｒＩ×１０２０Ｃｒｎ
−３，１刈０１９Ｃｒｎ−３，２×１０１８Ｃｒｎ′３
、およびＩ　ＸＩ　０１８ｃｍ−３のドレイン鉱層で構
成される各トランジスタのＢＶｎｓ値はそれぞれ３．５
Ｖ、４．ＯＶ、６．５Ｖ、９．５Ｖ、６．５Ｖｆあ−１
１）ｉ。なオＣｓ値がＩ　Ｘ　１０　’　７ｔｙｎ−３
のトランジスタにおいてはソース・ドレイン霜′、流・
電圧特性でオーミック性が得られなかったが１×１０１
８ｃｍ−３以上のＣｓ値を有する他のトランジスタにお
いては良好なオーミック特性が確認された。Ｃｓ値とＢ
ＶＤＳ値に関する上記の関係で注目されることはＣｓ値
がＩ　Ｘ　１０”　８ｃｍ−３と１×１０１９Ｃｒｎ−
３の範囲において同一寸法トランジスタにもかかわらず
ＢＶＤｓ値が最大値を有することである。その最大ＢＶ
Ｄ　ｓ値はＣｓ値がｌＸｌ０”Ｃｍ−３なる高不純物濃
度を有するシリコン薄膜１５を第１のドレイン拡散層１
３上に積上げた構造のトランジスタのものに比べて２倍
以上にも達する。

３．５■なりＢＶＤＳ値は埋込みゲート構造を有し、高
不純物濃度領域をドレイン拡散層内に有する公知のトラ
ンジスタにおけるＢＶＤＲ値とほぼ同等の値である。Ｂ
Ｖｎｓ値に関する上記の測定結果から本発明による埋込
みゲート構造トランジスタにおいて、均一濃度分布を有
するドレイン領域１５の不純物濃度が１０２０ｆｆｉ−
３以下でシリサイド層１６とソースおよびドレイン拡散
層間の良好なオーミック接触が保証される１×１０１８
ｃｍ−３以上の条件、特にｌＸｌ０１９Ｃ１ｎ−３乃至
Ｉ　ＸＩ　Ｏ”　８ｔｙｎ−３の範囲にある場合にはソ
ース・ドレイン間耐圧が従来構造のものに比べて最高２
倍以上も向上されたことがわかる。ドレイン鎖酸１５内
の不純物濃度が１×１０２゜ｃｎｌ−３以止ど均一高不
純物濃度分布で構成されている場合は公知の埋込みゲー
ト構造トランジスタとほぼ同等のソース・ドレイン間耐
圧しか得られず耐圧向上の効果は顕著ではなかった。な
お側壁絶縁膜直下の半導体基板表面には所望によりイオ
ン打込みを行い、上記領域の閾電圧値を制御してもよい
。上記のイオン打込みはゲート電極６の形成後おこなえ
ばよい。さらに上記のイオン打込みをゲート電極形成前
に行い、チャネル部全面の閾電圧値を制御してもよい。

実施例２ 第６図乃至第７図は本発明の他の実施例を示した図であ
る。前記第１の実施例においてソースおよびドレイン拡
散層を形成すべき各領域におけるゲート酸化膜５を除去
した後、第１の砒素イオン打込み工程およびそれに伴う
熱処理工程を省略し、直ちに多結晶質又は非晶質のシリ
コン薄膜１４および１５をソースおよびドレイン拡散層
が形成されるべき半導体基板表面部に選択的に堆積させ
た。

しかる後、前記第１の実施例に基づいてトランジスタを
製造した。本実施例に基づいて製造したトランジスタに
おいては写真蝕刻法によ多形成するゲート電極６の幅、
すなわちチャネル長を０．２μｍと前記第１の実施例に
よるトランジスタのものよりさらに短かく形成した。ま
た前記第１の実施例におけるソース・ドレイン間耐圧特
性結果を参考にしてシリコン薄膜１４および１５への砒
素イオン注入量は不純物濃度が２Ｘ　１０”　ｃｙｎ−
３となるように設定した。上記条件に基づいて製造した
トランジスタのドレイン拡散層における不純物濃度分布
　−は第７図に示すごとき分布特性を示した。すガわち
、シリサイド層１６直下に約ｉｘｉ　０１９ｃｍ−３な
る表面不純物濃度を有するｌＱｎｍ厚の析出層が存在し
、つづいて均一な不純物濃度分布を示す領域が半導体基
板表面まで存在する。半導体基板１内におけるドレイン
拡散層２２は半導体基板表面から約２０　ｎｍの深さで
形成されていた。上記拡散層２２に対応しソース領域に
おいては半導体基板表面から２０ｎｍの深さでソース拡
散層２１が形成されていた。

本実施例に基づく上記の不純物濃度分布を有するドレイ
ン拡散層を有するトランジスタにおいてはチャネル長が
０．２μｍと極めて短いにもかかわらずＢＶＤＳ値が約
８ｖとなり、従来構造トランジスタの約２乃至３倍の高
耐圧化が実現できた。さらに、本実施例に基づくトラン
ジスタの遮断周波数を測定したところ約８ＧＨｚなる値
を得た。上記は公知技術により製造した従来の埋込みゲ
ート型トランジスタの値の約１５倍高い値である。なお
通常構造の０．２μｍゲート長のトランジスタにおいて
はソース・ドレイン間耐圧が低４すぎて正常動作が得ら
れず遮断周波数の測定はできない。

上記の遮断周波数特性の向上は本発明に基づくトランジ
スタにおいては側壁絶縁膜１１の膜厚をゲート酸化膜５
の膜厚と独立に厚く構成できるため入力容量、ソース・
ゲート間容量を従来の埋込みゲート型トランジスタの入
力容量に比べて十分に小さくできたためと考えられる。

実施例３ 第８図は本発明の他の実施例を示した図である。

前記第２の実施例においてゲート電極６上に形成する酸
化膜１０の形成工程を省略し、側壁絶縁膜１１の形成時
にゲート電極６上にも同時に酸化膜を形成した。上記の
側壁絶縁膜の形成工程は７００Ｃの低温湿式熱酸化法に
より実施される。上記の低温湿式熱酸化法により形成さ
れる酸化膜厚はシリコン薄膜中に高濃度のｎ型不純物が
添加されている場合、低不純物濃度シリコン薄膜上に形
成される酸化膜厚の５倍にも達する増速酸化機構を有す
るものである。上記の低温湿式酸化法により側壁絶縁膜
１１を０，２５μｍの厚さで形成した。上記の熱酸化に
よりソースおよびドレイン拡散層が形成されるべき領域
上のゲート酸化膜５の膜厚は約５０ｎｍに増加したにす
ぎなかった。上記の側壁絶縁膜１１の形成の後、前記第
２の実施例に従ってトランジスタを製造したが、前記第
２の実施例における短時間熱処理工程を砒素イオン打込
みの前におこない、かつその条件も１１５００１５秒で
実施した。上記条件の熱処理によシリコン薄膜１４およ
び１５は単結晶化した。上記の単結晶化したシリコン薄
膜１４および１５の領域に表面不純物濃度が５Ｘ１０”
　８ｃｍ−３となる注入量で砒素イオンを加速エネルギ
３０ｋｅｖの条件でイオン打込みを実施した。したる後
、注入イオンの活性化の熱処理を行った。上記の熱処理
により接合深さ０．１５μｍなるソース拡散領域２３お
よびドレイン拡散領域２４が形成される。しかる後、上
記の拡散領域２３および２４上にｐｔｓｉ層１６全１６
実施例２に従い形成し、その後の工程も前記実施例２に
よって実施してトランジスタを製造した。

本実施例に基づくトランジスタに於いてはゲート電極幅
、すなわちチャネル長を０．１μｍから２μｍまで変化
させた種々のトランジスタを製造した。上記の各トラン
ジスタに関して閾電圧値ＶＴのチャネル長依存性を評価
したところＶｔ値はチャル長に依存せずすべて＋０．６
Ｖであった。上記の結果は従来構造トランジスタにおけ
るＶＴ値がチャネル長が１．０乃至１．５μｍ以下で減
少するのに対し極めて有用な特性である。本実施例に基
づくゲート長が０．２μｍのトランジスタのＢＶＤｓ値
は６ｖであった。上記の値は前記実施例２に基づくトラ
ンジスタのものよりやや低いが公知の埋込みゲート構造
トランジスタのものの２倍以上の高耐圧化に相当する。

上記のソース・ドレイン間耐圧の向上の観点からは前記
第２の実施例に基づく多結晶質、又は非晶質シリコン薄
膜でドレイン拡散層の少なくとも一部が構成されるトラ
ンジスタの方が本実施例に基づく単結晶シリコンでドレ
イン拡散層が構成されるトランジスタよシ望ましい。

通常トランジスタ構造において、ＶＴ値のチャネル長依
存性はソース・ドレイン拡散層の接合深さに依存する。

本実施例に基づくトランジスタにおいて、接合は半導体
基板上に堆積するシリコン薄膜の膜厚を制御すれば半導
体基板内に侵入させないことも可能である。上記の観点
から、本実施例に基づくトランジスタは有効なものであ
る。

実施例４ 前記第３の実施例において、シリコン薄膜１４および１
５内に低不純物濃度で構成されるソース拡散層２３およ
びドレイン拡散層２４を形成した後、加速エネルギ２５
ｋｅＶの条件で上記ソース拡散層２３およびドレイン拡
散層２４上に砒素イオン打込みを表面不純物濃度が５Ｘ
１０２０ｍ−’となる様に実施した。しかる後、上記打
込みイオンの活性化の為の熱処理を行った。上記の熱処
理は１１００Ｃ，３０秒の条件でおこなった。上記の短
時間熱処理により高不純物濃度分布に関する接合深さは
４Ｑｎｍであった。上記の短時間熱処理によってはあら
かじめ形成してあった拡散層２３および２４内における
低不純物濃度分布はまったく影響をうけなかった。上記
の短時間熱処理工程の後、電子線蒸着法によりモリブデ
ン（ＭＯ）膜を上記のソース拡散層２３およびドレイン
拡散層２４上に形成した。しかる後、前記第３の実施例
に基づいて保護絶縁膜１７、ソース電極１９およびドレ
イン電極２０を形成し、トランジスタを製造した。本実
施例に基づくトランジスタにおいてはゲート長を０２μ
ｍに固定し、側壁絶縁膜１１の膜厚を２０ｎｍから０．
３μｍまで変化させて種種製造した。上記の神々の側壁
絶縁膜１１の膜厚を有するトランジスタ群に関して連断
周波数ｆＴ特性を測定した。その結果０．３μｍの側壁
絶縁膜厚を有するトランジスタのｆ　Ｔ　値は８ＧＨ２
，！＝２０ｎｍの側壁絶縁膜厚を有するトランジスタの
ｆＴ値の１５倍も高い値を得られた。なお公知の埋込み
ゲート構造トランジスタのｆＴ値は上記２０ｎｍの側壁
絶縁膜厚を有する本実施例に基づくトランジスタのｆＴ
値とほぼ同等であった。

〔発明の効果〕

本発明によれは０．２μｍと棲めて短いチャイ・ル長に
もかかわらす５ｖなる通常電源で動作できるトランジス
を得ることができる。上記トランジスタにおいては電気
的特性に優れたゲート側壁絶縁膜の膜厚を所望により制
御できるので入出力容量を十分に小さくできるので遮断
周波数を極めて窩くできる効果がある。

また本発明によれば通常のゲート電極の形成工程の後、
側壁絶縁膜の形成を行い、続いてソース・ドレイン領域
の形成を実施できるので、公知の埋込みゲート構造の製
造方法によるごとき導電性材料のエッチ残りや工程汚染
に伴う良品歩留りの低下をもたらすこともない。また本
発明に基づく製造方法においては単一工程でゲートを極
と外部配線を同時に形成でき、ゲート長とゲート幅の比
のバラツキを本質的に解消できる効果がある。

本発明の第１乃至第３の実施例においてはＰｔＳｉ層の
形成時におけるｐｔｓ　ｉ層直下の不純物析出効果を利
用してオーミック接触に必要な不純物濃度領域をＰｔＳ
ｉ層と自己整合の関係で構成したが、上記のＰｔＳｉ層
はＭ　Ｏ、Ｗ　、　Ｐ　ｄ＋　Ｎ　ｉ＋Ｔｉ＋　Ｔａ、
Ｎｂ、Ｃｒ、ｐｒ等の他の高融点金属のシリサイド膜で
置換えて構成してもさしつかえない。また前記第４の実
施例においてはＭｏ膜をソースおよびドレイン拡散層上
に形成したがＭｏ膜に限定されることなく上記の種々の
高融点金属で置換えて構成してもさしつかえない。

前記第１乃至第４の実施例においては短時間熱処理工程
として高温電気炉を用いる方法について述べたが上記の
工程はランプ加熱法、レーザ照射法、電子線照射法など
他の手法に基づいてもよい。

また本発明の各実施例においてはソース・ドレイン拡散
層を砒素イオンにより形成した例を示したが上記拡散層
は隣イオンによって形成してもよい。またその形成方法
もイオン打込み法に限定されることなく本発明の精神を
逸脱しない限り、例えば熱拡散法など他の公知の手法に
基づいてもよい。

さらに前記の各実施例においては説明の都合上、ｐ導電
型の半導体基板１を用い、ｎ型不純物によるソース領域
、およびドレイン領域を構成する。

いわゆるｎチャネル型トランジスタについて示したが本
発明に基づく半導体装置とその製造方法は上記のととき
ｎチャネル型に限定されることなく、ｎ４電型の半導体
基板とｐ型不純物によるソース領域、およびドレイン領
域で構成されるいわゆるｐチャネル型トランジスタにも
適用できる。さらに本発明は前記のごとき単体トランジ
スタに限定されることなく半導体集積回路装置、および
その製造方法に対しても適用できる。

【図面の簡単な説明】

第１図は従来の埋込みゲート構造の絶縁ゲート型電界効
果トランジスタを示す図、第２図乃至第５図は本発明の
第１の実施例を示す断面図、第６図は本発明の第２の実
施例を示す断面図、第７図は第６図におけるドレイン拡
散領域での深さ方向に関する不純物濃度分布を示す図、
第８図は本発明の第３の実施例を示す断面図である。 ５・・・ゲート電極、１１・・・側壁絶縁膜、１２・・
・ソー第　１１￥］ 完　２　図 ￥Ｊ３図 第　４　口 χ　５　図 第　６　図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板の主表面上に絶縁膜を介して、ゲート電
   極とその側壁絶縁膜を有する絶縁ゲート型電界効果トラ
   ンジスタにおいて、上記側壁絶縁膜のゲート電極と対向
   する側壁に隣接して半導体基板と反対導電型を有し、そ
   の最大不純物濃度が１０”　８ｃｍ−３乃至１０２０ｃ
   ｍ−３の半導体薄膜で構成されるドレイン領域を有する
   ことを特徴とする半導体装置。 ２、特許請求の範囲第１項記載の半導体装置において、
   上記ドレイン領域が多結晶薄膜、又は非晶質薄膜で構成
   されることを特徴とする半導体装置。 ３、特許請求の範囲第１項記載の半導体装置において、
   上記ドレイン領域表面の少なくとも一部が高融点金属の
   シリサイド層と接していることを特徴とする半導体装置
   。 ４、半導体基板の主表面上に絶縁膜を介して、ゲート電
   極とその側壁絶縁膜を有し、かつ上記側壁絶縁膜のゲー
   ト電極と対向する側壁に隣接して半導体基板と反対導電
   型の半導体薄膜で構成されるドレイ／領域およびソース
   領域を有する絶縁ゲート型電界効果トランジスタにおい
   て、上記ゲート電極を形成した後、その側壁絶縁膜を形
   成し、しかる後上記ドレイン領域とソース領域を形成す
   ることを特徴とする半導体装置の製造方法。