JP2888462B2 - 絶縁ゲイト型半導体装置の作製方法 - Google Patents
絶縁ゲイト型半導体装置の作製方法Info
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Description
高集積化の可能な絶縁ゲイト電界効果型半導体素子(半
導体装置)の作製方法に関する。本発明による半導体素
子は、マイクロプロセッサーやマイクロコントローラ、
マイクロコンピュータ、あるいは半導体メモリー等に使
用されるものである。
て、多くの研究開発が進められている。特に、MOSF
ETと呼ばれる絶縁ゲイト電界効果型半導体素子の微細
化技術の進歩はめざましい。MOSとは、金属(Metal)
−酸化物(Oxide) −半導体(Semi-conductor)の頭文字を
取ったものである。金属は、純粋な金属でなくとも、十
分に導電率の大きな半導体材料や、半導体と金属の合金
なども含めた広い意味で使用される。また、金属と半導
体の間の酸化物のかわりに、純粋な酸化物だけではな
く、窒化物等の十分に抵抗の大きな絶縁性材料が用いら
れることもあり、そのような場合には、厳密にはMOS
という用語は正しくないが、以下、本明細書では窒化物
その他の絶縁物をも含めて、このような構造を有する電
界効果型素子をMOSFETと称することとする。
を小さくすることによっておこなわれる。ゲイト電極の
幅が小さくなるということは、その下のチャネル領域の
長さ、すなわち、チャネル長が小さくなるということで
あり、このことは、チャネル長をキャリヤが通過するに
要する時間を小さくすることとなり、結果的には高集積
化とともに高速化ももたらされる。
題(短チャネル効果)も生じる。その中で最も重要なも
のはホットエレクトロンの問題である。従来のような、
十分に不純物濃度の大きなソースおよびドレインという
不純物領域に、極性が反対の不純物がドープされたチャ
ネル領域がはさまれた構造では、チャネル領域をせばめ
るにしたがって、ソースとドレインに印加される電圧に
よってチャネル領域と不純物領域の境界付近の電界が大
きくなる。その結果、MOSFETの動作は極めて不安
定になる。
れた新しいMOSFETの構造が、LDD(Lightly-Do
ped-Drain)という構造である。これは、典型的には図2
(D)に示される。図2(D)において、不純物濃度の
大きな領域26よりも浅く設けられた不純物濃度の小さ
な領域27がLDDと呼ばれる。このような領域を設け
ることによって、チャネル領域と不純物領域の境界近傍
の電界を小さくし、素子の動作を安定化させることが可
能となった。
る。図2は、NMOSの例を示したがPMOSであって
も同様に形成される。最初に、p型の半導体基板上に酸
化膜と導電性膜が形成され、これらはエッチングされ
て、図2(A)に示すようにゲイト絶縁膜22とゲイト
電極21となる。そして、このゲイト電極をマスクとし
て、自己整合(セルフアライン)的に、例えば、イオン
打ち込み法等によって、比較的不純物濃度の小さい(記
号ではn- と表される)不純物領域23が形成される。
24が形成される。そして、この絶縁被膜24は、バイ
アスプラズマエッチのような異方性エッチング法(方向
性エッチング法ともいう)によって、除去されるが、異
方性エッチングの結果、ゲイト電極の側面ではPSGが
エッチングされないで、図2(C)に25で示すような
形状で残る。この残留物をスペーサーと称する。そし
て、このスペーサー25をマスクとして、セルフアライ
ン的に不純物濃度の大きい(記号ではn+ と表される)
不純物領域26が形成される。そして、このn+ 型不純
物領域がFETのソース、ドレインとして用いられる。
って、従来の方法では、0.5μmが限界であるといわ
れていたチャネル長を0.1μmまで狭めることが可能
であることが示されている。
とによって短チャネル化の問題が全て解決されたわけで
はない。もう一つの問題点はゲイト幅を小さくすること
によるゲイト電極の抵抗の問題である。短チャネル化に
よって、動作速度を向上させたとしても、ゲイト電極の
抵抗が大きければ、その分を打ち消してしまうだけ伝播
速度が低下する。ゲイト電極の抵抗を低下させるには例
えば、従来使用されていた不純物濃度の大きな多結晶シ
リコンのかわりに抵抗率の小さな金属シリサイドを用い
ることや、ゲイト電極と平行にアルミニウムのような低
抵抗配線をを走らせることが検討され、採用されている
が、それとて、ゲイト電極の幅が0.3μm以下となる
状況では限界となることが予想される。
極の高さと幅の比(アスペクト比)を大きくすることが
考えられる。ゲイト電極のアスペクト比を大きくするこ
とによって、ゲイト電極の断面積を大きくし、抵抗を下
げることが可能となる。しかしながら、従来のLDD
は、その作製上の問題からアスペクト比を無制限に大き
くはできなかった。
ーサーの幅がゲイト電極の高さに依存するためである。
通常、スペーサーの幅はゲイト電極の高さの20%以上
となった。したがって、図2のLDD領域27の幅Lを
0.1μmとする場合には、ゲイト電極の高さhは0.
5μm以下でなければならなかった。もし、ゲイト電極
がそれ以上の高さとなれば、Lは0.1μm以上とな
る。このことは、ソース、ドレイン間の抵抗が増えるこ
とであり、望ましくない。
イト電極の幅Wが1.0μm、LDDの幅Lが0.1μ
mであるとしよう。この素子のスケールを小さくして、
Wを0.5μmとしようとすれば、ゲイト電極の抵抗を
維持するためには、hは1.0μmでなければならな
い。しかし、そのためにLは0.2μmとなってしま
う。すなわち、ゲイト電極の抵抗は変わらないが、ON
状態(ゲイト電極に電圧が印加されて、チャネル領域の
抵抗がn- 領域の抵抗に比べて十分小さくなった状態)
でのソース、ドレイン間の抵抗が2倍となる。一方、チ
ャネル長が半分になったので、素子は2倍の速度で応答
することが期待できるが、ソース、ドレイン間の抵抗が
2倍になったのでそのことはキャンセルされてしまう。
結局、素子の高集積化が達成されただけで、速度の点で
は従来のままである。一方、Lを従来と同じに保つに
は、hを0.5μmとしなければならないが、そうすれ
ば、ゲイト電極の抵抗が2倍となり、結局、高速性は得
られない。
電極の高さの50%から100%であり、上に示したも
のよりもかなり苦しい条件となる。したがって、従来の
LDD作製方法ではゲイト電極のアスペクト比は1以
下、多くは0.2以下であった。また、このスペーサー
の幅は、ばらつきが大きく、各トランジスター間での特
性がまちまちになることが多くあった。このように、従
来のLDDの作製方法は短チャネルでの安定性とそれに
伴う高集積化と高速性をもたらした反面、その作製上の
問題からより一層の高速化、高集積化の妨げとなるとい
う矛盾を呈している。
て、アスペクト比が1以上の高アスペクト比のゲイト電
極でも何ら問題なく実施できる全く新しい方法を提唱す
る。上述の通り、微細化によって、もはや配線の高アス
ペクト比化は避けられない問題である。
す。これはNMOSの場合であるが、PMOSであって
も同様に実施することができる。最初に、p型の半導体
基板上に酸化膜等の絶縁膜と導電性膜が形成され、この
絶縁膜と導電性膜はエッチングされて、図1(A)に示
すようにゲイト電極となるべき部分11およびゲイト絶
縁膜12となる。そして、このゲイト電極となるべき部
分をマスクとして、自己整合(セルフアライン)的に、
例えば、イオン打ち込み法等によって、1×1017〜5
×1018cm-3程度の濃度の不純物濃度の小さい(記号
ではn- と表される)第1の不純物領域13が形成され
る。
なるべき部分の表面が酸化される。したがって、ゲイト
電極となるべき部分は酸化される材料で構成される必要
がある。この工程によって、ゲイト電極となるべき部分
の表面が後退する。そして、最終的には酸化物層14の
内部にゲイト電極15が残る。(図1(B))また、ゲ
イト電極となるべき部分の材料11が多結晶シリコンで
あり、酸化膜12が酸化珪素であったならば、シリコン
基板も酸化されるが、もし、ゲイト絶縁膜(酸化珪素)
がゲイト電極形成と同時にエッチングされることがな
く、シリコン基板が酸化珪素膜で覆われていたならば、
その速度はゲイトとなるべき部分の酸化の速度に比べる
と十分に小さい。
膜の厚さが大きくなるにしたがって低下するからであ
る。一般に、シリコンの熱酸化については、以下の式が
成り立つことが知られている。 x2 − x0 2+ Ax −Ax0 = Bt (1)
に依存する正の定数で、温度やシリコンの面方位、酸素
原子や水のシリコン中での拡散速度等に依存する。ま
た、x0 は、最初に存在した酸化珪素の膜厚で、xは時
間tだけ経過したときの酸化珪素の厚さである。(1)
式を変形すると、以下の式が得られる。 Δx(x + x0 + A) = Bt (ただし Δx = x−x0 ) (2)
れていない状態では、x0 =0なので、 Δx1 = Bt/(x + A) (3) であり、一方、最初にかなり厚い膜が形成されていて、
x〜x0 である場合は、 Δx2 = Bt/(2x + A) (4) となる。(3)と(4)から、他の条件が同じとき、最
初に表面に酸化珪素膜が存在しない場合の方が酸化速度
(Δx/tで表される)が大きいことがわかる。この計
算は、詳細なものではないが、その速度の差は、 Δx1 /Δx2 = (2x + A)/(x + A) < 2 である。
コン(100)面の熱酸化では、1000℃で100分
酸化する場合に、熱酸化前に表面に酸化珪素が形成され
ていない場合には酸化珪素が100nm形成されるのに
対し、熱酸化前に表面に100nmの酸化珪素が形成さ
れていた場合には酸化珪素の厚さは150nmにしかな
らず、同じ時間だけ酸化をおこなったのにもかかわら
ず、前者は酸化珪素が100nm形成されたのに、後者
は50nmの厚さの酸化珪素が新たに形成されるに過ぎ
ない。
をおこなった場合でも、熱酸化前に酸化珪素が形成され
ていない場合には、50nmの酸化珪素が形成されるの
に、熱酸化前に50nmの厚さの酸化珪素が形成されて
いる場合には、増加する酸化珪素の厚さは20nmに過
ぎず、200分の熱処理でも、熱酸化前に酸化珪素が存
在しない場合には、熱酸化の結果、厚さ70nmの酸化
珪素が形成されるのに対し、熱酸化前に厚さ90nmの
酸化珪素が形成されている場合には、30nmしか酸化
珪素は増加しない。
きく異なり、シリコンの(100)面の速度は(11
1)面等の他の面に比べて酸化速度が小さい。また、多
結晶シリコンは表面の面方位がバラバラであるので、当
然(100)面の酸化速度より大きく、約2倍ほど早く
酸化される。
に、ゲイト電極となるべき部分に形成される酸化珪素の
厚さは、ゲイト絶縁膜を通してシリコン基板上に新たに
形成される酸化珪素の厚さよりもはるかに大きく、図に
示すようにシリコン基板の表面の凹凸は十分小さい。例
えば、ゲイト電極となるべき部分11(多結晶シリコ
ン)のもとの表面から100nmのところまで酸化した
場合に、酸化膜12(酸化珪素)の下のシリコン基板は
あらたに、25nmだけ酸化される。この程度の凹凸は
半導体素子の特性には深刻な影響を与えない。
れた不純物領域13も熱によって拡散拡大する。本発明
では、素子を電界効果型トランジスターとして効率的に
動作させる必要があるので、このように拡大した不純物
領域の先端はゲイト電極の両端と幾何学的に一致する必
要がある。
極15とその周囲の酸化物層14をマスクとして、セル
フアライン的に1×1020〜5×1021cm-3という不
純物濃度の大きい(記号ではn+ と表される)第2の不
純物領域16が形成される。このようにして、従来のL
DD作製方法による場合と同じ形状を有するLDDを得
ることができる。この工程で注目すべきことは、図から
明らかなように、LDDの幅Lが、ゲイト電極の高さに
制約されることがないため、ゲイト電極のアスペクト比
を大きくすることができるということである。
て微妙に制御できる。例えば、Lを10nmから0.1
μmまで、任意に変化させることができる。また、この
ときのチャネル長Wとしては0.5μm以下が可能であ
る。従来の方法では、LDDの幅を100nm以下とす
ることは極めて困難で、20%程度の誤差は当然であっ
たが、本発明を利用すれば、LDDの幅を10〜100
nmにおいて、10%程度の誤差で作製することが可能
である。Lを細かく制御できるということは、酸化速度
を制御することが容易であるという事実に基づく。
法に比べて、スペーサーとなるべき絶縁被膜を形成する
必要がないので工程が簡略化され、生産性が向上する。
以下に実施例を示し、より詳細に本発明を説明する。
の実施例では単結晶半導体基板上に形成した相補型MO
SFET装置(CMOS)に本発明を用いた場合を示
す。本実施例を図3に示す。まず、図3(A)に示すよ
うに、p型単結晶シリコン半導体基板上に、従来の集積
回路作製方法を使用して、n型ウェル32、フィールド
絶縁物30、チャネルストッパー(p+ 型)31、n-
型不純物領域34、n+ 型不純物領域36、p+ 型不純
物領域33、p- 型不純物領域35、リンがドープされ
たn型多結晶シリコンのゲイト電極37(NMOS用)
と同38(PMOS用)を形成する。
まず、不純物濃度が1015cm-3程度のp型シリコンウ
ェファーにBF2 + イオンを打ち込み、いわゆるLOC
OS法(局所酸化法)によって、チャネルストッパー3
1とフィールド絶縁物30を形成する。さらにこれに、
リンイオンを注入し、1000℃で3〜10時間アニー
ルして、リンイオンを拡散、再分布させ、不純物濃度1
016cm-3程度のn型ウェル32を形成する。
のゲイト絶縁膜(酸化珪素)と、減圧CVD法によっ
て、厚さ500nm、リン濃度1021cm-3の多結晶シ
リコン膜を形成し、これをパターニングして、ゲイト電
極となるべき部分37および38を形成する。そして、
砒素イオンを打ち込んで、不純物濃度1021cm-3程度
のn+ 型不純物領域36と、BF2 + イオンを打ち込ん
で不純物濃度1021cm-3のp+ 型不純物領域33を形
成する。そして、その後、再び、ゲイト電極となるべき
部分および必要によっては他のマスクを用いて、不純物
濃度1018cm-3のn- 型不純物領域34を形成し、さ
らにBF2 + イオンを打ち込んで、不純物濃度1018c
m-3のp+ 型不純物領域35を作製する。不純物領域3
4および35の深さは20nmとした。そして、これら
の不純物領域は900℃で1時間アニールすることによ
って活性化され、ソース、ドレイン領域となる。このよ
うにして図3(A)を得る。
によって、ゲイト電極となるべき部分を酸化する。酸化
の条件としては、例えば、乾燥酸素1気圧中、800℃
で500分とする。この熱酸化によって、ゲイト電極と
なるべき部分の周囲に厚さ約100nmの酸化珪素層3
9および40が形成され、その内部にゲイト電極41お
よび42が残る。この酸化工程でゲイト電極となるべき
部分のシリコン表面は約50nmだけ後退し、一方、単
結晶シリコン基板の表面も約10nmだけ後退したが、
その後退は極めて微小なので半導体素子の特性にはほと
んど影響を与えない。
型の不純物領域43とp+ 型の不純物領域44を形成す
る。いずれの不純物領域も不純物濃度は1×1021cm
-3程度とする。また、この不純物領域の深さは100n
mとした。
様に層間絶縁物として、リンガラス層45を形成する。
リンガラス層の形成には、例えば、減圧CVD法を用い
ればよい。材料ガスとしては、モノシランSiH4 と酸
素O2 とホスフィンPH3 を用い、450℃で反応させ
て得られる。
け、アルミ電極46〜49を形成する。こうして、図3
(D)に示されるような相補型MOS装置が完成する。
DD型MOSFETを作製することが可能となった。本
文中でも述べたように、本発明を利用すれば、ゲイト電
極のアスペクト比にほとんど制限されることなくLDD
領域を形成しうる。また、そのLDD領域の幅も10〜
100nmの間で極めて精密に制御することができる。
特に本発明は、短チャネル化によって、今後進展すると
考えられるゲイト電極の高アスペクト比化に対して有効
な方法である。
下の低アスペクト比のゲイト電極においても、本発明を
使用することは可能で、従来のLDD作製方法に比し
て、絶縁膜の形成とその異方性エッチングの工程が不要
となり、また、LDD領域の幅も精密に制御することが
可能であるため、本発明の効果は著しい。
について述べたが、ゲルマニウムや炭化珪素、砒化ガリ
ウム等の他の材料を使用する半導体装置にも本発明が適
用されうることは明白である。さらに、本発明では、ゲ
イト電極の酸化特性が重要な役割を果たすが、本発明で
主として記述したシリコンゲイト以外にも、タングステ
ンやモリブテン、クロム、アルミニウム、あるいはそれ
らの珪化物、炭化物等をゲイト電極として用いてもよ
い。また、実施例では単結晶半導体基板上のMOSFE
Tの作製工程について記述したが、石英やサファイヤ等
の絶縁性基板上に形成された多結晶あるいは単結晶半導
体被膜を利用した薄膜トランジスタ(TFT)の作製に
も本発明が適用されうることも明らかであろう。
OSの作製方法を示す。
Claims (3)
- 【請求項1】 絶縁表面を有する基板上に形成された半
導体島領域上の絶縁膜上に、幅に対する高さのアスペク
ト比が1以上であるゲイト電極となるべき部分を形成す
る工程と、 前記ゲイト電極となるべき部分をマスクとして不純物を
前記半導体島領域中に導入し、自己整合的に第1の不純
物領域を形成する工程と、少なくとも 前記ゲイト電極となるべき部分の表面を熱酸
化し、酸化物層を形成するとともに幅が0.5μm以下
で幅に対する高さのアスペクト比が1以上のゲイト電極
を形成する工程と、 前記ゲイト電極及び酸化物層をマスクとして前記不純物
と同一導電型の不純物を前記半導体島領域中に導入し、
自己整合的に不純物濃度が前記第1の不純物領域の不純
物濃度より大きい第2の不純物領域を形成する工程とを
有することを特徴とする絶縁ゲイト型薄膜半導体装置の
作製方法。 - 【請求項2】 絶縁表面を有する基板上に形成された単
結晶シリコン島領域上の絶縁膜上に、幅に対する高さの
アスペクト比が1以上である多結晶シリコンよりなるゲ
イト電極となるべき部分を形成する工程と、 前記ゲイト電極となるべき部分をマスクとして不純物を
前記単結晶シリコン島領域中に導入し、自己整合的に第
1の不純物領域を形成する工程と、 熱酸化法によって、少なくとも前記ゲイト電極となるべ
き部分の表面を酸化し、酸化物層を形成するとともに幅
が0.5μm以下で幅に対する高さのアスペクト比が1
以上のゲイト電極を形成する工程と、 前記ゲイト電極及び酸化物層をマスクとして前記不純物
と同一導電型の不純物を前記単結晶シリコン島領域中に
導入し、自己整合的に不純物濃度が前記第1の不純物領
域の不純物濃度より大きい第2の不純物領域を形成する
工程とを有することを特徴とする絶縁ゲイト型薄膜半導
体装置の作製方法。 - 【請求項3】 単結晶シリコン上に形成された絶縁膜上
に、多結晶シリコンよりなる幅に対する高さのアスペク
ト比が1以上である第1及び第2のゲイト電極となるべ
き部分を形成する工程と、 前記第1のゲイト電極となるべき部分をマスクとして第
1導電型の不純物を前記単結晶シリコン中に導入し、自
己整合的に第1不純物領域を形成する工程と、 前記第2のゲイト電極となるべき部分をマスクとして第
2導電型の不純物を前記単結晶シリコン中に導入し、自
己整合的に第2不純物領域を形成する工程と、 熱酸化法によって、少なくとも前記第1及び第2のゲイ
ト電極となるべき部分の表面を酸化し、第1の酸化物層
を形成するとともに幅が0.5μm以下で幅に対する高
さのアスペクト比が1以上の第1のゲイト電極を形成
し、第2の酸化物層を形成するとともに幅が0.5μm
以下で幅に対する高さのアスペクト比が1以上の第2の
ゲイト電極を形成する工程と、 前記第1のゲイト電極及び前記第1の酸化物層をマスク
として前記第1導電型の不純物を前記単結晶シリコン中
に導入し、自己整合的に不純物濃度が前記第1不純物領
域の不純物濃度より大きい第3不純物領域を形成する工
程と、 前記第2のゲイト電極及び前記第2の酸化物層をマスク
として前記第2導電型の不純物を前記単結晶シリコン中
に導入し、自己整合的に不純物濃度が前記第2不純物領
域の不純物濃度より大きい第4不純物領域を形成する工
程とを有することを特徴とする絶縁ゲイト型薄膜半導体
装置の作製方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
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JP3238712A JP2888462B2 (ja) | 1991-08-26 | 1991-08-26 | 絶縁ゲイト型半導体装置の作製方法 |
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Applications Claiming Priority (1)
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- 1991-08-26 JP JP3238712A patent/JP2888462B2/ja not_active Expired - Lifetime
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