JP2888462B2

JP2888462B2 - 絶縁ゲイト型半導体装置の作製方法

Info

Publication number: JP2888462B2
Application number: JP3238712A
Authority: JP
Inventors: 舜平山崎; 保彦竹村
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1991-08-26
Filing date: 1991-08-26
Publication date: 1999-05-10
Anticipated expiration: 2014-05-10
Also published as: JPH0555246A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高速性に優れ、また、
高集積化の可能な絶縁ゲイト電界効果型半導体素子（半
導体装置）の作製方法に関する。本発明による半導体素
子は、マイクロプロセッサーやマイクロコントローラ、
マイクロコンピュータ、あるいは半導体メモリー等に使
用されるものである。

【０００２】

【従来の技術】半導体素子の微細化、高集積化に関し
て、多くの研究開発が進められている。特に、ＭＯＳＦ
ＥＴと呼ばれる絶縁ゲイト電界効果型半導体素子の微細
化技術の進歩はめざましい。ＭＯＳとは、金属（Metal)
−酸化物(Oxide) −半導体(Semi-conductor)の頭文字を
取ったものである。金属は、純粋な金属でなくとも、十
分に導電率の大きな半導体材料や、半導体と金属の合金
なども含めた広い意味で使用される。また、金属と半導
体の間の酸化物のかわりに、純粋な酸化物だけではな
く、窒化物等の十分に抵抗の大きな絶縁性材料が用いら
れることもあり、そのような場合には、厳密にはＭＯＳ
という用語は正しくないが、以下、本明細書では窒化物
その他の絶縁物をも含めて、このような構造を有する電
界効果型素子をＭＯＳＦＥＴと称することとする。

【０００３】ＭＯＳＦＥＴの微細化は、ゲイト電極の幅
を小さくすることによっておこなわれる。ゲイト電極の
幅が小さくなるということは、その下のチャネル領域の
長さ、すなわち、チャネル長が小さくなるということで
あり、このことは、チャネル長をキャリヤが通過するに
要する時間を小さくすることとなり、結果的には高集積
化とともに高速化ももたらされる。

【０００４】しかしながら、そのことによって、別な問
題（短チャネル効果）も生じる。その中で最も重要なも
のはホットエレクトロンの問題である。従来のような、
十分に不純物濃度の大きなソースおよびドレインという
不純物領域に、極性が反対の不純物がドープされたチャ
ネル領域がはさまれた構造では、チャネル領域をせばめ
るにしたがって、ソースとドレインに印加される電圧に
よってチャネル領域と不純物領域の境界付近の電界が大
きくなる。その結果、ＭＯＳＦＥＴの動作は極めて不安
定になる。

【０００５】そのような問題点を解決する目的で提唱さ
れた新しいＭＯＳＦＥＴの構造が、ＬＤＤ（Lightly-Do
ped-Drain)という構造である。これは、典型的には図２
（Ｄ）に示される。図２（Ｄ）において、不純物濃度の
大きな領域２６よりも浅く設けられた不純物濃度の小さ
な領域２７がＬＤＤと呼ばれる。このような領域を設け
ることによって、チャネル領域と不純物領域の境界近傍
の電界を小さくし、素子の動作を安定化させることが可
能となった。

【０００６】ＬＤＤは、通常、図２のように形成され
る。図２は、ＮＭＯＳの例を示したがＰＭＯＳであって
も同様に形成される。最初に、ｐ型の半導体基板上に酸
化膜と導電性膜が形成され、これらはエッチングされ
て、図２（Ａ）に示すようにゲイト絶縁膜２２とゲイト
電極２１となる。そして、このゲイト電極をマスクとし
て、自己整合（セルフアライン）的に、例えば、イオン
打ち込み法等によって、比較的不純物濃度の小さい（記
号ではｎ^-と表される）不純物領域２３が形成される。

【０００７】次いで、この上にＰＳＧのような絶縁被膜
２４が形成される。そして、この絶縁被膜２４は、バイ
アスプラズマエッチのような異方性エッチング法（方向
性エッチング法ともいう）によって、除去されるが、異
方性エッチングの結果、ゲイト電極の側面ではＰＳＧが
エッチングされないで、図２（Ｃ）に２５で示すような
形状で残る。この残留物をスペーサーと称する。そし
て、このスペーサー２５をマスクとして、セルフアライ
ン的に不純物濃度の大きい（記号ではｎ⁺と表される）
不純物領域２６が形成される。そして、このｎ⁺型不純
物領域がＦＥＴのソース、ドレインとして用いられる。

【０００８】このようなＬＤＤ構造を採用することによ
って、従来の方法では、０．５μｍが限界であるといわ
れていたチャネル長を０．１μｍまで狭めることが可能
であることが示されている。

【０００９】

【発明が解決しようとする課題】しかしながら、このこ
とによって短チャネル化の問題が全て解決されたわけで
はない。もう一つの問題点はゲイト幅を小さくすること
によるゲイト電極の抵抗の問題である。短チャネル化に
よって、動作速度を向上させたとしても、ゲイト電極の
抵抗が大きければ、その分を打ち消してしまうだけ伝播
速度が低下する。ゲイト電極の抵抗を低下させるには例
えば、従来使用されていた不純物濃度の大きな多結晶シ
リコンのかわりに抵抗率の小さな金属シリサイドを用い
ることや、ゲイト電極と平行にアルミニウムのような低
抵抗配線をを走らせることが検討され、採用されている
が、それとて、ゲイト電極の幅が０．３μｍ以下となる
状況では限界となることが予想される。

【００１０】その場合の別な解決方法として、ゲイト電
極の高さと幅の比（アスペクト比）を大きくすることが
考えられる。ゲイト電極のアスペクト比を大きくするこ
とによって、ゲイト電極の断面積を大きくし、抵抗を下
げることが可能となる。しかしながら、従来のＬＤＤ
は、その作製上の問題からアスペクト比を無制限に大き
くはできなかった。

【００１１】それは異方性エッチングで形成されるスペ
ーサーの幅がゲイト電極の高さに依存するためである。
通常、スペーサーの幅はゲイト電極の高さの２０％以上
となった。したがって、図２のＬＤＤ領域２７の幅Ｌを
０．１μｍとする場合には、ゲイト電極の高さｈは０．
５μｍ以下でなければならなかった。もし、ゲイト電極
がそれ以上の高さとなれば、Ｌは０．１μｍ以上とな
る。このことは、ソース、ドレイン間の抵抗が増えるこ
とであり、望ましくない。

【００１２】今、ゲイト電極の高さｈが０．５μｍ、ゲ
イト電極の幅Ｗが１．０μｍ、ＬＤＤの幅Ｌが０．１μ
ｍであるとしよう。この素子のスケールを小さくして、
Ｗを０．５μｍとしようとすれば、ゲイト電極の抵抗を
維持するためには、ｈは１．０μｍでなければならな
い。しかし、そのためにＬは０．２μｍとなってしま
う。すなわち、ゲイト電極の抵抗は変わらないが、ＯＮ
状態（ゲイト電極に電圧が印加されて、チャネル領域の
抵抗がｎ^-領域の抵抗に比べて十分小さくなった状態）
でのソース、ドレイン間の抵抗が２倍となる。一方、チ
ャネル長が半分になったので、素子は２倍の速度で応答
することが期待できるが、ソース、ドレイン間の抵抗が
２倍になったのでそのことはキャンセルされてしまう。
結局、素子の高集積化が達成されただけで、速度の点で
は従来のままである。一方、Ｌを従来と同じに保つに
は、ｈを０．５μｍとしなければならないが、そうすれ
ば、ゲイト電極の抵抗が２倍となり、結局、高速性は得
られない。

【００１３】通常の例では、スペーサーの幅は、ゲイト
電極の高さの５０％から１００％であり、上に示したも
のよりもかなり苦しい条件となる。したがって、従来の
ＬＤＤ作製方法ではゲイト電極のアスペクト比は１以
下、多くは０．２以下であった。また、このスペーサー
の幅は、ばらつきが大きく、各トランジスター間での特
性がまちまちになることが多くあった。このように、従
来のＬＤＤの作製方法は短チャネルでの安定性とそれに
伴う高集積化と高速性をもたらした反面、その作製上の
問題からより一層の高速化、高集積化の妨げとなるとい
う矛盾を呈している。

【００１４】本発明は、ＬＤＤ構造を作製する方法とし
て、アスペクト比が１以上の高アスペクト比のゲイト電
極でも何ら問題なく実施できる全く新しい方法を提唱す
る。上述の通り、微細化によって、もはや配線の高アス
ペクト比化は避けられない問題である。

【００１５】

【問題を解決する方法】本発明の典型的な例を図１に示
す。これはＮＭＯＳの場合であるが、ＰＭＯＳであって
も同様に実施することができる。最初に、ｐ型の半導体
基板上に酸化膜等の絶縁膜と導電性膜が形成され、この
絶縁膜と導電性膜はエッチングされて、図１（Ａ）に示
すようにゲイト電極となるべき部分１１およびゲイト絶
縁膜１２となる。そして、このゲイト電極となるべき部
分をマスクとして、自己整合（セルフアライン）的に、
例えば、イオン打ち込み法等によって、１×１０¹⁷〜５
×１０¹⁸ｃｍ^-3程度の濃度の不純物濃度の小さい（記号
ではｎ^-と表される）第１の不純物領域１３が形成され
る。

【００１６】次いで、熱酸化法によって、ゲイト電極と
なるべき部分の表面が酸化される。したがって、ゲイト
電極となるべき部分は酸化される材料で構成される必要
がある。この工程によって、ゲイト電極となるべき部分
の表面が後退する。そして、最終的には酸化物層１４の
内部にゲイト電極１５が残る。（図１（Ｂ））また、ゲ
イト電極となるべき部分の材料１１が多結晶シリコンで
あり、酸化膜１２が酸化珪素であったならば、シリコン
基板も酸化されるが、もし、ゲイト絶縁膜（酸化珪素）
がゲイト電極形成と同時にエッチングされることがな
く、シリコン基板が酸化珪素膜で覆われていたならば、
その速度はゲイトとなるべき部分の酸化の速度に比べる
と十分に小さい。

【００１７】すなわち、酸化速度は最初に存在する酸化
膜の厚さが大きくなるにしたがって低下するからであ
る。一般に、シリコンの熱酸化については、以下の式が
成り立つことが知られている。ｘ²− ｘ₀ ²＋Ａｘ −Ａｘ₀＝Ｂｔ（１）

【００１８】ここで、Ａ、Ｂはシリコンおよび酸化珪素
に依存する正の定数で、温度やシリコンの面方位、酸素
原子や水のシリコン中での拡散速度等に依存する。ま
た、ｘ₀は、最初に存在した酸化珪素の膜厚で、ｘは時
間ｔだけ経過したときの酸化珪素の厚さである。（１）
式を変形すると、以下の式が得られる。 Δｘ（ｘ＋ｘ₀＋Ａ）＝Ｂｔ（ただし Δｘ＝ｘ−ｘ₀）（２）

【００１９】例えば、表面に酸化珪素がほとんど形成さ
れていない状態では、ｘ₀＝０なので、 Δｘ₁＝Ｂｔ／（ｘ＋Ａ）（３）であり、一方、最初にかなり厚い膜が形成されていて、
ｘ〜ｘ₀である場合は、 Δｘ₂＝Ｂｔ／（２ｘ＋Ａ）（４）となる。（３）と（４）から、他の条件が同じとき、最
初に表面に酸化珪素膜が存在しない場合の方が酸化速度
（Δｘ／ｔで表される）が大きいことがわかる。この計
算は、詳細なものではないが、その速度の差は、 Δｘ₁／Δｘ₂＝（２ｘ＋Ａ）／（ｘ＋Ａ）＜２である。

【００２０】実際、１気圧の乾燥酸素中での単結晶シリ
コン（１００）面の熱酸化では、１０００℃で１００分
酸化する場合に、熱酸化前に表面に酸化珪素が形成され
ていない場合には酸化珪素が１００ｎｍ形成されるのに
対し、熱酸化前に表面に１００ｎｍの酸化珪素が形成さ
れていた場合には酸化珪素の厚さは１５０ｎｍにしかな
らず、同じ時間だけ酸化をおこなったのにもかかわら
ず、前者は酸化珪素が１００ｎｍ形成されたのに、後者
は５０ｎｍの厚さの酸化珪素が新たに形成されるに過ぎ
ない。

【００２１】また、同じく９００℃で１００分の熱酸化
をおこなった場合でも、熱酸化前に酸化珪素が形成され
ていない場合には、５０ｎｍの酸化珪素が形成されるの
に、熱酸化前に５０ｎｍの厚さの酸化珪素が形成されて
いる場合には、増加する酸化珪素の厚さは２０ｎｍに過
ぎず、２００分の熱処理でも、熱酸化前に酸化珪素が存
在しない場合には、熱酸化の結果、厚さ７０ｎｍの酸化
珪素が形成されるのに対し、熱酸化前に厚さ９０ｎｍの
酸化珪素が形成されている場合には、３０ｎｍしか酸化
珪素は増加しない。

【００２２】さらに、熱酸化の速度は面方位によって大
きく異なり、シリコンの（１００）面の速度は（１１
１）面等の他の面に比べて酸化速度が小さい。また、多
結晶シリコンは表面の面方位がバラバラであるので、当
然（１００）面の酸化速度より大きく、約２倍ほど早く
酸化される。

【００２３】以上のような理由から、図１に示すよう
に、ゲイト電極となるべき部分に形成される酸化珪素の
厚さは、ゲイト絶縁膜を通してシリコン基板上に新たに
形成される酸化珪素の厚さよりもはるかに大きく、図に
示すようにシリコン基板の表面の凹凸は十分小さい。例
えば、ゲイト電極となるべき部分１１（多結晶シリコ
ン）のもとの表面から１００ｎｍのところまで酸化した
場合に、酸化膜１２（酸化珪素）の下のシリコン基板は
あらたに、２５ｎｍだけ酸化される。この程度の凹凸は
半導体素子の特性には深刻な影響を与えない。

【００２４】また、この熱酸化の過程では、先に形成さ
れた不純物領域１３も熱によって拡散拡大する。本発明
では、素子を電界効果型トランジスターとして効率的に
動作させる必要があるので、このように拡大した不純物
領域の先端はゲイト電極の両端と幾何学的に一致する必
要がある。

【００２５】さて、このようにして形成されたゲイト電
極１５とその周囲の酸化物層１４をマスクとして、セル
フアライン的に１×１０²⁰〜５×１０²¹ｃｍ^-3という不
純物濃度の大きい（記号ではｎ⁺と表される）第２の不
純物領域１６が形成される。このようにして、従来のＬ
ＤＤ作製方法による場合と同じ形状を有するＬＤＤを得
ることができる。この工程で注目すべきことは、図から
明らかなように、ＬＤＤの幅Ｌが、ゲイト電極の高さに
制約されることがないため、ゲイト電極のアスペクト比
を大きくすることができるということである。

【００２６】さらに、本発明では、ＬＤＤの幅Ｌを極め
て微妙に制御できる。例えば、Ｌを１０ｎｍから０．１
μｍまで、任意に変化させることができる。また、この
ときのチャネル長Ｗとしては０．５μｍ以下が可能であ
る。従来の方法では、ＬＤＤの幅を１００ｎｍ以下とす
ることは極めて困難で、２０％程度の誤差は当然であっ
たが、本発明を利用すれば、ＬＤＤの幅を１０〜１００
ｎｍにおいて、１０％程度の誤差で作製することが可能
である。Ｌを細かく制御できるということは、酸化速度
を制御することが容易であるという事実に基づく。

【００２７】さらに、本発明では、従来のＬＤＤ作製方
法に比べて、スペーサーとなるべき絶縁被膜を形成する
必要がないので工程が簡略化され、生産性が向上する。
以下に実施例を示し、より詳細に本発明を説明する。

【００２８】

【実施例】本発明を用いた実施例について記載する。こ
の実施例では単結晶半導体基板上に形成した相補型ＭＯ
ＳＦＥＴ装置（ＣＭＯＳ）に本発明を用いた場合を示
す。本実施例を図３に示す。まず、図３（Ａ）に示すよ
うに、ｐ型単結晶シリコン半導体基板上に、従来の集積
回路作製方法を使用して、ｎ型ウェル３２、フィールド
絶縁物３０、チャネルストッパー（ｐ⁺型）３１、ｎ^-
型不純物領域３４、ｎ⁺型不純物領域３６、ｐ⁺型不純
物領域３３、ｐ^-型不純物領域３５、リンがドープされ
たｎ型多結晶シリコンのゲイト電極３７（ＮＭＯＳ用）
と同３８（ＰＭＯＳ用）を形成する。

【００２９】その詳細な作製方法は以下の通りである。
まず、不純物濃度が１０¹⁵ｃｍ^-3程度のｐ型シリコンウ
ェファーにＢＦ₂ ⁺イオンを打ち込み、いわゆるＬＯＣ
ＯＳ法（局所酸化法）によって、チャネルストッパー３
１とフィールド絶縁物３０を形成する。さらにこれに、
リンイオンを注入し、１０００℃で３〜１０時間アニー
ルして、リンイオンを拡散、再分布させ、不純物濃度１
０¹⁶ｃｍ^-3程度のｎ型ウェル３２を形成する。

【００３０】その後、熱酸化法によって、厚さ７０ｎｍ
のゲイト絶縁膜（酸化珪素）と、減圧ＣＶＤ法によっ
て、厚さ５００ｎｍ、リン濃度１０²¹ｃｍ^-3の多結晶シ
リコン膜を形成し、これをパターニングして、ゲイト電
極となるべき部分３７および３８を形成する。そして、
砒素イオンを打ち込んで、不純物濃度１０²¹ｃｍ^-3程度
のｎ⁺型不純物領域３６と、ＢＦ₂ ⁺イオンを打ち込ん
で不純物濃度１０²¹ｃｍ^-3のｐ⁺型不純物領域３３を形
成する。そして、その後、再び、ゲイト電極となるべき
部分および必要によっては他のマスクを用いて、不純物
濃度１０¹⁸ｃｍ^-3のｎ^-型不純物領域３４を形成し、さ
らにＢＦ₂ ⁺イオンを打ち込んで、不純物濃度１０¹⁸ｃ
ｍ^-3のｐ⁺型不純物領域３５を作製する。不純物領域３
４および３５の深さは２０ｎｍとした。そして、これら
の不純物領域は９００℃で１時間アニールすることによ
って活性化され、ソース、ドレイン領域となる。このよ
うにして図３（Ａ）を得る。

【００３１】次に、図３（Ｂ）に示すように、熱酸化法
によって、ゲイト電極となるべき部分を酸化する。酸化
の条件としては、例えば、乾燥酸素１気圧中、８００℃
で５００分とする。この熱酸化によって、ゲイト電極と
なるべき部分の周囲に厚さ約１００ｎｍの酸化珪素層３
９および４０が形成され、その内部にゲイト電極４１お
よび４２が残る。この酸化工程でゲイト電極となるべき
部分のシリコン表面は約５０ｎｍだけ後退し、一方、単
結晶シリコン基板の表面も約１０ｎｍだけ後退したが、
その後退は極めて微小なので半導体素子の特性にはほと
んど影響を与えない。

【００３２】次いで、再びイオン注入法によって、ｎ⁺
型の不純物領域４３とｐ⁺型の不純物領域４４を形成す
る。いずれの不純物領域も不純物濃度は１×１０²¹ｃｍ
^-3程度とする。また、この不純物領域の深さは１００ｎ
ｍとした。

【００３３】最後に、従来の集積回路の作製の場合と同
様に層間絶縁物として、リンガラス層４５を形成する。
リンガラス層の形成には、例えば、減圧ＣＶＤ法を用い
ればよい。材料ガスとしては、モノシランＳｉＨ₄と酸
素Ｏ₂とホスフィンＰＨ₃を用い、４５０℃で反応させ
て得られる。

【００３４】その後、層間絶縁膜に電極形成用の穴を開
け、アルミ電極４６〜４９を形成する。こうして、図３
（Ｄ）に示されるような相補型ＭＯＳ装置が完成する。

【００３５】

【発明の効果】本発明によって、極めて制約の少ないＬ
ＤＤ型ＭＯＳＦＥＴを作製することが可能となった。本
文中でも述べたように、本発明を利用すれば、ゲイト電
極のアスペクト比にほとんど制限されることなくＬＤＤ
領域を形成しうる。また、そのＬＤＤ領域の幅も１０〜
１００ｎｍの間で極めて精密に制御することができる。
特に本発明は、短チャネル化によって、今後進展すると
考えられるゲイト電極の高アスペクト比化に対して有効
な方法である。

【００３６】もちろん、従来通りのアスペクト比が１以
下の低アスペクト比のゲイト電極においても、本発明を
使用することは可能で、従来のＬＤＤ作製方法に比し
て、絶縁膜の形成とその異方性エッチングの工程が不要
となり、また、ＬＤＤ領域の幅も精密に制御することが
可能であるため、本発明の効果は著しい。

【００３７】本発明は主としてシリコン系の半導体装置
について述べたが、ゲルマニウムや炭化珪素、砒化ガリ
ウム等の他の材料を使用する半導体装置にも本発明が適
用されうることは明白である。さらに、本発明では、ゲ
イト電極の酸化特性が重要な役割を果たすが、本発明で
主として記述したシリコンゲイト以外にも、タングステ
ンやモリブテン、クロム、アルミニウム、あるいはそれ
らの珪化物、炭化物等をゲイト電極として用いてもよ
い。また、実施例では単結晶半導体基板上のＭＯＳＦＥ
Ｔの作製工程について記述したが、石英やサファイヤ等
の絶縁性基板上に形成された多結晶あるいは単結晶半導
体被膜を利用した薄膜トランジスタ（ＴＦＴ）の作製に
も本発明が適用されうることも明らかであろう。

【図面の簡単な説明】

【図１】本発明によるＬＤＤの作製方法を示す。

【図２】従来のＬＤＤ作製方法を示す。

【図３】本発明を利用した単結晶半導体基板上へのＣＭ
ＯＳの作製方法を示す。

【符号の説明】

１１ゲイト電極となるべき部分１２ゲイト絶縁膜１３ｎ^-不純物領域１４酸化物層１５ゲイト電極１６ｎ⁺不純物領域

Claims

(57)【特許請求の範囲】

【請求項１】絶縁表面を有する基板上に形成された半
導体島領域上の絶縁膜上に、幅に対する高さのアスペク
ト比が１以上であるゲイト電極となるべき部分を形成す
る工程と、前記ゲイト電極となるべき部分をマスクとして不純物を
前記半導体島領域中に導入し、自己整合的に第１の不純
物領域を形成する工程と、少なくとも前記ゲイト電極となるべき部分の表面を熱酸
化し、酸化物層を形成するとともに幅が０．５μｍ以下
で幅に対する高さのアスペクト比が１以上のゲイト電極
を形成する工程と、前記ゲイト電極及び酸化物層をマスクとして前記不純物
と同一導電型の不純物を前記半導体島領域中に導入し、
自己整合的に不純物濃度が前記第１の不純物領域の不純
物濃度より大きい第２の不純物領域を形成する工程とを
有することを特徴とする絶縁ゲイト型薄膜半導体装置の
作製方法。
【請求項２】絶縁表面を有する基板上に形成された単
結晶シリコン島領域上の絶縁膜上に、幅に対する高さの
アスペクト比が１以上である多結晶シリコンよりなるゲ
イト電極となるべき部分を形成する工程と、前記ゲイト電極となるべき部分をマスクとして不純物を
前記単結晶シリコン島領域中に導入し、自己整合的に第
１の不純物領域を形成する工程と、熱酸化法によって、少なくとも前記ゲイト電極となるべ
き部分の表面を酸化し、酸化物層を形成するとともに幅
が０．５μｍ以下で幅に対する高さのアスペクト比が１
以上のゲイト電極を形成する工程と、前記ゲイト電極及び酸化物層をマスクとして前記不純物
と同一導電型の不純物を前記単結晶シリコン島領域中に
導入し、自己整合的に不純物濃度が前記第１の不純物領
域の不純物濃度より大きい第２の不純物領域を形成する
工程とを有することを特徴とする絶縁ゲイト型薄膜半導
体装置の作製方法。
【請求項３】単結晶シリコン上に形成された絶縁膜上
に、多結晶シリコンよりなる幅に対する高さのアスペク
ト比が１以上である第１及び第２のゲイト電極となるべ
き部分を形成する工程と、前記第１のゲイト電極となるべき部分をマスクとして第
１導電型の不純物を前記単結晶シリコン中に導入し、自
己整合的に第１不純物領域を形成する工程と、前記第２のゲイト電極となるべき部分をマスクとして第
２導電型の不純物を前記単結晶シリコン中に導入し、自
己整合的に第２不純物領域を形成する工程と、熱酸化法によって、少なくとも前記第１及び第２のゲイ
ト電極となるべき部分の表面を酸化し、第１の酸化物層
を形成するとともに幅が０．５μｍ以下で幅に対する高
さのアスペクト比が１以上の第１のゲイト電極を形成
し、第２の酸化物層を形成するとともに幅が０．５μｍ
以下で幅に対する高さのアスペクト比が１以上の第２の
ゲイト電極を形成する工程と、前記第１のゲイト電極及び前記第１の酸化物層をマスク
として前記第１導電型の不純物を前記単結晶シリコン中
に導入し、自己整合的に不純物濃度が前記第１不純物領
域の不純物濃度より大きい第３不純物領域を形成する工
程と、前記第２のゲイト電極及び前記第２の酸化物層をマスク
として前記第２導電型の不純物を前記単結晶シリコン中
に導入し、自己整合的に不純物濃度が前記第２不純物領
域の不純物濃度より大きい第４不純物領域を形成する工
程とを有することを特徴とする絶縁ゲイト型薄膜半導体
装置の作製方法。