KR19980069822A - 엠아이에스 트랜지스터 및 그 제조방법 - Google Patents

엠아이에스 트랜지스터 및 그 제조방법 Download PDF

Info

Publication number
KR19980069822A
KR19980069822A KR1019970030518A KR19970030518A KR19980069822A KR 19980069822 A KR19980069822 A KR 19980069822A KR 1019970030518 A KR1019970030518 A KR 1019970030518A KR 19970030518 A KR19970030518 A KR 19970030518A KR 19980069822 A KR19980069822 A KR 19980069822A
Authority
KR
South Korea
Prior art keywords
gate electrode
forming
insulating film
silicon
silicon substrate
Prior art date
Application number
KR1019970030518A
Other languages
English (en)
Other versions
KR100285977B1 (ko
Inventor
시미즈사토시
오다히데카즈
Original Assignee
기다오까다까시
미쓰비시뎅끼가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 기다오까다까시, 미쓰비시뎅끼가부시끼가이샤 filed Critical 기다오까다까시
Publication of KR19980069822A publication Critical patent/KR19980069822A/ko
Application granted granted Critical
Publication of KR100285977B1 publication Critical patent/KR100285977B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/90—MOSFET type gate sidewall insulating spacer

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

게이트 전극과 소스/드레인이, 그들의 표면에 실리사이드를 형성하는 것에 기인하여 전기적으로 접속되는 것을 방지함과 동시에, 미세화에 따른 실리사이드의 상전이(相轉移)가 어렵게 되는 것에 의해, 게이트 전극등의 저항치가 증가하는 것을 방지한다.
측벽15에 게이트전극5에 인접하는 홈17을 형성한다. 그 후, 게이트 전극5의 표면에 실리사이드18을 형성한다.

Description

엠아이에스 트랜지스터 및 그 제조방법
본 발명은 반도체 집적회로등의 전자회로에 널리 사용되어 있는 MIS 트랜지스터 및 그 제조방법에 관한 것으로 특히 고융점 금속 실리사이드 막을 사용하여 고속성과 고신뢰성을 가능하게 하는 살리사이드 공정에 의한 MIS 트랜지스터의 제조방법에 관한 것이다.
일반적인 고융점 실리사이드막을 형성하는 살리사이드(self-aligned silicide)공정의 일례에 관해서 도 47∼도 50을 이용하여 설명한다. 우선, 실리콘 기판1에 웰1a, 분리산화막2 및 한계치 전압제어용의 불순물층3을 형성한다. 그 후, 예를들면, 6.5nm 두께의 산화 실리콘막4를 실리콘 기판1상에 형성하여, 그 산화막 상에 게이트 전극이 되는 다결정 실리콘을 200nm의 두께로 퇴적한다. 이 다결정 실리콘에 불순물을 첨가하여, 사진 제판 공정에 의해서 패터닝을 한 후, 다결정 실리콘을 이방성 에칭 하여 게이트전극5를 형성한다. 다음에, 익스텐션(extension)이라고 칭하는 LDD(Lightly Doped Drain)층6을 형성한 후, CVD(화학증착)법에 의해, 산화막을 퇴적한다. 리엑티브 이온 에칭 법(이하 「RIE법」라고 적는다)을 이용하여, 이 산화막을 에치백하여, 게이트 전극5의 좌우에 산화 실리콘으로된 측벽7을 형성한다. 계속해서, 고농도 이온 주입에 의해 고농도 소스/드레인 층8을 형성한 후, 열처리를 실시하여, 활성화를 한다. 도 47은 활성화가 종료한 후의 상태를 나타내는 단면도이다.
다음에, 살리사이드공정을 행한다. 살리사이드 공정에서, 우선 실리콘 기판1의 표면을 적당한 전 처리법으로 청정화(淸淨化)한 후, 도 47에 표시된 구조 위에 금속 막9를 퇴적한다(도 48참조).
다음에 적당한 분위기 하에서, 이것을 가열하고, 실리콘 기판1 및 게이트 전극5의 다결정 실리콘에 의해서 실리사이드 막10을 형성한다(도 49 참조). 이 실리사이드 막10의 조성은 예를 들면 M이 금속 막9를 구성하는 금속 원소를 나타내는 기호로 하면, MSix 와같이 표현된다. 여기서 x는 금속에 대한 실리콘의 비율을 나타낸다. 통상 이러한 경우에는, 램프 어닐링로를 사용한 단시간 열처리(Rapid Thermal Annealing)를 행하는 일이 많다. 이하, 금속 막9의 퇴적 직후에서 램프 어닐링로를 사용한 열처리를 1st. RTA 라고 한다. 이때, 분리 산화막2의 상부 및 측벽7의 상부에는 실리콘이 없으므로 실리 사이드 반응은 발생하지 않고, 적어도 이들 위에 미반응 금속막9가 남는다(도 49 참조). 다음에, 반응한 실리사이드 MSix로 구성된 실리사이드막10을 남겨, 미반응의 금속M 등이 잔존하는 금속막9를 선택적으로 제거한다(도 50 참조). 기본적으로는 전술한 공정에서 살리사이드 공정은 종료한다.
그러나, 예를 들면 상술한 공정을 거쳐서 형성된 실리사이드가 티타늄실리사이드 TiSix 인 경우 티타늄실리사이드 TiSix의 전기적 특성은 불충분하기 때문에, 또 고온 혹은 장시간의 열처리를 하여 조성 또는 구조가 다른 티타늄실리사이드 막TiSi2를 형성한다. 티타늄실리사이드의 조성 또는 구조를 변화시키는 경우에도, 램프 어닐링로를 사용한 단시간 열 처리를 하는 일이 많다. 이하 이러한 실리사이드 막의 조성 또는 구조를 변화시킬 때에 사용하는 단시간 열처리를 2nd. RTA 라고 한다. 이상의 공정을 이용하는 살리사이드공정에 의해, 실리콘 기판1상에서 실리콘 표면이 노출한 영역에게만 선택적으로 전극을 형성할 수 있다고 하는 우수한 점이 있다.
그런데, 최근, MIS 트랜지스터를 포함하는 집적회로의 고집적화가 발달 되여, 집적되는 MIS트랜지스터, 예를 들면 MIS 트랜지스터의 일종인 플레너 MOS 트랜지스터의 게이트길이가 미세화되고, 그에 따른 측벽 폭이 미세화되어 있다. 종래의 살리사이드 공정을 사용한 MIS 트랜지스터는 이상과 같이 구성되어 게이트 전극 상에 형성되는 실리사이드가 측벽의 위로 더 성장하기 때문에, 짧은 게이트길이가 화근이되어, 심한경우에는 게이트전극상에서 성장한 실리사이드와, 소스/드레인상의 실리사이드가 접속하여, 게이트전극과 소스/드레인과의 전기적 단락이 생겨 수율이 악화된다는 문제가 있다. 도 51은 도 50의 점선으로 둘러싸인 영역AR1을 확대하여 실리사이드의 성장이 현저한 경우를 나타낸 단면도이다. 또, 실리사이드 형성 과정의 확산종이 실리콘인 경우, 예를 들면, 티타늄실리사이드 TiSi2의 경우에 실리사이드가 뻗어 오름으로 단락하기 쉽다.
또, 종래의 살리사이드 공정을 사용한 MIS 트랜지스터는 이상과 같이 구성되어 있어서, 티타늄실리사이드에서 게이트길이 또는 실리사이드배선폭이 0.5μm 이하 까지 미세화됐을때에, 티타늄실리사이드 TiSi2의 경우에는 2nd. RTA에 의해서도, 그 결정 구조가 C49 상으로부터 C54 상으로의 상전이(相轉移)가 생기기 어려워, 티타늄실리사이드막의 시트저항이 급격히 상승한다는 문제가 있다. 티타늄 실리사이드 TiSi2에서의 게이트 저항의 게이트 의존성의 일례를 도 52에 나타낸다.
본원은 이러한 문제점을 해소하기 위해서 이루어진 것으로 실리사이드 형성 시에 게이트 전극과 소스/드레인이 단락 하는 것을 피하는 기술을 제공하는 것을 목적으로 한다. 또, 게이트 전극과 소스/드레인층의 상부등 실리사이드화되는 부분의 폭이 짧아도 시트 저항이 상승 하지않은 실리사이드 막을 구하는 기술을 제공하는 것을 목적으로 하고 있다.
제1의 발명에 관한 MIS 트랜지스터의 제조방법은 게이트 절연막을 끼고 실리콘 기판에 대향하여 다결정 실리콘을 포함하는 게이트 전극을 형성하는 게이트 전극 형성 공정과, 상기 게이트 전극의 양측에 측벽을 형성하는 측벽 형성 공정과, 상기 게이트 전극의 상부와 소스/드레인 층의 상부에 원하는 실리사이드를 형성하는 살리사이드 공정을 구비하는 MIS 트랜지스터의 제조방법으로서, 상기 측벽 형성 공정은 상기 게이트 전극의 상기 양단의 적어도 한편과 상기 게이트 전극을 노정 시켜 상기 한편에 접하는 상기 실리콘 기판의 표면을 포함하는 영역에 제1의 절연막을 퇴적하는 공정과, 상기 제1의 절연막을 통해 상기 한편 및 상기 표면과 대치하는 제2의 절연막을 퇴적하는 공정과, 상기 제1 및 제2의 절연막을 에치백함으로 2중 구조의 상기 측벽을 형성하는 공정을 포함하고, 상기 살리사이드 공정전에, 상기 제2의 절연막의 에칭량 보다도 상기 제1의 절연막을 많이 에칭하는 에칭 공정을 더 구비하여 구성되고 있다.
제2의 발명에 관한 MIS 트랜지스터의 제조방법은 게이트 절연막을 끼고 실리콘 기판에 대향하여 다결정 실리콘을 포함하는 게이트 전극을 형성하는 공정과, 상기 게이트 전극의 양측에 그 게이트 전극보다도 높은 측벽을 형성하는 공정과, 상기 측벽의 상기 게이트 전극측의 벽에 다결정 실리콘 막을 형성하는 공정과, 상기 게이트 전극 상부, 상기 실리콘 기판에 형성되는 소스/드레인층의 상부 및 상기 다결정 실리콘 막의 표면을 실리사이드화하는 살리사이드 공정을 구비한 구성으로 되어 있다.
제3의 발명에 관한 MIS 트랜지스터의 제조방법은 실리콘 기판 상에 형성된 게이트 전극의 양측에 측벽을 형성하는 공정과, 상기 게이트 전극의 상부와 소스/드레인층의 상부에 원하는 실리사이드를 형성하는 살리사이드 공정을 구비하는 MIS 트랜지스터의 제조방법으로서, 상기 측벽을 형성하는 공정은 상기 게이트 전극의 상부에 캡 층을 형성하는 공정과, 상기 게이트 전극의 상기 양단의 한편과, 상기 게이트 전극을 노정 하게 하여 상기 한편에 접하는 상기 실리콘 기판의 표면을 포함하는 영역에 제1의 절연막을 퇴적하는 공정과, 상기 제1의 절연막을 통해 상기 한편 및 상기 표면과 대치하는 제2의 절연막을 퇴적하는 공정과, 상기 제1 및 제2의 절연막을 에치백함으로 2중 구조의 상기 측벽을 형성하는 공정과, 상기 제2의 절연막을 제거함으로 상기 제1의 절연막으로 이루어진 단면 L자형의 측벽을 형성하는 공정과, 상기 캡층을 제거하는 공정으로 구성되어 있다.
제4의 발명에 관한 MIS 트랜지스터는 게이트 절연막을 끼고 실리콘 기판에 대향하도록 형성되며, 상부가 실리사이드 화된 게이트 전극과 상기 게이트 전극의 양측의 상기 실리콘 기판 상에 형성되고, 상기 게이트 전극에 인접하는 홈을 가지는 측벽을 구비하며, 상기 게이트 전극은 상기 홈내의 그 게이트 전극의 벽에까지 실리사이드화가 미치고 있는 것을 특징으로 한다.
제5의 발명에 관한 MIS 트랜지스터는 게이트 절연막을 끼고 실리콘 기판에 대향하도록 형성되며, 상부가 실리사이드 화된 게이트 전극과, 상기 게이트 전극의 양측의 상기 실리콘 기판 상에 형성되고, 상기 게이트 전극보다도 높은 측벽을 구비하며, 상기 측벽은 상기 게이트 전극이 형성되어 있는 측의 벽에 상기 게이트 전극과 접합 하도록 실리콘막이 형성되어 있어, 상기 게이트 전극의 표면의 실리사이드 화가 상기 실리콘막의 표면에까지 미치고 있는 것을 특징으로 한다.
제6의 발명에 관한 MIS 트랜지스터는 게이트 절연막을 끼며 실리콘 기판에 대향하도록 형성되고 상부가 실리사이드 화된 게이트 전극과, 상기 게이트 전극의 양측의 상기 실리콘 기판 상에 형성되어, 상기 게이트 전극 보다도 높은 단면 L자형의 측벽을 구비하는 것으로 구성된다.
도 1은 실시의 형태1에 의한 MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 2는 실시의 형태1에 의한 MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 3은 실시의 형태1에 의한 MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 4는 실시의 형태1에 의한 MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 5는 실시의 형태1에 의한 MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 6은 실시의 형태2에 의한 MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 7은 실시의 형태2에 의한 MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 8은 실시의 형태2에 의한 MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 9는 실시의 형태3에 의한 MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 10은 실시의 형태3에 의한 MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 11은 실시의 형태3에 의한 MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 12는 실시의 형태3에 의한 MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 13은 실시의 형태3에 의한 MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 14는 실시의 형태3에 의한 다른MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 15는 실시의 형태3에 의한 다른MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 16은 실시의 형태3에 의한 다른MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 17은 실시의 형태3에 의한 또 다른MOS 트랜지스터의 한의 제조공정을 나타내는 단면도.
도 18은 실시의 형태3에 의한 또 다른MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 19는 실시의 형태4에 의한 MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 20은 실시의 형태4에 의한 MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 21은 실시의 형태4에 의한 다른MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 22는 실시의 형태4에 의한 다른MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 23은 실시의 형태4에 의한 또 다른MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 24는 실시의 형태4에 의한 또 다른MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 25는 실시의 형태5에 의한 MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 26은 실시의 형태5에 의한 MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 27은 실시의 형태5에 의한 MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 28은 실시의 형태5에 의한 MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 29는 실시의 형태5에 의한 MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 30은 실시의 형태6에 의한 MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 31은 실시의 형태6에 의한 MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 32는 실시의 형태6에 의한 MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 33은 실시의 형태6에 의한 MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 34는 실시의 형태6에 의한 MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 35는 실시의 형태6에 의한 다른MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 36은 실시의 형태6에 의한 다른MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 37은 실시의 형태6에 의한 그 외의 MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 38은 실시의 형태6에 의한 그 외의 MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 39는 실시의 형태7에 의한 MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 40은 실시의 형태7에 의한 MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 41은 실시의 형태7에 의한 MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 42는 실시의 형태7에 의한 MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 43은 실시의 형태7에 의한 다른 MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 44도는 실시의 형태7에 의한 다른 MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 45는 실시의 형태7에 의한 다른 MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 46은 실시의 형태7에 의한 다른 MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 47 종래의 MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 48은 종래의 MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 49는 종래의 MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 50은 종래의 MOS 트랜지스터의 하나의 제조공정을 나타내는 단면도.
도 51은 도 50의 일부를 확대하여 나타낸 단면도.
도 52는 티타늄실리사이드로 형성된 게이트 전극에서의 게이트 길이와 게이트 저항과의 관계를 나타내는 그래프.
* 도면의 주요부분에 대한 부호의 설명
l : 실리콘 기판 2 : 분리산화막
4 : 게이트절연막 5 : 게이트전극
15 : 측벽 17 : 홈
18,21,33,45,56 : 실리사이드 19 : 캐버티
＜발명의실시의형태＞
(실시의 형태1)
본 발명의 실시의 형태1에 의한 MOS 트랜지스터 및 그 제조방법에 관해서, 도 1∼도 5를 참조하면서 설명한다. 도 1∼도 5는 실시의 형태1의 각 제조 공정에서의 MOS트랜지스터, 특히 MOS 전계 효과 트랜지스터(이하 OSFET 라고 한다.)가 형성되어야할 실리콘 기판의 단면도이다. 우선, 종래 부터 있는 통상의 MOSFET의 제조방법을 사용하여, 실리콘 기판1의 MOSFET가 형성되어야 할 부분에 분리 산화막2와 웰1a 및 한계치 전압 제어용의 불순물 층3을 형성한다. 또, 종래의 제조방법에 의해, 분리 산화막2로 둘러싸인 영역에 막두께가 예를 들면 6.5nm 정도의 산화막(게이트 절연막4)을 형성하고, 그 산화막 상에 게이트 전극이 되는 다결정 실리콘 막을 예를 들면 200nm 정도의 두께로 퇴적한다. 게이트 도핑을 한 후, 레지스트막을 형성하여 패터닝을 하고, 다결정 실리콘을 이방성 에칭함으로 게이트 전극5를 형성한다(도 1참조).
다음에, 실리콘이 노출하고 있는 영역 전면에 질소의 주입을 한 후, LDD 층6을 형성한다. CVD 법에 의해 전면에 제1의 절연막으로서 산화 실리콘을 150∼500Å정도(예를 들면 150Å정도)퇴적시켜 산화 실리콘막11을 형성한 후, CVD 법에 의해, 제2의 절연막으로해서 질화실리콘을 300∼1000Å정도(예를 들면 800Å정도)퇴적 시켜서 질화 실리콘막12를 형성한다(도 2참조). 다음에, RIE 법에 의해, 이 질화 실리콘막12와 산화 실리콘막11이 에치백되어, 측벽15가 형성된다. 이 측벽15는 2층 구조를 가지고 있으며, 실리콘 기판1에 접하도록 형성된 버퍼층13과, 이 버퍼층13상에 형성된 질화 실리콘층14로 이루어진다. 소스/드레인이 형성되어야할 영역에 불순물을 첨가한 후에 1000℃ 전후의 온도로 30초간 RTA를 행하여, 고농도 소스/드레인층8을 형성한 상태가 도 3에 표시되고 있다.
다음에, 측벽15상부의 버퍼층13을 게이트 전극5상의 다결정 실리콘 및 제2의 절연막12의 질화 실리콘막14를 침식하기 어려운 가스16을 사용하여 이방성 에칭을 할것인가, 또는 충분히 이방성이 있는 기상불산 처리 등을 이용하여 에칭 한다. 이때, 실리콘 기판1이 노출 하지 않도록 게이트 전극 높이의 도중까지 버퍼 층13을 에칭 한다. 이와 같이 해서, 도 4에 도시한 바와 같이 측벽15는 게이트 전극5에 인접하는 영역에 홈17을 형성할 수 있다. 그리고, 도 5에 도시한 바와 같이, 종래의 살리사이드공정을 사용하여 게이트 전극5의 상부와 홈에 면하는 표면 및 고농도 소스/드레인층8의 상부에 실리사이드18을 형성한다.
이상과 같은 공정을 거쳐서 MOS 트랜지스터를 제조함으로, 게이트 전극5의 실리사이드 형성 시에 종래는 측벽 측면을 기도록 성장하고 있는 실리사이드를, 예를 들면 홈17속에 멈추게 할 수 있어 실리사이드가 측벽15의 측면을 기는 것을 방지할 수 있기 때문에 종래에 비하여 게이트 전극5와 고농도 소스/드레인 층8과의 전기적 단락을 억제할 수 있다고 하는 효과가 있다. 이것은 측벽15의 표면을 다른 게이트전극5와 고농도 소스/드레인 층8를 맺는 거리가 홈17에 의해서 실질적으로 길게 된것에 의한것이라고 하는 견해도 있을 수 있다.
또, 홈17이 있는 MOS 트랜지스터는 홈17내의 게이트 전극5의 표면에도 실리사이드18이 성장할 수 있다. 그 때문에, 게이트 전극5의 표면에 형성되는 실리사이드18의 폭이 실질적으로 연장하게 되기 때문에 게이트 길이가 짧은 것을 형성하는 경우에, 실리사이드의 결정구조의 상전이(相轉移), 예를 들면 티타늄 실리사이드의 경우에는, 실효적으로 실리사이드의 폭을 0.5μm 이상으로 함으로서 C49 상으로부터 C54 상으로의 상전이가 용이하게 행하도록 되어, 게이트 저항을 감소할 수 있다. 그리고, 게이트 저항이 감소함으로써 디바이스의 기생 저항을 현저하게 감소할 수 있고, MOS 트랜지스터의 고속동작이 가능해진다.
예를 들면, 게이트길이가 0.35μm의 경우에는 도 4에 나타내는 홈17의 깊이 D1을 0.1μm 로 하면, 실리사이드화되는 표면의 길이는 (0. 35 + 0. 1×2)μm 로되어서 실리사이드18의 폭이 0.5μm 이상이 되기 때문에, 도 52에서도 알 수 있는 바와 같이 게이트 저항은 대폭적으로 감소할 수 있다.
또, 상기 실시의 형태에서는 측벽15는 산화 실리콘으로 이루어지는 버퍼층13과 질화실리콘층14에 의해 형성되는 이중 구조를 가지고 있지만, 본 발명의 효과를 얻기위해서는, 게이트 전극5를 침범하지 않은 에쳔트를 선택했을 때에 그 에쳔트에 대하여 침식되기 어려운 제2의 절연막으로 외측을, 침식되기 쉬운 제1의 절연막으로 내측, 요컨대 게이트 전극5의 측을 구성하는 2중 구조를 가지고 있으면 되며, 상기의 재료에 한정 되어 있는 것은 아니다.
(실시의 형태2)
본 발명의 실시의 형태2에 의한 MOS 트랜지스터 및 그 제조방법에 관해서, 도 6∼ 도 8을 참조하면서 설명한다. 도 6∼도 8은 각각 실시의 형태2에 의한 MOS 트랜지스터의 각 제조 공정을 나타내는 단면도이다. 우선, 실시의 형태1로 나타낸 제조방법과 같은 방법을 사용하여, 도 6에 나타내는 2중 구조를 가지는 측벽15와 게이트 전극5를 실리콘 기판1의 위의 분리 산화막2에 둘러싸인 영역에 형성한다.
다음에, 다결정 실리콘 및 질화 실리콘을 침식하기 어렵고, 산화 실리콘을 등방적(等方的)으로 침식하는 불산액20을 사용하여 버퍼 층13의 등방성 에칭을 하여, 도 7에 나타내는 홈17과 캐버티19를 측벽15에 형성한다. 그 때에, 게이트 전극5의 측면의 버퍼층13이 지나치게 침식되어 홈17이 게이트전극5의 양측의 실리콘 기판1의 표면에 도달하지 않도록 게이트전극5의 높이의 도중에서 에칭이 종료하도록 에칭 속도와 에칭 시간을 설정한다. 또, 측벽15의 하부의 버퍼층13이 지나치게 침식되어 캐버티19가 게이트 전극5에 도달 하지 않도록 측벽폭W의 도중에서 에칭이 종료하도록 에칭속도와 에칭시간을 설정한다.
다음에, 종래의 살리사이드공정을 사용하여 게이트 전극5의 상부 및 홈17에 면한 측면 및 고농도 소스/드레인 층8의 상부에 실리사이드21을 형성한다. 여기서 말하는 고농도 소스/드레인 층8의 상부는 캐버티19에 의해서 노출하고 있는 부분도 포함한다. 이상과 같은 공정을 거쳐서 MOS 트랜지스터를 제조함으로, 실시의 형태1의 MOS 트랜지스터의 제조방법과 같이 홈17에 의해 실리사이드가 기는 거리를 증가시킨다고 하는 효과를 얻을 수 있는 동시에, 고농도 소스/드레인 층8의 표면에 형성되는 실리사이드의 기어 오르기를 방지할 수 있다. 예를 들면, 캐버티19의 형성에 의해서 캐버티의 길이분만 측벽15의 표면을 실리사이드가 기는 거리가 증가하기 때문에, 고농도 소스/드레인층8의 표면에 형성되는 실리사이드21은 캐버티19에 의해서 그 이상 신장하여 형성되지 않게 멈추게할 수 있다.
또, 홈17이 있는 MOS 트랜지스터가 게이트 전극5의 저항 값을 상승시키지 않고서 게이트 길이를 짧게 할 수 있다는 효과는 상기 실시의 형태1과 마찬가지이다. 그것에 덧붙여서, 실시의 형태2에 의한 MOS 트랜지스터는 캐버티19가 있기 때문에, 캐버티19내의 고농도 소스/드레인 층8의 표면에도 실리사이드21이 성장할 수 있다. 그 때문에, 고농도 소스/드레인층8의 표면에 형성되는 실리사이드21로해서는 고농도 소스/드레인층8의 폭, 요컨대 측벽15와 분리 산화막2와의 사이의 거리가 실질적으로 길게 된것과 같은 효과가 있다. 캐버티19를 형성하지않을 때의 분리 산화막2와 측벽15와의 간격이. 짧게 형성하는 경우에는, 예를 들면 티타늄실리사이드의 경우에는 캐버티19의 깊이에 의해 고농도 소스/드레인층8의 길이를 실질적으로 0.5μm 이상으로 함으로써, C49상으로부터 C54 상에의 상전이(相轉移)가 용이하게 행하게되어, 소스/드레인의 기생 저항을 저감할 수 있다. 소스/드레인의 기생 저항이 감소함으로써 같은 사이즈의 종래의 MOS 트랜지스터에 비하여 고속동작이 가능해진다.
(실시의 형태3)
본 발명의 실시의 형태3에 의한 MOS 트랜지스터 및 그 제조방법에 관해서, 도 9∼도 14를 참조하면서 설명한다. 도 9∼도 14는 각각 실시의 형태3에 의한 MOS 트랜지스터의 각 제조공정을 나타내는 단면도이다.
우선, 통상의 MOSFET의 제조방법을 사용하여 실리콘 기판1상에 분리 산화막2 및 웰1a 및 한계치 전압 제어용의 불순물 층3을 형성한다. 계속해서, 실리콘 기판1상에 게이트 절연막4를 퇴적하여 또 그 위에 비결정질 실리콘 막30을 퇴적한다. 도 9는 비결정질 실리콘막30을 퇴적한 뒤의 실리콘 기판 l의 상태를 나타내는 단면도이다. 비결정질 실리콘막30의 퇴적에 관해서는, 증착 온도 520℃정도, 증착 압력2 torr정도로 실란 SiH4(유량1300 sccm)또는 디실란 Si2H6(유량100 sccm)를 사용하여 퇴적한다. 이때, 캐리어 가스로서는 질소N2, 수소H2, 헬륨 He 등이 있고, 예를 들면 그들중 어느것을 500 sccm 정도 흐른다. 단, 캐리어 가스를 흘리지 않어도 비결정질 실리콘막30의 형성은 가능하다.
다음에, 디실란을 분자 상태로 실리콘 표면에 흡착시키어 표면에서 디실란을 분해시키는 것에 따라 다결정 실리콘의 핵을 형성한다. 계속해서 600∼700℃정도로 실리콘 기판1의 온도를 올려, 비결정질 실리콘 막30상의 다결정 실리콘의 핵을 기초로 결정성장시켜, 비결정질 실리콘을 다결정 실리콘화한다. 이와 같이 해서, 도 10에 나타내는 다수의 반구형의 凸부32에 의해서 거칠게된 표면을 포함하는 실리콘막31을 형성한다. 300∼1000Å의 막 두께의 TiSi2를 형성할 경우에는 볼록부32의 직경은 상전이를 쉽게 하는 효과를 충분히 얻기 위해서 0.05μm 이상인 것이 바람직하다. 또, 물리적으로 게이트 길이가 0.3∼0.5μm 인 경우에 대해서는, 도면의 안쪽 방향에서 복수의 단면을 보았을 때에 실질적인 게이트 길이가 변동하는 것을 억제하기 위해서 凸부32의 직경을 0.3μm 정도 이하로 하는 것이 바람직하다. 통상, 반구형의 凸부32의 크기, 즉 직경은 주사형(走査型) 현미경의 관찰로 측정할 수 있다. 또, 거칠은 처리에 관하여는, 예를 들면, 다쓰미테스(辰巳徹), 사이로(酒井朗), 이가라시다게이꼬(五十嵐多惠子), 오다나베게이진(渡邊啓仁)「반구상의 그레인폴리실리콘의 형성기구」응용물리1992년 제61권 제11호 제1147-1151페이지에 기재되어 있다.
계속해서, 실리콘 막31의 패터닝을 하여 게이트 전극5를 형성하여, 더 LDD층6을 형성한다. 그 후, 제1의 절연막으로서 예를 들면 CVD 법에 의해 산화 실리콘 막을 약150∼500Å정도 퇴적하여, 그 제1의 절연막위에 제2의 절연막으로서 예를 들면 CVD 법에 의해 질화실리콘막을 약300∼1000Å정도 퇴적한다. 그리고, RIE 법을 사용하여 제1 및 제2의 절연막을 에치백함으로 게이트 전극5의 양측에 2중 구조의 도 11에 나타내는 측벽15가 형성될 수 있다. 이 측벽15는 제1의 절연막으로 이루어져 실리콘 기판 l과 게이트 전극5에 접하는 단면 L자형의 버퍼층13과 제2의 절연막으로 이루어져 버퍼층13의 L자를 구성하는 2변에 끼워지도록 형성된 질화실리콘층14로 구성되어 있다.
그 후, 실시의 형태1과 같은 방법에 의해서 도 12에 도시한 바와 같이, 게이트 전극5의 상부에 인접하는 홈17을 측벽15에 형성한다. 또, 고농도 소스/드레인 층8을 형성한 뒤, 도 13에 도시한 바와 같이, 실시의 형태1과 마찬가지로 살리사이드 공정에 의해서, 게이트 전극5의 상부 및 고농도 소스/드레인 층8의 상부에 실리사이드33을 형성한다.
실시의 형태3에 의한 실리사이드33이 실시의 형태1에 의한 실리사이드18과 다른 점은 실시의 형태3의 게이트 전극5에서는 그 상부 표면에 凸부가 형성 됨으로 거칠게되어 있는 것이다. 그 때문에, 실시의 형태1과 실시의 형태3의 MOS 트랜지스터의 사이즈를 같게 할 경우에, 실시의 형태3의 게이트 전극5는 실리사이드에서의 실질적인 폭이 실시의 형태1에서의 그것에 비하여 길게 되어있다. 그 때문에, 실리사이드의 상전이에 의한 게이트 저항의 상승이 현저하게 되는 게이트 길이가, 실시의 형태3의 MOS 트랜지스터의 편이 실시의 형태1의 그것 보다도 짧게 된다. 따라서, 실시의 형태3의 MOS 트랜지스터의 편이 미세화에 알맞은 것으로 되고 실시의 형태3의 MOS 트랜지스터를 집적회로에 사용하는 편이 집적도를 향상시키는 효과가 크다.
또, 상기한 실시의 형태3에서의 거칠게하는 공정을 비결정질 실리콘 막30을 패터닝 하여 비결정질 실리콘으로 이루어지는 게이트전극5를 형성한 후에 실행해도 된다. 게이트 전극5를 거칠게한 상태를 도 14에 나타낸다. 이 경우의 다른 공정은 실시의 형태3에서 설명한 것과 마찬가지이다. 그리고, 측벽15를 형성한 직후의 실리콘 기판1의 단면도를 도 15에 실리사이드33을 형성한 후의 실리콘 기판1의 단면도를 16에 나타낸다.
또, 측벽 형성 후에 비결정질 실리콘으로 형성된 게이트 전극에 대하여 거칠게 처리를 해도 된다. 단, 이 경우에는 측벽을 형성하기 위한 제1 및 제2의 절연막을 퇴적하는 방법으로서 게이트 전극이 비결정질 실리콘으로부터 다결정 실리콘으로 변화하지 않도록, CVD 법을 사용하여, 또 제1 및 제2의 절연막을 퇴적하는 온도를 600℃이하로 유지할 필요가 있다. 그리고, 버퍼층13을 이방성 에칭한 상태가 도 4에 나타내는 단면형상을 가지고 있어, 이때의 게이트전극5는 비결정질 실리콘이다. 도 4에 나타내는 단면형상을 가지는 게이트 전극5에 거칠게 한 처리를 실행한 뒤의 실리콘 기판1의 단면형상이 도 17에 나타내는 형상이다. 도 18에는 도 17의 실리콘 기판에 살리사이드 공정을 적용하여 게이트 전극5 및 고농도 소스/드레인층8의 표면에 실리사이드를 형성한 상태를 나타낸다.
(실시의 형태4)
본 발명의 실시의 형태4에 의한 MOS 트랜지스터 및 그 제조방법에 관해서, 도 10, 도 19 및 도 20을 참조하면서 설명한다. 도 19 및 도 20은 각각 실시의 형태 4에 의한 MOS 트랜지스터의 각 제조 공정을 나타내는 단면도이다. 우선, 실시의 형태3으로 나타낸 방법에 의해, 도 10에 나타내는 거칠게된 다결정 실리콘막31을 형성한다. 그리고, 실시의 형태2로 설명한것과같은 방법에의해, 도 19에 나타내는 거칠게된 게이트전극5과, 홈17 및 캐버티19가 있는 측벽15를 형성한다. 도 19에 나타낸 실리콘 기판1에 고농도 소스/드레인층을 형성한 후, 실리콘 기판1에 살리사이드 공정을 적용함으로, 게이트 전극5의 표면및 고농도 소스/드레인층8의 상부 표면에 실리사이드33을 형성한다(도20참조).
또, 상술한 실시의 형태4의 거칠게한 공정을 비결정질 실리콘 막30을 패터닝하여 게이트 전극5를 형성한 후에 실행해도 된다. 게이트 전극5를 거칠게한 상태를 도 14에 나타낸다. 이 경우의 다른 공정은 실시의 형태4로 설명한 것와 마찬가지이다. 그리고, 측벽15를 형성한 직후의 실리콘 기판1의 단면도를 도 21에, 실리사이드33를 형성한 뒤의 실리콘 기판1의 단면도를 도 22에 나타낸다.
또, 측벽15를 형성한 후에, 비결정질 실리콘으로 형성된 게이트 전극에 대하여 거칠게한 처리를 해도 된다. 단, 이 경우에는 측벽을 형성 하기 위한 제1 및 제2의 절연막을 퇴적하는 방법으로서, 게이트 전극이 비결정질 실리콘으로부터 다결정 실리콘으로 변화하지 않도록 CVD 법을 사용하여, 또 제1 및 제2의 절연막을 퇴적하는 온도를 600℃이하로 유지할 필요가 있다. 그리고, 버퍼층13을 등방성 에칭한 상태가 도 7에 나타내는 단면 형상과 같은 형상을 하고 있으며, 이때의 게이트 전극5는 비결정질 실리콘이다. 도 7에 나타내는 단면 형상을 가지는 게이트 전극5에 거칠게한 처리를 실행한 후의 실리콘 기판1의 단면 형상이 도 23에 나타내는 형상이다. 도 24에는 도 23의 실리콘 기판1에 고농도 소스/드레인층8을 형성하는 동시에 살리사이드 공정을 적용하여 게이트 전극5 및 고농도 소스/드레인층8의 상부 표면에 실리사이드를 형성한 상태를 나타낸다.
(실시의 형태5)
본 발명의 실시의 형태5에 의한 MOS 트랜지스터 및 그 제조방법에 관해서, 도 25∼도 29를 참조하면서 설명한다. 도 25∼도 29는, 각각 실시의 형태5에 의한 MOS 트랜지스터의 각 제조공정을 나타내는 단면도이다.
우선, 통상의 MOSFET의 제조방법을 사용하여 실리콘 기판1상에 분리 산화막2 및 웰1a 및 한계치 전압 제어용의 불순물 층3을 형성한다. 계속해서 실리콘 기판1상에 게이트절연막4를 퇴적하여 그 위에 게이트 전극을 형성하기 위한 다결정 실리콘막을 퇴적한다.
다음에, 그 다결정 실리콘 막 위에 적층 막을 예를 들면 500Å 정도 퇴적한다. 적층 막에는, 예를 들면, 질화 실리콘이 사용된다. 그리고 사진 제판 공정에서 레지스트를 패터닝 한후, 적층 막을 이방성 에칭하고 또, 에칭된 적층 막을 마스크로서 다결정 실리콘을 이방성 에칭 하여 게이트 전극5를 형성한다. 이때 게이트 전극5위에는, 도 25에 도시한 바와 같이 캡층40이 형성되어 있다.
LDD 층6의 형성 후, 측벽을 형성하기 위한 절연막으로서, 예를 들면, CVD 법에 의해 산화 실리콘을 약600∼1500Å 정도 퇴적한다. 그리고, RIE 법을 사용하여 산화 실리콘 막이 에치백 되어 측벽41이 형성되어, 측벽41이 형성된 상태가 도 26에 표시되고 있는 상태이다. 이때, 에칭의 조건으로해서 질화 실리콘으로 형성된 캡 층40이 산화실리콘의 에치백 후도 남는 조건을 설정한다.
다음에, 다결정 실리콘 및 산화 실리콘을 침식하기 어려운 열 인산을 사용하여 질화 실리콘을 에칭 하여 캡 층40을 제거한다. 이와 같이 해서 형성된 측벽41은 게이트 전극5 보다도 높다.
다음에, 다결정 실리콘을 300∼500Å 정도 퇴적하여 다결정 실리콘 층(또는 비결정질 실리콘 층)43을 형성한다. 이 상태의 단면도가 도 27이다. 이 다결정 실리콘층(또는 비결정질 실리콘층)43을 에치백 하여, 측벽41의 내벽에 도 28에 나타내는 다결정실리콘(또는 비결정질 실리콘)의 측벽44를 형성한다. 이때, 게이트 전극5는, 게이트 절연막4에 도달하지 않는 조건이면, 다소 에칭 되어도 된다. 또, 실리콘 기판1에 관해서도, 트랜지스터 특성에 영향을 미치게 하지 않은 정도의 깊이, 예를 들면, 500Å 정도 이하이면 에칭 되어도 지장은 없다.
다음에, 고농도 소스/드레인 층8이 형성된다. 그 후, 종래와 같은 살리사이드공정을 사용하여 도 29에 도시한 바와 같이, 게이트 전극5의 표면 및 고농도 소스/드레인 층8의 표면에 실리사이드45를 형성한다.
이상과 같이 형성된 MOS 트랜지스터는 높은 측벽41을 구비하고 있으므로, 그 제조공정에서, 통상의 높이의 측벽에 비교하여 게이트 전극5에 전기적으로 접속하고 있는 측벽44로 부터 고농도 소스/드레인 층8까지의 거리가 길기 때문에, 측벽41의 표면을 기는 실리사이드에 의해서 게이트와 소스/드레인이 전기적으로 단락하는 고장의 발생을 억제할 수 있다.
또, 측벽41의 내벽에 다결정 실리콘으로 형성된 측벽44의 표면에도 실리사이드가 형성되기 때문에, 실리사이드45로서는, 그 폭이 길게 된 것과 같이 작용한다. 실리사이드의 상전이가 발생하기 어렵게 되는 게이트 길이 까지 게이트 전극을 미세화 하는 경우에는, 실리사이드45에 대하여 측벽44의 길이만 게이트길이를 연장하여 실리사이드45의 상전이를 발생하기 쉽게 할 수 있다. 그리고, 게이트 저항을 감소할 수 있으므로, 똑 같은 사이즈의 종래의 MOS 트랜지스터에 비교하여, MOS 트랜지스터의 기생 저항을 현저하게 감소할 수 있고 MOS 트랜지스터가 종래 보다 고속으로 동작할 수 있게 된다.
또, 상기 실시의 형태에서는 캡 층40에 질화 실리콘을 사용한 예를 표시했지만, 캡 층40은 측벽41과 게이트 전극5에 대하여 충분한 선택성이 있어서 에칭 할 수 있는 재료이면 된다.
(실시의 형태6)
본 발명의 실시의 형태6에 의한 MOS 트랜지스터 및 그 제조방법에 관해서 도 30∼도 34를 참조하면서 설명한다. 도 30∼도 34는 각각 실시의 형태6에 의한 MOS 트랜지스터의 각 제조공정을 나타내는 단면도이다. 우선, 실시의 형태3의 제조방법과 같이 해서, 도 10에 나타내는 凹凸이 형성된 다결정 실리콘막31이 퇴적된 실리콘 기판1을 준비한다. 다음에, 다결정실리콘막31위에 적층막을 예를 들면500Å정도로 퇴적한다. 적층막에는 예를 들면, 질화실리콘이 사용된다. 그리고, 사진제판 공정에서 레지스트를 패터닝후, 적층막을 이방성 에칭하여, 또, 에칭된 적층막을 마스크로서 다결정 실리콘을 이방성 에칭하여 게이트전극5를 형성한다. 이때 게이트 전극5의 위에는, 도 30에 도시한 바와 같이 凹凸을 가지는 캡층40이 형성되어 있다.
도 31∼도 34에 나타내는 단면형상은, 실시의 형태5의 도 26∼도 29에 표시된 실리콘 기판의 가공 공정과 같은 공정을 거쳐서 형성된다. 실시의 형태6에 의한 MOS 트랜지스터를 제조하기 위해서는 실시의 형태5에 의한 MOS 트랜지스터의 제조공정에, 게이트 전극 표면을 거칠게하기 위한 공정을 부가할 필요가 있다. 그러나, 실시의 형태6에의한 MOS 트랜지스터는 실시의 형태5에 비하여 게이트 전극5의 표면이 거칠게되어 있는 것이 실리사이드45로서는 그 폭이 실질적으로 길게 된 것과 같은 효과를 가지기 때문에 실리사이드의 상전이가 발생하기 어렵게 되는 게이트길이까지 게이트 전극을 미세화하는 경우에는 실리사이드45의 상전이를 하기쉽게 하여 게이트 저항을 감소할 수 있는 것부터 실시의 형태5의 MOS 트랜지스터에 비하여 미세화에 적합하다.
또, 실시의 형태6의 제조공정에서 게이트 전극을 거칠게한 공정은, 측벽41의 형성 전 게이트전극5의 형성 직후에 행해도 된다. 그 후, 실시의 형태6과 같은 공정을 거쳐서 형성된 경우의 실리콘 기판의 단면형상을 도시한 도면이, 도 28에 대응하는 도 35와, 도 29에 대응하는 도 36이다.
또, 실시의 형태6의 제조공정에서 게이트 전극을 거칠게한 공정은 측벽41형성 후 측벽41의 내벽에 다결정 실리콘 또는 비결정질 실리콘을 형성하기 전에 행해도 된다. 이 경우에는 측벽41을 형성하기 위한 산화 실리콘의 퇴적 시에 게이트 전극5의 비결정질 실리콘이 다결정 성장하지 않도록, CVD 법을 사용하여 600℃이하의 저온에서 질화 실리콘의 퇴적을 할 필요가 있다.
또, 실시의 형태6의 제조공정에서 게이트 전극을 거칠게한 공정은 측벽41의 내벽에 실리콘제조의 측벽44를 형성하는 공정 후에 행해도 된다. 그 후, 실시의 형태6과 같은 공정을 거쳐서 형성된 경우의 실리콘 기판의 단면 형상을 도시한 도면이, 도 28에 대응하는 도 37과, 도 29에 대응하는 도 38이다. 이 경우에도, CVD 법을 사용하여 600℃이하의 저온으로 측벽41형성을 위한 산화 실리콘의 퇴적을 할 필요가 있다.
(실시의 형태7)
본 발명의 실시의 형태7에 의한 MOS 트랜지스터 및 그 제조방법에 관해서, 도 25 도 39∼도42를 참조하면서 설명한다. 도 30∼도 42는, 각각 실시의 형태7에 의한 MOS 트랜지스터의 각 제조공정을 나타내는 단면도이다.
우선, 실시의 형태5와 같은 공정을 거쳐서, 도 25에 나타내는 게이트 전극5상에 캡 층40이 형성된 실리콘 기판1을 준비한다.
다음에, LDD 층6의 형성 후, 측벽을 구성하는 제1의 절연막이 되는 산화 실리콘을 CVD 법에 의해 150∼500Å 정도 퇴적하여 그 산화 실리콘 위에, 측벽을 구성하는 제2의 절연막이 되는 질화 실리콘을 300∼1000Å정도 퇴적한다. 이 제1 및 제2의 절연막을 RIE 법을 사용하여 에치백한 상태가 도 39에 나타내는 상태이다. 이때, 게이트 전극5상의 캡 층40이 에치백후에도 남는 조건이 설정된다. 여기서 표시된 2중 구조의 측벽50은 제1의 절연막51과 제2의 절연막52으로 구성되어 있다.
다음에, 도 40에 도시한 바와 같이 열 인산(燐酸)53을 사용하여 질화 실리콘을 등방적으로 에칭 한다. 이 에칭에 의해서, 게이트 전극5의 상부에 있는 캡 층40 및 제2의 절연막52를 제거한다. 이렇게해서, 도 41에 나타내는 L자형으로 게이트 전극5 보다도 높은, 측벽55를 형성한다.
다음에, 측벽55를 마스크로서 고농도 소스/드레인 층8을 형성한 후, 종래의 살리사이드공정을 사용하여 게이트 전극5의 표면 및 고농도 소스/드레인 층8의 표면에 실리사이드56를 형성한다. 실리사이드56 형성 후의 실리콘 기판의 단면형상을 도 42에 나타낸다.
이와 같이 형성된 실시의 형태7에 의한 MOS 트랜지스터의 제조공정에서는, 살리사이드 공정 전에, 단면 L자형으로 게이트 전극5 보다도 높은 측벽 55가 형성되어 있기 때문에 상기 각 실시의 형태의 MOS 트랜지스터의 측벽에 비하여, 게이트전극5와 고농도 소스/드레인 층8간의 측벽의 표면 거리가 길기때문에, 게이트 전극5과 고농도 소스/드레인층8간의 전기적 단락이 발생하기 어려운 제조방법으로 되어있다.
또, 실시의 형태7에서, 게이트 전극5의 표면을 거칠게한 공정을 추가하여, 단면L자형이 높은 측벽을 가지는 동시에 거칠게한된 게이트 전극5가 있는 MOS 트랜지스터를 형성할 수 도 있다. 이 경우에는 도 10에 표시된 거칠게한하다 처리가 실행된 다결정 실리콘막31가 있는 실리콘 기판1을 준비하여 그 후 실시의 형태7의 제조 방법을 적용한다. 이 경우에는 실시의 형태7의 도 39∼도 42에 표시된 각 공정에서, 예를 들면 도43∼도 46에 나타내는 단면형상이 나타난다. 이 경우에도 실리사이드의 상전이를 용이화한 것에 의한 게이트 저항의 감소효과가 있다. 그 때문에, 실시의 형태7의 게이트 전극의 표면을 거칠게한 MOS 트랜지스터는 실시의 형태6의 MOS 트랜지스터가 실시의 형태5의 그것 보다도 미세화에 적합한것과 마찬가지로, 실시의 형태7의 조면화하지 않고 있는 MOS 트랜지스터 보다도 미세화에 알맞은 구조로 되어 있다.
또, 상기 각 실시의 형태에서는 거칠게한 처리에 결정 성장을 사용하였지만, 거칠게하다 처리에 불균일한 침식을 이용해도 좋으며, 예를 들면, 열 인산을 사용한 웨트 처리를 사용해도 된다. 이 경우에는, 열 인산에 의한 조면화의 대상이되는 것은 다결정 실리콘이다. 이때의 조건은 열 인산에 녹아 있는 실리콘이 포화 농도이하 이고, 온도가 130∼160℃로, 70∼90% 정도의 열 인산을 사용한다는것이다.
또, 상기 각 실시의 형태에서는 측벽의 양측에 발명에 관한 구성이 실행되고 있지만, 측벽의 어느 한쪽만으로도 발명의효과를 나타내는 것은 말할 필요도 없다.
이상 설명한 바와 같이 청구항1기재의 발명의 MIS 트랜지스터의 제조방법에 의하면, 살리사이드 공정 전에, 2중 구조의 측벽의 홈을 형성할 수 있어, 게이트 전극 표면과 소스/드레인 층 표면과의 사이의 거리를 두는 것으로, 양자의 실리사이드를 형성할 때에, 형성된 실리사이드가 측벽의 표면을 기어 가는 것에 의해 게이트 전극과 소스/드레인이 전기적으로 단락 되는 것을 방지할 수 있다고 하는 효과가 있다. 또, 측벽에 형성되는 홈에 의해 게이트 전극 또는 소스/드레인 층의 노출부가 증가하여, 게이트전극 또는 소스/드레인상에 형성되는 실리사이드의 폭을 실질적으로 길게 할 수 있으므로, 실리사이드의 상전이를 쉽게 하여 게이트 저항을 감소할 수 있다고 하는 효과가 있다.
청구항2기재의 발명의 MIS 트랜지스터의 제조방법에 의하면, 측벽이 게이트전극보다도 높기 때문에, 측벽의 표면에 따라서 본 게이트 전극과 소스/드레인 층간의 거리가 길게 되어, 실리사이드가 측벽의 표면을 기어서 게이트 전극과 소스/드레인을 단락 시키는 것을 방지하는 효과를 높일 수 가 있다. 또, 게이트 전극보다도 높은 측벽의 게이트 전극 측의 내벽에 다결정 실리콘 막이 형성되어 있기 때문에, 실리사이드에 대해서는 게이트 길이가 신장하는 거와 같이 작용하여, 상전이를 쉽게 하여 저항치을 감소할 수 있다고 하는 효과가 있다.
청구항3기재의 발명의 MIS 트랜지스터의 제조방법에 의하면, 게이트 전극 근처도 높은 단면L자형의 측벽을 형성할 수 있기 때문에, 측벽이 높은 것과 형상이 L자형이기 때문에 측벽에 따라서 본 게이트 전극과 소스/드레인간의 거리가 길게 되어, 게이트 전극 표면과 소스/드레인 층 표면에 실리사이드를 형성할 때에, 형성된 실리사이드가 측벽의 표면을 기는 것에따라 게이트전극과 소스/드레인이 전기적으로 단락하는 것을 방지할 수 있다는 효과가 있다.
청구항4기재의 MIS 트랜지스터에 의하면, 게이트 전극에 인접하는 홈에 의해서 게이트 전극표면의 노출부분이 증가함으로, 게이트 전극 표면의 실리사이드화인 때에 실리사이드의 상전이 용이 화되므로, 게이트 전극을 미세 화할 때의 게이트 저항의 증가를 억제하여, MIS 트랜지스터의 동작 속도를 내리는 일 없이 미세 화할 수 있다는 효과가 있다.
청구항5기재의 발명의 MIS 트랜지스터에 의하면, 측벽의 벽에 형성된 실리콘 막과 게이트 전극이 접합되는 동시에 양쪽이 실리사이드 화되어 있기 때문에, 내벽에 형성된 실리콘 막의 분만, 게이트 전극 표면에 형성되는 실리사이드의 폭을 실질적으로 길게 하는 것과 같이 작용하여 게이트 전극을 미세 화한 경우에 실리사이드의 상전이를 용이 화하여 게이트 저항의 증가를 억제할 수 있고, MIS 트랜지스터의 동작속도를 떨어뜨리는 일없이 미세 화할 수 있는 범위가 넓어진다는 효과가 있다.
청구항6기재의 발명의 MIS 트랜지스터에 의하면, 단면L자형의 측벽이 게이트전극 보다도 높게 형성되어 있기 때문에, 게이트 전극과 소스/드레인과의 사이의 단락을 방지하는 작용을 높일 수 있다는 효과가 있다.

Claims (6)

  1. 게이트 절연막을 끼고 실리콘 기판에 대향하며 다결정 실리콘을 포함하는 게이트 전극을 형성하는 게이트 전극형성 공정과,
    상기 게이트 전극의 양측에 측벽을 형성하는 측벽 형성 공정과,
    상기 게이트 전극의 상부와 소스/드레인 층의 상부에 원하는 실리사이드를 형성하는 살리사이드공정을 구비하는 MIS 트랜지스터의 제조방법에 있어서,
    상기 측벽 형성 공정은 상기 게이트 전극의 상기 양단중의 적어도 한편과,
    상기 게이트 전극을 노정 되게 하고 상기 한편에 접하는 상기 실리콘 기판의 표면을 포함하는 영역에 제1의 절연막을 퇴적하는 공정과,
    상기 제1의 절연막을 통해 상기 한편 및 상기 표면과 대치하는 제2의 절연막을 퇴적하는 공정과,
    상기 제1 및 제2의 절연막을 에치백 함으로 2중 구조의 상기 측벽을 형성하는 공정을 포함하고,
    상기 살리사이드 공정 전에, 상기 제2의 절연막을 에칭량보다도 상기 제1의 절연막을 많이 에칭 하는 에칭 공정을 더 구비하는 것을 특징으로 하는 MIS 트랜지스터의 제조방법.
  2. 게이트 절연막을 끼고 실리콘 기판에 대향하며 다결정 실리콘을 포함하는 게이트 전극을 형성하는 공정과,
    상기 게이트 전극의 양측에 해당 게이트 전극보다도 높은 측벽을 형성하는 공정과, 상기 측벽의 상기 게이트 전극 측의 벽에 다결정 실리콘 막을 형성하는 공정과,
    상기 게이트 전극상부, 상기 실리콘 기판에 형성되는 소스/드레인 층의 상부 및 상기 다결정 실리콘 막의 표면을 실리사이드화하는 살리사이드 공정을 구비하는 것을 특징으로 하는 MIS 트랜지스터의 제조방법.
  3. 실리콘 기판 상에 형성된 게이트 전극의 양측에 측벽을 형성하는 공정과,
    상기 게이트 전극의 상부와 소스/드레인 층의 상부에 원하는 실리사이드를 형성하는 살리사이드 공정을 구비하는 MIS 트랜지스터의 제조방법에 있어서,
    상기 측벽을 형성하는 공정은 상기 게이트 전극의 상부에 캡 층을 형성하는 공정과, 상기 게이트 전극의 상기 양단의 한편과 상기 게이트 전극이 노정 되게 하여 접하는 상기 실리콘 기판의 표면을 포함하는 영역에 제1의 절연막을 퇴적하는 공정과,
    상기 제1의 절연막을 통해 상기 한편 및 상기 표면과 대치하는 제2의 절연막을 퇴적하는 공정과,
    상기 제1 및 제2의 절연막을 에치백 함으로 2중 구조의 상기 측벽을 형성하는 공정과,
    상기 제2의 절연막을 제거함으로 상기 제1의 절연막으로 이룬 단면 L자형의 측벽을 형성하는 공정과,
    상기 캡 층을 제거하는 공정을 가진 것을 특징으로 하는 MIS 트랜지스터의 제조방법.
  4. 게이트 절연막을 끼고 실리콘 기판에 대향하도록 형성되여 상부가 실리사이드화 된 게이트 전극과,
    상기 게이트 전극의 양측의 상기 실리콘 기판 상에 형성되고, 상기 게이트 전극에 인접하는 홈이 있는 측벽을 구비하고,
    상기 게이트 전극은 상기 홈 내의 그 게이트 전극의 벽에까지 실리사이드화가 미치고 있는 것을 특징으로 하는 MIS 트랜지스터.
  5. 게이트 절연막을 끼고 실리콘 기판에 대향하도록 형성되며 상부가 실리사이드화 된 게이트전극과,
    상기 게이트 전극의 양측의 상기 실리콘 기판 상에 형성되며, 상기 게이트 전극보다도 높은 측벽을 구비하고,
    상기 측벽은 상기 게이트 전극이 형성되어 있는 측의 벽에, 상기 게이트 전극과 접합하도록 실리콘 막이 형성되어 있으며, 상기 게이트 전극의 표면의 실리사이드화가 상기 실리콘 막의 표면에까지 미치고 있는 것을 특징으로 하는 MIS 트랜지스터.
  6. 게이트 절연막을 끼고 실리콘 기판에 대향하도록 형성되며, 상부가 실리사이드화된 게이트 전극과,
    상기 게이트 전극의 양측의 상기 실리콘 기판 상에 형성되어, 상기 게이트 전극보다도 높은 단면 L자형의 측벽을 구비하는 것을 특징으로 하는 MIS 트랜지스터.
KR1019970030518A 1997-02-04 1997-07-01 엠아이에스트랜지스터및그제조방법 KR100285977B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP21531 1997-02-04
JP9021531A JPH10223889A (ja) 1997-02-04 1997-02-04 Ｍｉｓトランジスタおよびその製造方法

Publications (2)

Publication Number Publication Date
KR19980069822A true KR19980069822A (ko) 1998-10-26
KR100285977B1 KR100285977B1 (ko) 2001-04-16

Family

ID=12057549

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970030518A KR100285977B1 (ko) 1997-02-04 1997-07-01 엠아이에스트랜지스터및그제조방법

Country Status (3)

Country Link
US (2) US6359321B2 (ko)
JP (1) JPH10223889A (ko)
KR (1) KR100285977B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100396895B1 (ko) * 2001-08-02 2003-09-02 삼성전자주식회사 Ｌ자형 스페이서를 채용한 반도체 소자의 제조 방법

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6383905B2 (en) * 1998-07-31 2002-05-07 Stmicroelectronics, Inc. Formation of micro rough poly surface for low sheet resistance salicided sub-quarter micron poly lines
US6235598B1 (en) * 1998-11-13 2001-05-22 Intel Corporation Method of using thick first spacers to improve salicide resistance on polysilicon gates
WO2000030174A1 (en) * 1998-11-13 2000-05-25 Intel Corporation A method and device for improved salicide resistance on polysilicon gates
KR100320446B1 (ko) * 1999-04-15 2002-01-15 김영환 반도체 소자의 실리사이드 형성방법
US6630721B1 (en) * 2000-05-16 2003-10-07 Advanced Micro Devices, Inc. Polysilicon sidewall with silicide formation to produce high performance MOSFETS
KR100416377B1 (ko) * 2001-06-02 2004-01-31 삼성전자주식회사 ㄴ 자형 스페이서를 이용하는 반도체 트랜지스터 및 그제조 방법
KR100404231B1 (ko) * 2001-12-20 2003-11-05 주식회사 하이닉스반도체 반도체 소자의 제조방법
US6806126B1 (en) 2002-09-06 2004-10-19 Advanced Micro Devices, Inc. Method of manufacturing a semiconductor component
US6909145B2 (en) * 2002-09-23 2005-06-21 International Business Machines Corporation Metal spacer gate for CMOS FET
US6864161B1 (en) * 2003-02-20 2005-03-08 Taiwan Semiconductor Manufacturing Company Method of forming a gate structure using a dual step polysilicon deposition procedure
KR100487656B1 (ko) * 2003-08-12 2005-05-03 삼성전자주식회사 반도체 기판과 ″ｌ″형 스페이서 사이에 에어 갭을구비하는 반도체 소자 및 그 제조 방법
US7697222B2 (en) * 2003-12-25 2010-04-13 Nikon Corporation Apparatus for holding optical element, barrel, exposure apparatus, and device producing method
JP4967313B2 (ja) * 2005-11-09 2012-07-04 ソニー株式会社 半導体装置の製造方法
KR100721245B1 (ko) * 2005-12-29 2007-05-22 동부일렉트로닉스 주식회사 트랜지스터 소자 및 형성 방법
JP5076119B2 (ja) * 2006-02-22 2012-11-21 富士通セミコンダクター株式会社 半導体装置及びその製造方法
KR100772898B1 (ko) 2006-07-10 2007-11-05 삼성전자주식회사 반도체 집적 회로 장치의 제조 방법과 그에 의해 제조된 반도체 집적 회로 장치
DE102007054484B3 (de) * 2007-11-15 2009-03-12 Deutsche Cell Gmbh Strukturier-Verfahren
US20090218627A1 (en) * 2008-02-28 2009-09-03 International Business Machines Corporation Field effect device structure including self-aligned spacer shaped contact
JP2010010215A (ja) * 2008-06-24 2010-01-14 Oki Semiconductor Co Ltd 半導体装置の製造方法
KR101658483B1 (ko) * 2012-08-21 2016-09-22 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN104810404A (zh) * 2015-04-08 2015-07-29 中国电子科技集团公司第五十五研究所 一种精细多晶硅硅化物复合栅结构及其制备方法
US11133226B2 (en) * 2018-10-22 2021-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. FUSI gated device formation

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4587710A (en) * 1984-06-15 1986-05-13 Gould Inc. Method of fabricating a Schottky barrier field effect transistor
JPS615580A (ja) * 1984-06-19 1986-01-11 Toshiba Corp 半導体装置の製造方法
US4774202A (en) * 1985-11-07 1988-09-27 Sprague Electric Company Memory device with interconnected polysilicon layers and method for making
US5017505A (en) * 1986-07-18 1991-05-21 Nippondenso Co., Ltd. Method of making a nonvolatile semiconductor memory apparatus with a floating gate
JPS63318779A (ja) 1987-06-22 1988-12-27 Sanyo Electric Co Ltd 半導体装置の製造方法
US5087583A (en) * 1988-02-05 1992-02-11 Emanuel Hazani Process for EEPROM cell structure and architecture with shared programming and erase terminals
US4868617A (en) * 1988-04-25 1989-09-19 Elite Semiconductor & Sytems International, Inc. Gate controllable lightly doped drain mosfet devices
FR2654258A1 (fr) * 1989-11-03 1991-05-10 Philips Nv Procede pour fabriquer un dispositif a transistor mis ayant une electrode de grille en forme de "t" inverse.
US5021353A (en) 1990-02-26 1991-06-04 Micron Technology, Inc. Split-polysilicon CMOS process incorporating self-aligned silicidation of conductive regions
US5102816A (en) 1990-03-27 1992-04-07 Sematech, Inc. Staircase sidewall spacer for improved source/drain architecture
JPH03288443A (ja) 1990-04-04 1991-12-18 Oki Electric Ind Co Ltd 半導体装置の製造方法
US5168072A (en) * 1990-10-12 1992-12-01 Texas Instruments Incorporated Method of fabricating an high-performance insulated-gate field-effect transistor
JPH0547785A (ja) 1991-08-16 1993-02-26 Sony Corp 半導体装置及びその製法
JPH0613402A (ja) 1992-06-29 1994-01-21 Toshiba Corp 半導体装置の製造方法
JP2705476B2 (ja) * 1992-08-07 1998-01-28 ヤマハ株式会社 半導体装置の製造方法
JPH06283612A (ja) 1993-03-26 1994-10-07 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
JPH06326122A (ja) 1993-05-17 1994-11-25 Matsushita Electric Ind Co Ltd Ｍｏｓ型半導体装置およびその製造方法
JP2611726B2 (ja) 1993-10-07 1997-05-21 日本電気株式会社 半導体装置の製造方法
US5498558A (en) * 1994-05-06 1996-03-12 Lsi Logic Corporation Integrated circuit structure having floating electrode with discontinuous phase of metal silicide formed on a surface thereof and process for making same
KR0135147B1 (ko) * 1994-07-21 1998-04-22 문정환 트랜지스터 제조방법
JP2606143B2 (ja) * 1994-07-22 1997-04-30 日本電気株式会社 半導体装置及びその製造方法
US5491099A (en) 1994-08-29 1996-02-13 United Microelectronics Corporation Method of making silicided LDD with recess in semiconductor substrate
US5554566A (en) * 1994-09-06 1996-09-10 United Microelectronics Corporation Method to eliminate polycide peeling
JPH08139315A (ja) 1994-11-09 1996-05-31 Mitsubishi Electric Corp Ｍｏｓトランジスタ、半導体装置及びそれらの製造方法
US5656519A (en) * 1995-02-14 1997-08-12 Nec Corporation Method for manufacturing salicide semiconductor device
JPH08255766A (ja) 1995-03-17 1996-10-01 Sony Corp 半導体装置の製造方法
JPH098292A (ja) 1995-06-21 1997-01-10 Hitachi Ltd 半導体装置及びその製造方法
US6096638A (en) * 1995-10-28 2000-08-01 Nec Corporation Method for forming a refractory metal silicide layer
US5783475A (en) * 1995-11-13 1998-07-21 Motorola, Inc. Method of forming a spacer
US5702986A (en) * 1995-12-05 1997-12-30 Micron Technology, Inc. Low-stress method of fabricating field-effect transistors having silicon nitride spacers on gate electrode edges
US5744395A (en) * 1996-10-16 1998-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Low resistance, self-aligned, titanium silicide structures, using a single rapid thermal anneal procedure
US5783486A (en) * 1996-10-18 1998-07-21 Vanguard International Semiconductor Corporation Bridge-free self aligned silicide process
TW346652B (en) * 1996-11-09 1998-12-01 Winbond Electronics Corp Semiconductor production process
US5783479A (en) * 1997-06-23 1998-07-21 National Science Council Structure and method for manufacturing improved FETs having T-shaped gates

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100396895B1 (ko) * 2001-08-02 2003-09-02 삼성전자주식회사 Ｌ자형 스페이서를 채용한 반도체 소자의 제조 방법

Also Published As

Publication number Publication date
US20020008291A1 (en) 2002-01-24
JPH10223889A (ja) 1998-08-21
KR100285977B1 (ko) 2001-04-16
US6359321B2 (en) 2002-03-19
US20020066935A1 (en) 2002-06-06

Similar Documents

Publication Publication Date Title
KR100285977B1 (ko) 엠아이에스트랜지스터및그제조방법
KR100223729B1 (ko) 살리사이드 반도체 장치 제조 방법
KR100271009B1 (ko) Mis 트랜지스터 및 그의 제조방법
EP0497595B1 (en) Local interconnect for integrated circuits
US8283233B2 (en) MOS structures that exhibit lower contact resistance and methods for fabricating the same
US7470589B2 (en) Semiconductor device
JPH09172173A (ja) 半導体装置及びその製造方法
JP2006516176A (ja) 水平拡散ｍｏｓトランジスタ（ｌｄｍｏｓ）及びその製造方法
KR950001950B1 (ko) 집적회로내의 mos전계효과 트랜지스터 제조방법
KR100285978B1 (ko) 실리사이드층형성방법및반도체집적회로
KR100563095B1 (ko) 반도체 소자의 실리사이드 형성방법
KR100733733B1 (ko) 반도체 장치 형성 방법
JP3457532B2 (ja) 半導体装置の製造方法
JP2888462B2 (ja) 絶縁ゲイト型半導体装置の作製方法
US6165882A (en) Polysilicon gate having a metal plug, for reduced gate resistance, within a trench extending into the polysilicon layer of the gate
KR0151066B1 (ko) 게이트 전극으로 티타늄 질화막을 사용하는 반도체 장치의 제조방법
US6221725B1 (en) Method of fabricating silicide layer on gate electrode
JP5408132B2 (ja) Ｍｉｓ型電界効果トランジスタの製造方法
KR100335274B1 (ko) 반도체소자의제조방법
JPH09148568A (ja) 半導体装置の製造方法
US7696039B2 (en) Method of fabricating semiconductor device employing selectivity poly deposition
KR20040028244A (ko) 반도체소자의 제조방법
JP2877587B2 (ja) 半導体集積回路およびその作製方法
KR20010008564A (ko) 반도체장치의 트랜지스터 제조방법
JP2000294799A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050103

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee