JP2705476B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 238000000034 method Methods 0.000 title claims description 47
- 239000004065 semiconductor Substances 0.000 title claims description 42
- 238000004519 manufacturing process Methods 0.000 title claims description 36
- 239000000463 material Substances 0.000 claims description 67
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 57
- 229920005591 polysilicon Polymers 0.000 claims description 57
- 238000002844 melting Methods 0.000 claims description 35
- 230000008018 melting Effects 0.000 claims description 32
- 238000005530 etching Methods 0.000 claims description 26
- 239000000758 substrate Substances 0.000 claims description 25
- 239000003990 capacitor Substances 0.000 claims description 24
- 238000010030 laminating Methods 0.000 claims description 24
- 239000011810 insulating material Substances 0.000 claims description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 55
- 238000010438 heat treatment Methods 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000000059 patterning Methods 0.000 description 6
- 238000000151 deposition Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 230000008021 deposition Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000001771 impaired effect Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000007872 degassing Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000036314 physical performance Effects 0.000 description 1
- 238000002203 pretreatment Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 238000011282 treatment Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Y10S148/136—Resistors
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Description
【０００１】
【産業上の利用分野】この発明は特にアナログＭＯＳ集
積回路の製造に好適な半導体装置の製造方法に関する。
積回路の製造に好適な半導体装置の製造方法に関する。
【０００２】
【従来技術】半導体基板に対し、ＭＯＳＦＥＴ（金属−
酸化膜−半導体構造による電界効果トランジスタ）等の
能動素子を形成すると共に容量素子、抵抗素子等の受動
素子を形成し、これら各素子を接続するメタル配線パタ
ーンを形成してなるアナログ集積回路がある。従来、こ
の種のアナログ集積回路を製造する際、半導体基板上に
容量素子および抵抗素子を形成する方法として下記の方
法が採られていた。 ＜容量素子の形成方法＞ 方法：ＭＯＳＦＥＴのゲート電極を形成する際に、同
ゲート電極の材料（以下、ゲート材という）として使用
されるポリシリコン層またはポリサイド層（ポリシリコ
ンと金属とを積み重ねた層）を用いて容量素子の下部電
極を形成する。次いでこの下部電極を容量膜（絶縁膜）
によって覆う。そして、容量膜を挟んで下部電極と対向
するようにポリシリコン層等による上部電極を形成す
る。 方法：半導体基板を下部電極として利用する方法。す
なわち、基板表面にゲート酸化膜またはフィールド酸化
膜を成長させた後、酸化膜表面にゲート材を積層してエ
ッチングを施しゲート電極と同時に容量素子の上部電極
を形成する。 方法：多層配線における層間膜を利用する方法。すな
わち、ゲート電極と共に容量素子の下部電極を形成し、
それらの上部を覆う層間絶縁膜を形成する。そして、層
間絶縁膜を挟んで下部電極と対向するように金属層また
はゲート材による上部電極を形成する。また、２層配線
プロセスを用いて集積回路を製造する場合には、下層で
ある金属配線層を用いて下部電極を形成すると共に、上
層である金属配線層を用い、層間膜を挟んで対向するよ
うに上部電極を形成するという方法も可能である。
酸化膜−半導体構造による電界効果トランジスタ）等の
能動素子を形成すると共に容量素子、抵抗素子等の受動
素子を形成し、これら各素子を接続するメタル配線パタ
ーンを形成してなるアナログ集積回路がある。従来、こ
の種のアナログ集積回路を製造する際、半導体基板上に
容量素子および抵抗素子を形成する方法として下記の方
法が採られていた。 ＜容量素子の形成方法＞ 方法：ＭＯＳＦＥＴのゲート電極を形成する際に、同
ゲート電極の材料（以下、ゲート材という）として使用
されるポリシリコン層またはポリサイド層（ポリシリコ
ンと金属とを積み重ねた層）を用いて容量素子の下部電
極を形成する。次いでこの下部電極を容量膜（絶縁膜）
によって覆う。そして、容量膜を挟んで下部電極と対向
するようにポリシリコン層等による上部電極を形成す
る。 方法：半導体基板を下部電極として利用する方法。す
なわち、基板表面にゲート酸化膜またはフィールド酸化
膜を成長させた後、酸化膜表面にゲート材を積層してエ
ッチングを施しゲート電極と同時に容量素子の上部電極
を形成する。 方法：多層配線における層間膜を利用する方法。すな
わち、ゲート電極と共に容量素子の下部電極を形成し、
それらの上部を覆う層間絶縁膜を形成する。そして、層
間絶縁膜を挟んで下部電極と対向するように金属層また
はゲート材による上部電極を形成する。また、２層配線
プロセスを用いて集積回路を製造する場合には、下層で
ある金属配線層を用いて下部電極を形成すると共に、上
層である金属配線層を用い、層間膜を挟んで対向するよ
うに上部電極を形成するという方法も可能である。
【０００３】＜抵抗素子の形成方法＞ 方法：半導体基板表面にＭＯＳＦＥＴのソース、ドレ
インとなる拡散層を形成する際に、抵抗素子としての拡
散層を形成する。 方法：ＣＭＯＳ集積回路の場合には、ウェル層を抵抗
として使用する。 方法：ゲート材をパターニングすることにより抵抗素
子を形成する。
インとなる拡散層を形成する際に、抵抗素子としての拡
散層を形成する。 方法：ＣＭＯＳ集積回路の場合には、ウェル層を抵抗
として使用する。 方法：ゲート材をパターニングすることにより抵抗素
子を形成する。
【０００４】
【発明が解決しようとする課題】しかしながら、上記容
量素子の形成方法は下記の欠点を有していた。 方法：ゲート電極を形成した後、容量素子が必要とす
る適度な厚さの絶縁膜を成長させ、さらにその上に上部
電極を形成するので、容量素子形成のために追加すべき
工程数が多く、製造コストが高くなる。また、これらの
追加工程の実施に伴って行われる熱処理により、ＭＯＳ
ＦＥＴの電気的特性が所期のものから変化してしまう。 方法：下部電極が半導体基板であるので、下部電極の
電位は基板の電位に固定される。従って、容量素子の一
方の電極を電源または接地線に接続するような用途にし
か適用することができない。ゲート酸化膜またはフィー
ルド酸化膜の膜厚が厚く、目的とする容量値が大きい場
合、容量素子の占有面積が極めて大きくなってしまう。 方法：層間の膜厚が適切でない場合、方法の場合と
同様、容量素子の占有面積が極めて大きくなってしま
う。又、層間膜は、一般に平坦化処理が行われるので、
膜厚が均一にはならない。又、配線に注意しないと寄生
容量の影響を受け易く、設計は容易ではない。
量素子の形成方法は下記の欠点を有していた。 方法：ゲート電極を形成した後、容量素子が必要とす
る適度な厚さの絶縁膜を成長させ、さらにその上に上部
電極を形成するので、容量素子形成のために追加すべき
工程数が多く、製造コストが高くなる。また、これらの
追加工程の実施に伴って行われる熱処理により、ＭＯＳ
ＦＥＴの電気的特性が所期のものから変化してしまう。 方法：下部電極が半導体基板であるので、下部電極の
電位は基板の電位に固定される。従って、容量素子の一
方の電極を電源または接地線に接続するような用途にし
か適用することができない。ゲート酸化膜またはフィー
ルド酸化膜の膜厚が厚く、目的とする容量値が大きい場
合、容量素子の占有面積が極めて大きくなってしまう。 方法：層間の膜厚が適切でない場合、方法の場合と
同様、容量素子の占有面積が極めて大きくなってしま
う。又、層間膜は、一般に平坦化処理が行われるので、
膜厚が均一にはならない。又、配線に注意しないと寄生
容量の影響を受け易く、設計は容易ではない。
【０００５】また、抵抗素子形成のための上記方法お
よびは、共に拡散層を抵抗素子とするものであるた
め、拡散層と半導体基板との接合部に介在する大きな寄
生容量が抵抗素子に付加される。このため、抵抗素子を
構成要素とする回路の動作が寄生容量の悪影響を受ける
という問題があった。また、上記方法のようにゲート
材を用いた場合、次のような問題が生じる。すなわち、
集積回路の集積度の向上した今日においては、ゲート長
の短縮によるゲート抵抗の増大を防止するため、殆どの
場合、ゲート材としてポリサイドが使用される。しかし
ながら、ポリサイドは抵抗値のばらつきが大きく、高精
度のＤＡＣ（デジタル／アノログ変換器）等への適用に
は無理がある。むしろ、ポリシリコン単層を用いた方
が、より高精度の抵抗素子を形成することができる。し
かし、抵抗素子形成のためにポリシリコン単層を形成す
るとなると、そのための工程および熱処理が増加するこ
ととなり好ましくない。また、ゲート材をポリシリコン
とし、ゲート電極と抵抗素子とを同時に形成する方法も
考えられる。しかし、ゲート材をポリシリコンとした場
合、ゲート電極の配線抵抗が高くなってしまい、回路の
性能が劣化する。また、この場合、ＭＯＳＦＥＴのソー
ス・ドレイン形成のためのイオン注入の際、イオン種が
ゲート材を突き抜けて基板表面に打込まれる危険性が高
くなり、最悪の場合、ＭＯＳＦＥＴのソースおよびドレ
イン間の短絡若しくは耐圧低下を招くという問題があっ
た。
よびは、共に拡散層を抵抗素子とするものであるた
め、拡散層と半導体基板との接合部に介在する大きな寄
生容量が抵抗素子に付加される。このため、抵抗素子を
構成要素とする回路の動作が寄生容量の悪影響を受ける
という問題があった。また、上記方法のようにゲート
材を用いた場合、次のような問題が生じる。すなわち、
集積回路の集積度の向上した今日においては、ゲート長
の短縮によるゲート抵抗の増大を防止するため、殆どの
場合、ゲート材としてポリサイドが使用される。しかし
ながら、ポリサイドは抵抗値のばらつきが大きく、高精
度のＤＡＣ（デジタル／アノログ変換器）等への適用に
は無理がある。むしろ、ポリシリコン単層を用いた方
が、より高精度の抵抗素子を形成することができる。し
かし、抵抗素子形成のためにポリシリコン単層を形成す
るとなると、そのための工程および熱処理が増加するこ
ととなり好ましくない。また、ゲート材をポリシリコン
とし、ゲート電極と抵抗素子とを同時に形成する方法も
考えられる。しかし、ゲート材をポリシリコンとした場
合、ゲート電極の配線抵抗が高くなってしまい、回路の
性能が劣化する。また、この場合、ＭＯＳＦＥＴのソー
ス・ドレイン形成のためのイオン注入の際、イオン種が
ゲート材を突き抜けて基板表面に打込まれる危険性が高
くなり、最悪の場合、ＭＯＳＦＥＴのソースおよびドレ
イン間の短絡若しくは耐圧低下を招くという問題があっ
た。
【０００６】この発明は上述した事情に鑑みてなされた
ものであり、工程の複雑化および製造コストの増大を招
くことなく、且つ、ＭＯＳＦＥＴ、容量素子および抵抗
素子の電気的性能を犠牲にすることなく、これら各素子
を含んだ半導体装置を簡便に製造する方法を提供するこ
とを目的とする。
ものであり、工程の複雑化および製造コストの増大を招
くことなく、且つ、ＭＯＳＦＥＴ、容量素子および抵抗
素子の電気的性能を犠牲にすることなく、これら各素子
を含んだ半導体装置を簡便に製造する方法を提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、請求項１に記載の発明にあっては、半導体基板上に
少なくともＭＯＳＦＥＴおよび容量素子を形成する半導
体装置の製造方法において、（ａ）前記半導体基板表面
にゲート酸化膜を積層する工程と、（ｂ）前記ゲート酸
化膜上にポリシリコン層を積層する工程と、（ｃ）前記
ポリシリコン層上に絶縁材による容量膜を積層する工程
と、（ｄ）前記容量膜のうち前記容量素子に対応した領
域のみを残して他の部分を除去する工程と、（ｅ）前記
ポリシリコン層および容量膜を覆うように高融点材を積
層する工程と、（ｆ）前記高融点材のうち前記容量素子
の上部電極に対応した領域および前記ＭＯＳＦＥＴのゲ
ート電極に対応した領域を覆うマスク材を形成する工程
と、（ｇ）前記マスク材をマスクとすると共に前記容量
膜をエッチングストッパとしたエッチングを行い、前記
上部電極および前記ゲート電極に対応した領域以外の高
融点材を除去すると共に前記容量膜によって覆われてな
いポリシリコン層を除去する工程とを具備し、前記ＭＯ
ＳＦＥＴのゲート電極として、前記ポリシリコン層およ
び前記高融点材からなるポリサイド構造のゲート電極を
形成し、前記容量素子として、前記容量膜を前記ポリシ
リコン層および前記高融点材によって挟んだ構造の容量
素子を形成することを特徴とする。請求項２に記載の発
明にあっては、半導体基板上に少なくともＭＯＳＦＥＴ
および抵抗素子を形成する半導体装置の製造方法におい
て、（ａ）前記半導体基板表面にゲート酸化膜を積層す
る工程と、（ｂ）前記ゲート酸化膜上にポリシリコン層
を積層する工程と、（ｃ）前記ポリシリコン層上に絶縁
材層を積層する工程と、（ｄ）前記絶縁材層のうち前記
容量素子に対応した領域のみを残して他の部分を除去す
る工程と、（ｅ）前記ポリシリコン層および絶縁材層を
覆うように高融点材を積層する工程と、（ｆ）前記高融
点材のうち前記ＭＯＳＦＥＴのゲート電極に対応した領
域を覆うマスク材を形成する工程と、（ｇ）前記マスク
材をマスクとすると共に前記絶縁材層をエッチングスト
ッパとしたエッチングを行い、前記ゲート電極に対応し
た領域以外の高融点材を除去すると共に前記絶縁材層に
よって覆われてないポリシリコン層を除去する工程とを
具備し、前記ＭＯＳＦＥＴのゲート電極として、前記ポ
リシリコン層および前記高融点材からなるポリサイド構
造のゲート電極を形成し、前記抵抗素子として、前記ポ
リシリコン層からなる抵抗素子を形成することを特徴と
する。請求項３に記載の発明にあっては、半導体基板上
に少なくともＭＯＳＦＥＴ、容量素子および抵抗素子を
形成する半導体装置の製造方法において、（ａ）前記半
導体基板表面にゲート酸化膜を積層する工程と、（ｂ）
前記ゲート酸化膜上にポリシリコン層を積層する工程
と、（ｃ）前記ポリシリコン層上に絶縁材による容量膜
を積層する工程と、（ｄ）前記容量膜のうち前記容量素
子および抵抗素子に対応した領域のみを残して他の部分
を除去する工程と、（ｅ）前記ポリシリコン層および容
量膜を覆うように高融点材を積層する工程と、（ｆ）前
記高融点材のうち前記容量素子の上部電極に対応した領
域および前記ＭＯＳＦＥＴのゲート電極に対応した領域
を覆うマスク材を形成する工程と、（ｇ）前記マスク材
をマスクとすると共に前記容量膜をエッチングストッパ
としたエッチングを行い、前記上部電極および前記ゲー
ト電極に対応した領域以外の高融点材を除去すると共に
前記容量膜によって覆われてないポリシリコン層を除去
する工程とを具備し、前記ＭＯＳＦＥＴのゲート電極と
して、前記ポリシリコン層および前記高融点材からなる
ポリサイド構造のゲート電極を形成し、前記容量素子と
して、前記容量膜を前記ポリシリコン層および前記高融
点材によって挟んだ構造の容量素子を形成し、前記抵抗
素子として、前記ポリシリコン層からなる抵抗素子を形
成することを特徴とする。
に、請求項１に記載の発明にあっては、半導体基板上に
少なくともＭＯＳＦＥＴおよび容量素子を形成する半導
体装置の製造方法において、（ａ）前記半導体基板表面
にゲート酸化膜を積層する工程と、（ｂ）前記ゲート酸
化膜上にポリシリコン層を積層する工程と、（ｃ）前記
ポリシリコン層上に絶縁材による容量膜を積層する工程
と、（ｄ）前記容量膜のうち前記容量素子に対応した領
域のみを残して他の部分を除去する工程と、（ｅ）前記
ポリシリコン層および容量膜を覆うように高融点材を積
層する工程と、（ｆ）前記高融点材のうち前記容量素子
の上部電極に対応した領域および前記ＭＯＳＦＥＴのゲ
ート電極に対応した領域を覆うマスク材を形成する工程
と、（ｇ）前記マスク材をマスクとすると共に前記容量
膜をエッチングストッパとしたエッチングを行い、前記
上部電極および前記ゲート電極に対応した領域以外の高
融点材を除去すると共に前記容量膜によって覆われてな
いポリシリコン層を除去する工程とを具備し、前記ＭＯ
ＳＦＥＴのゲート電極として、前記ポリシリコン層およ
び前記高融点材からなるポリサイド構造のゲート電極を
形成し、前記容量素子として、前記容量膜を前記ポリシ
リコン層および前記高融点材によって挟んだ構造の容量
素子を形成することを特徴とする。請求項２に記載の発
明にあっては、半導体基板上に少なくともＭＯＳＦＥＴ
および抵抗素子を形成する半導体装置の製造方法におい
て、（ａ）前記半導体基板表面にゲート酸化膜を積層す
る工程と、（ｂ）前記ゲート酸化膜上にポリシリコン層
を積層する工程と、（ｃ）前記ポリシリコン層上に絶縁
材層を積層する工程と、（ｄ）前記絶縁材層のうち前記
容量素子に対応した領域のみを残して他の部分を除去す
る工程と、（ｅ）前記ポリシリコン層および絶縁材層を
覆うように高融点材を積層する工程と、（ｆ）前記高融
点材のうち前記ＭＯＳＦＥＴのゲート電極に対応した領
域を覆うマスク材を形成する工程と、（ｇ）前記マスク
材をマスクとすると共に前記絶縁材層をエッチングスト
ッパとしたエッチングを行い、前記ゲート電極に対応し
た領域以外の高融点材を除去すると共に前記絶縁材層に
よって覆われてないポリシリコン層を除去する工程とを
具備し、前記ＭＯＳＦＥＴのゲート電極として、前記ポ
リシリコン層および前記高融点材からなるポリサイド構
造のゲート電極を形成し、前記抵抗素子として、前記ポ
リシリコン層からなる抵抗素子を形成することを特徴と
する。請求項３に記載の発明にあっては、半導体基板上
に少なくともＭＯＳＦＥＴ、容量素子および抵抗素子を
形成する半導体装置の製造方法において、（ａ）前記半
導体基板表面にゲート酸化膜を積層する工程と、（ｂ）
前記ゲート酸化膜上にポリシリコン層を積層する工程
と、（ｃ）前記ポリシリコン層上に絶縁材による容量膜
を積層する工程と、（ｄ）前記容量膜のうち前記容量素
子および抵抗素子に対応した領域のみを残して他の部分
を除去する工程と、（ｅ）前記ポリシリコン層および容
量膜を覆うように高融点材を積層する工程と、（ｆ）前
記高融点材のうち前記容量素子の上部電極に対応した領
域および前記ＭＯＳＦＥＴのゲート電極に対応した領域
を覆うマスク材を形成する工程と、（ｇ）前記マスク材
をマスクとすると共に前記容量膜をエッチングストッパ
としたエッチングを行い、前記上部電極および前記ゲー
ト電極に対応した領域以外の高融点材を除去すると共に
前記容量膜によって覆われてないポリシリコン層を除去
する工程とを具備し、前記ＭＯＳＦＥＴのゲート電極と
して、前記ポリシリコン層および前記高融点材からなる
ポリサイド構造のゲート電極を形成し、前記容量素子と
して、前記容量膜を前記ポリシリコン層および前記高融
点材によって挟んだ構造の容量素子を形成し、前記抵抗
素子として、前記ポリシリコン層からなる抵抗素子を形
成することを特徴とする。
【０００８】
【作用】上記各工程のうち工程（ｃ）および（ｆ）以外
の各工程は一般的なＭＯＳ集積回路の製造工程に含まれ
ている工程である。このように簡単な工程を追加するの
みにより、ポリシリコン層および高融点材からなるポリ
サイド構造のゲート電極と、容量膜をポリシリコン層お
よび高融点材によって挟んだ構造の容量素子と、ポリシ
リコン単層からなる抵抗素子とを形成することができ
る。
の各工程は一般的なＭＯＳ集積回路の製造工程に含まれ
ている工程である。このように簡単な工程を追加するの
みにより、ポリシリコン層および高融点材からなるポリ
サイド構造のゲート電極と、容量膜をポリシリコン層お
よび高融点材によって挟んだ構造の容量素子と、ポリシ
リコン単層からなる抵抗素子とを形成することができ
る。
【０００９】
【実施例】以下、図面を参照し本発明の一実施例を説明
する。図１は本実施例によるアナログＭＯＳ集積回路の
製造工程を示す図である。なお、この図は本実施例にお
ける特徴的な工程のみが示されており、通常のＭＯＳ集
積回路の製造工程と共通する工程については図示が省略
されている。また、図２は同製造工程の実施により得ら
れたアナログＭＯＳ集積回路の構成を例示する平面図で
ある。同図には半導体基板１００上に容量素子Ｃ、抵抗
素子Ｒ、メタル配線Ｍ、ＭＯＳＦＥＴ５０が形成された
状態が例示されている。また、図３〜図８は、図２に示
す各素子が図１に示す各工程１ａ〜１ｇの実施により順
次形成されてゆく様子を示すものであり、各々図２のＩ
−Ｉ’線断面図である。以下、これらの図を参照し、本
実施例による各製造工程を説明する。
する。図１は本実施例によるアナログＭＯＳ集積回路の
製造工程を示す図である。なお、この図は本実施例にお
ける特徴的な工程のみが示されており、通常のＭＯＳ集
積回路の製造工程と共通する工程については図示が省略
されている。また、図２は同製造工程の実施により得ら
れたアナログＭＯＳ集積回路の構成を例示する平面図で
ある。同図には半導体基板１００上に容量素子Ｃ、抵抗
素子Ｒ、メタル配線Ｍ、ＭＯＳＦＥＴ５０が形成された
状態が例示されている。また、図３〜図８は、図２に示
す各素子が図１に示す各工程１ａ〜１ｇの実施により順
次形成されてゆく様子を示すものであり、各々図２のＩ
−Ｉ’線断面図である。以下、これらの図を参照し、本
実施例による各製造工程を説明する。
【００１０】まず、半導体基板表面に所定の膜厚のゲー
ト酸化膜を形成する。次にゲート酸化膜の表面に、例え
ば窒化膜等、酸化膜の成長を阻止する膜を積層させ、こ
の窒化膜のうちＭＯＳＦＥＴを形成すべきアクティブ領
域に対応した部分のみを残して他の部分を除去する。そ
して、高温酸化処理を行う。この結果、酸化膜のうち窒
化膜の載っていない部分、すなわち、アクティブ領域以
外の領域の酸化膜が成長し、図３に示すように分厚いフ
ィールド酸化膜３が形成される。一方、アクティブ領域
においては酸化膜が成長せず、この領域は膜厚の薄いゲ
ート酸化膜４のみが形成された状態となる。このように
してフィールド酸化膜３の成長が終了すると、窒化膜は
除去される。
ト酸化膜を形成する。次にゲート酸化膜の表面に、例え
ば窒化膜等、酸化膜の成長を阻止する膜を積層させ、こ
の窒化膜のうちＭＯＳＦＥＴを形成すべきアクティブ領
域に対応した部分のみを残して他の部分を除去する。そ
して、高温酸化処理を行う。この結果、酸化膜のうち窒
化膜の載っていない部分、すなわち、アクティブ領域以
外の領域の酸化膜が成長し、図３に示すように分厚いフ
ィールド酸化膜３が形成される。一方、アクティブ領域
においては酸化膜が成長せず、この領域は膜厚の薄いゲ
ート酸化膜４のみが形成された状態となる。このように
してフィールド酸化膜３の成長が終了すると、窒化膜は
除去される。
【００１１】次に図１におけるポリシリコン堆積工程１
ａへ進み、基板前面にポリシリコン層２を一様に堆積さ
せる（図３）。次いで不純物拡散工程１ｂへ進み、リン
等の不純物をポリシリコン層２に一様に拡散する。次に
容量膜形成工程１ｃへ進み、ポリシリコン層２の表面に
単層の酸化膜または窒化膜／酸化膜等の積層膜による容
量膜１を形成する。
ａへ進み、基板前面にポリシリコン層２を一様に堆積さ
せる（図３）。次いで不純物拡散工程１ｂへ進み、リン
等の不純物をポリシリコン層２に一様に拡散する。次に
容量膜形成工程１ｃへ進み、ポリシリコン層２の表面に
単層の酸化膜または窒化膜／酸化膜等の積層膜による容
量膜１を形成する。
【００１２】次にパターニング工程１ｄへ進み、容量膜
１の表面にフォトレジストを塗布する。そして、塗布さ
れたフォトレジストのうち容量素子Ｃの容量膜に対応し
た部分および抵抗素子Ｒに対応した部分のみを残し、他
の部分をエッチングにより除去する。次いで残ったフォ
トレジストをマスク材として容量膜１のエッチングを行
う。この結果、容量膜１のうち容量素子Ｃの容量膜とな
る部分および抵抗素子Ｒに対応した部分のみが残り、他
の容量膜が除去される。ここで、容量膜１のエッチング
に伴って、ＭＯＳＦＥＴのゲート電極の下層部となるポ
リシリコン層２の表面処理が行われる。従って、このエ
ッチングは、クリーンであり、且つ、高いエッチング選
択比（容量膜／ポリシリコン膜）の得られるエッチング
法を用いることが好ましい。例えば、容量膜１が積層膜
であり、且つ、その下層が酸化膜がある場合には、上層
をドライエッチングにより除去し、下層をバッファード
フッ酸等により除去する。このようにして容量膜のエッ
チングを終え、容量膜上のフォトレジスト５ａおよび５
ｂを除去する（図４）。
１の表面にフォトレジストを塗布する。そして、塗布さ
れたフォトレジストのうち容量素子Ｃの容量膜に対応し
た部分および抵抗素子Ｒに対応した部分のみを残し、他
の部分をエッチングにより除去する。次いで残ったフォ
トレジストをマスク材として容量膜１のエッチングを行
う。この結果、容量膜１のうち容量素子Ｃの容量膜とな
る部分および抵抗素子Ｒに対応した部分のみが残り、他
の容量膜が除去される。ここで、容量膜１のエッチング
に伴って、ＭＯＳＦＥＴのゲート電極の下層部となるポ
リシリコン層２の表面処理が行われる。従って、このエ
ッチングは、クリーンであり、且つ、高いエッチング選
択比（容量膜／ポリシリコン膜）の得られるエッチング
法を用いることが好ましい。例えば、容量膜１が積層膜
であり、且つ、その下層が酸化膜がある場合には、上層
をドライエッチングにより除去し、下層をバッファード
フッ酸等により除去する。このようにして容量膜のエッ
チングを終え、容量膜上のフォトレジスト５ａおよび５
ｂを除去する（図４）。
【００１３】次に高融点材堆積工程１ｅへ進み、ポリシ
リコン層２および容量膜１を覆うようにＷＳｉｘ、Ｍｏ
Ｓｉｘ等による高融点材６を堆積させる（図５）。ここ
で、高融点材堆積工程の前処理として熱処理を実施する
と、最終的に出来上がる容量素子Ｃの信頼性を向上させ
る効果がある。すなわち、容量膜を緻密化させて電気
的、物理的性能を向上させるだけではなく、高融点材堆
積工程後の熱処理による容量膜からの脱ガスや応力変化
による高融点材の剥離防止ができる。特に、高融点材堆
積の前処理と密着性が向上し、さらに、ポリシリコン層
２に拡散させた不純物の再拡散を防ぐことができる。
リコン層２および容量膜１を覆うようにＷＳｉｘ、Ｍｏ
Ｓｉｘ等による高融点材６を堆積させる（図５）。ここ
で、高融点材堆積工程の前処理として熱処理を実施する
と、最終的に出来上がる容量素子Ｃの信頼性を向上させ
る効果がある。すなわち、容量膜を緻密化させて電気
的、物理的性能を向上させるだけではなく、高融点材堆
積工程後の熱処理による容量膜からの脱ガスや応力変化
による高融点材の剥離防止ができる。特に、高融点材堆
積の前処理と密着性が向上し、さらに、ポリシリコン層
２に拡散させた不純物の再拡散を防ぐことができる。
【００１４】次にゲート電極等パターニング工程１ｆを
実施する。まず、高融点材６の表面にフォトレジストを
塗布する。そして、フォトレジストのうち、容量素子Ｃ
の上部電極Ｌ２およびＭＯＳＦＥＴ５０のゲート電極Ｇ
に対応した各部のみを残し、他の部分をエッチングによ
り除去する。
実施する。まず、高融点材６の表面にフォトレジストを
塗布する。そして、フォトレジストのうち、容量素子Ｃ
の上部電極Ｌ２およびＭＯＳＦＥＴ５０のゲート電極Ｇ
に対応した各部のみを残し、他の部分をエッチングによ
り除去する。
【００１５】次いでポリサイドエッチング工程１ｇへ進
み、残ったフォトレジストをマスク材とし、通常のポリ
サイドエッチング法によるエッチングを行う。この結
果、容量素子Ｃの上部電極Ｌ２およびＭＯＳＦＥＴ５０
のゲート電極Ｇに対応した領域の高融点材６のみが残
り、他の高融点材６は除去される。また、ポリシリコン
層２のうち容量膜１の載っていない領域のポリシリコン
層が除去される。このように容量膜１をエッチングスト
ッパとしたエッチングが行われる結果、抵抗素子１およ
び容量素子Ｃの下部電極Ｌ１のパターニングが自動的に
行われる。このようにしてポリサイドエッチングが終了
すると、高融点材上のフォトレジスト７ａおよび７ｂが
除去される（図６）。
み、残ったフォトレジストをマスク材とし、通常のポリ
サイドエッチング法によるエッチングを行う。この結
果、容量素子Ｃの上部電極Ｌ２およびＭＯＳＦＥＴ５０
のゲート電極Ｇに対応した領域の高融点材６のみが残
り、他の高融点材６は除去される。また、ポリシリコン
層２のうち容量膜１の載っていない領域のポリシリコン
層が除去される。このように容量膜１をエッチングスト
ッパとしたエッチングが行われる結果、抵抗素子１およ
び容量素子Ｃの下部電極Ｌ１のパターニングが自動的に
行われる。このようにしてポリサイドエッチングが終了
すると、高融点材上のフォトレジスト７ａおよび７ｂが
除去される（図６）。
【００１６】次いで、ソース・ドレイン１０，１０，…
形成のためのイオン注入および熱拡散、層間絶縁膜２０
の形成、電極取り出しのためのコンタクト孔ＣＮの形
成、メタル配線Ｍの積層およびパターニング、…といっ
た通常のＭＯＳ集積回路の製造工程と全く同じ工程を順
次実施する。ここで、ＬＤＤ構造のＭＯＳＦＥＴを形成
する場合は、ポリサイドエッチングの後、サイドスペー
サ８，８，…を形成する（図７）。そして、最終的に図
８に断面構造を例示するアナログＭＯＳ集積回路が完成
する。
形成のためのイオン注入および熱拡散、層間絶縁膜２０
の形成、電極取り出しのためのコンタクト孔ＣＮの形
成、メタル配線Ｍの積層およびパターニング、…といっ
た通常のＭＯＳ集積回路の製造工程と全く同じ工程を順
次実施する。ここで、ＬＤＤ構造のＭＯＳＦＥＴを形成
する場合は、ポリサイドエッチングの後、サイドスペー
サ８，８，…を形成する（図７）。そして、最終的に図
８に断面構造を例示するアナログＭＯＳ集積回路が完成
する。
【００１７】＄実施例効果 上述のように、容量素子Ｃ，抵抗素子Ｒ，ゲート電極Ｇ
が同一製造工程により形成するようにしたため、ＣＭＯ
Ｓ半導体の動特性やトランジスタの最適設計が維持され
る。本実施例においては、従来の製造工程に容量膜形成
工程１ｃおよびパターニング工程１ｄが加えられてい
る。しかし、このようにして加えられた工程は、従来使
用されていた製造装置と同一装置を使用できる。そのた
め、シンプル、且つ、低コスト、短工程で、高精度な容
量素子Ｃ，抵抗素子Ｒが形成される。
が同一製造工程により形成するようにしたため、ＣＭＯ
Ｓ半導体の動特性やトランジスタの最適設計が維持され
る。本実施例においては、従来の製造工程に容量膜形成
工程１ｃおよびパターニング工程１ｄが加えられてい
る。しかし、このようにして加えられた工程は、従来使
用されていた製造装置と同一装置を使用できる。そのた
め、シンプル、且つ、低コスト、短工程で、高精度な容
量素子Ｃ，抵抗素子Ｒが形成される。
【００１８】さらに、容量素子Ｃ，抵抗素子Ｒ，ゲート
電極Ｇを同一製造工程が同一製造工程によって形成され
るため、容量膜形成工程１ｃにおけるエッチングストッ
パを兼ね備えた容量膜形成熱処理以外の高温熱処理工程
が必要とされず、ＣＭＯＳ特性が損なわれることがな
い。また、容量膜形成熱処理は、ＬＤＤの為のインプラ
やソースやドレイン形成の為の高濃度イオン注入工程以
前の工程の為、容量膜質向上の為等で比較的高温の熱処
理を施してもＣＭＯＳ特性が損なわれる度合いが低減さ
れる。
電極Ｇを同一製造工程が同一製造工程によって形成され
るため、容量膜形成工程１ｃにおけるエッチングストッ
パを兼ね備えた容量膜形成熱処理以外の高温熱処理工程
が必要とされず、ＣＭＯＳ特性が損なわれることがな
い。また、容量膜形成熱処理は、ＬＤＤの為のインプラ
やソースやドレイン形成の為の高濃度イオン注入工程以
前の工程の為、容量膜質向上の為等で比較的高温の熱処
理を施してもＣＭＯＳ特性が損なわれる度合いが低減さ
れる。
【００１９】一方、ＬＤＤ構造を形成する為の、ＣＶＤ
膜のエッチバック工程がある場合には、抵抗体としての
ポリシリコン上面がわずかに削られ、抵抗値がばらつく
おそれがある。しかし、上述した実施例においては、容
量膜１を適切に選択することにより、マスク材として活
用させることもでき、高精度の抵抗体が得られ易い。ま
た、マスク材としての容量膜１は、十分薄いため新たに
これを除去する必要がないだけでなく、層間膜の一部と
して残しても半導体製造工程に支障が生じることはな
い。さらに、ゲート電極Ｇは、従来通りのポリサイド構
造が維持されているため、ポリシリコン単層の場合に生
じ易いイオン注入時の不純物の突き抜けによるＣＭＯＳ
特性の劣化の恐れや製造工程条件の変更は不必要であ
る。さらにまた、ゲート材による配線も従来通りのポリ
サイド構造となるので低抵抗を維持することができ、回
路の高速動作を損なうことはない。
膜のエッチバック工程がある場合には、抵抗体としての
ポリシリコン上面がわずかに削られ、抵抗値がばらつく
おそれがある。しかし、上述した実施例においては、容
量膜１を適切に選択することにより、マスク材として活
用させることもでき、高精度の抵抗体が得られ易い。ま
た、マスク材としての容量膜１は、十分薄いため新たに
これを除去する必要がないだけでなく、層間膜の一部と
して残しても半導体製造工程に支障が生じることはな
い。さらに、ゲート電極Ｇは、従来通りのポリサイド構
造が維持されているため、ポリシリコン単層の場合に生
じ易いイオン注入時の不純物の突き抜けによるＣＭＯＳ
特性の劣化の恐れや製造工程条件の変更は不必要であ
る。さらにまた、ゲート材による配線も従来通りのポリ
サイド構造となるので低抵抗を維持することができ、回
路の高速動作を損なうことはない。
【００２０】
【発明の効果】以上説明したようにこの発明によれば、
製造工程の複雑化、製造コストの増大を招くことなく、
且つ、ＭＯＳＦＥＴ、容量素子および抵抗素子の電気的
性能を犠牲にすることなく、これら各素子を含んだ半導
体装置を簡便に製造することができるという効果があ
る。
製造工程の複雑化、製造コストの増大を招くことなく、
且つ、ＭＯＳＦＥＴ、容量素子および抵抗素子の電気的
性能を犠牲にすることなく、これら各素子を含んだ半導
体装置を簡便に製造することができるという効果があ
る。
【図１】 この発明の一実施例による半導体装置の製造
工程を説明する図である。
工程を説明する図である。
【図２】 同製造工程により製造された半導体装置の構
成を示す平面図である。
成を示す平面図である。
【図３】 同製造工程により上記半導体装置が形成され
る過程を示す図であって図２のＩ−Ｉ線断面図である。
る過程を示す図であって図２のＩ−Ｉ線断面図である。
【図４】 同製造工程により上記半導体装置が形成され
る過程を示す図であって図２のＩ−Ｉ線断面図である。
る過程を示す図であって図２のＩ−Ｉ線断面図である。
【図５】 同製造工程により上記半導体装置が形成され
る過程を示す図であって図２のＩ−Ｉ線断面図である。
る過程を示す図であって図２のＩ−Ｉ線断面図である。
【図６】 同製造工程により上記半導体装置が形成され
る過程を示す図であって図２のＩ−Ｉ線断面図である。
る過程を示す図であって図２のＩ−Ｉ線断面図である。
【図７】 同製造工程により上記半導体装置が形成され
る過程を示す図であって図２のＩ−Ｉ線断面図である。
る過程を示す図であって図２のＩ−Ｉ線断面図である。
【図８】 同製造工程により上記半導体装置が形成され
る過程を示す図であって図２のＩ−Ｉ線断面図である。
る過程を示す図であって図２のＩ−Ｉ線断面図である。
Ｃ……容量素子、Ｒ……抵抗素子、５０……ＭＯＳＦＥ
Ｔ、１００……半導体基板。
Ｔ、１００……半導体基板。
Claims (3)
- 【請求項１】 半導体基板上に少なくともＭＯＳＦＥＴ
および容量素子を形成する半導体装置の製造方法におい
て、 （ａ）前記半導体基板表面にゲート酸化膜を積層する工
程と、 （ｂ）前記ゲート酸化膜上にポリシリコン層を積層する
工程と、 （ｃ）前記ポリシリコン層上に絶縁材による容量膜を積
層する工程と、 （ｄ）前記容量膜のうち前記容量素子に対応した領域の
みを残して他の部分を除去する工程と、 （ｅ）前記ポリシリコン層および容量膜を覆うように高
融点材を積層する工程と、 （ｆ）前記高融点材のうち前記容量素子の上部電極に対
応した領域および前記ＭＯＳＦＥＴのゲート電極に対応
した領域を覆うマスク材を形成する工程と、 （ｇ）前記マスク材をマスクとすると共に前記容量膜を
エッチングストッパとしたエッチングを行い、前記上部
電極および前記ゲート電極に対応した領域以外の高融点
材を除去すると共に前記容量膜によって覆われてないポ
リシリコン層を除去する工程とを具備し、 前記ＭＯＳＦＥＴのゲート電極として、前記ポリシリコ
ン層および前記高融点材からなるポリサイド構造のゲー
ト電極を形成し、 前記容量素子として、前記容量膜を前記ポリシリコン層
および前記高融点材によって挟んだ構造の容量素子を形
成することを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板上に少なくともＭＯＳＦＥＴ
および抵抗素子を形成する半導体装置の製造方法におい
て、 （ａ）前記半導体基板表面にゲート酸化膜を積層する工
程と、 （ｂ）前記ゲート酸化膜上にポリシリコン層を積層する
工程と、 （ｃ）前記ポリシリコン層上に絶縁材層を積層する工程
と、 （ｄ）前記絶縁材層のうち前記容量素子に対応した領域
のみを残して他の部分を除去する工程と、 （ｅ）前記ポリシリコン層および絶縁材層を覆うように
高融点材を積層する工程と、 （ｆ）前記高融点材のうち前記ＭＯＳＦＥＴのゲート電
極に対応した領域を覆うマスク材を形成する工程と、 （ｇ）前記マスク材をマスクとすると共に前記絶縁材層
をエッチングストッパとしたエッチングを行い、前記ゲ
ート電極に対応した領域以外の高融点材を除去すると共
に前記絶縁材層によって覆われてないポリシリコン層を
除去する工程とを具備し、 前記ＭＯＳＦＥＴのゲート電極として、前記ポリシリコ
ン層および前記高融点材からなるポリサイド構造のゲー
ト電極を形成し、 前記抵抗素子として、前記ポリシリコン層からなる抵抗
素子を形成することを特徴とする半導体装置の製造方
法。 - 【請求項３】 半導体基板上に少なくともＭＯＳＦＥ
Ｔ、容量素子および抵抗素子を形成する半導体装置の製
造方法において、 （ａ）前記半導体基板表面にゲート酸化膜を積層する工
程と、 （ｂ）前記ゲート酸化膜上にポリシリコン層を積層する
工程と、 （ｃ）前記ポリシリコン層上に絶縁材による容量膜を積
層する工程と、 （ｄ）前記容量膜のうち前記容量素子および抵抗素子に
対応した領域のみを残して他の部分を除去する工程と、 （ｅ）前記ポリシリコン層および容量膜を覆うように高
融点材を積層する工程と、 （ｆ）前記高融点材のうち前記容量素子の上部電極に対
応した領域および前記ＭＯＳＦＥＴのゲート電極に対応
した領域を覆うマスク材を形成する工程と、 （ｇ）前記マスク材をマスクとすると共に前記容量膜を
エッチングストッパとしたエッチングを行い、前記上部
電極および前記ゲート電極に対応した領域以外の高融点
材を除去すると共に前記容量膜によって覆われてないポ
リシリコン層を除去する工程とを具備し、 前記ＭＯＳＦＥＴのゲート電極として、前記ポリシリコ
ン層および前記高融点材からなるポリサイド構造のゲー
ト電極を形成し、 前記容量素子として、前記容量膜を前記ポリシリコン層
および前記高融点材によって挟んだ構造の容量素子を形
成し、 前記抵抗素子として、前記ポリシリコン層からなる抵抗
素子を形成することを特徴とする半導体装置の製造方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4211812A JP2705476B2 (ja) | 1992-08-07 | 1992-08-07 | 半導体装置の製造方法 |
| US08/102,586 US5356826A (en) | 1992-08-07 | 1993-08-05 | Method of manufacturing semiconductor device provided with capacitor and resistor |
| US08/263,811 US5391906A (en) | 1992-08-07 | 1994-06-22 | Semiconductor device provided with capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4211812A JP2705476B2 (ja) | 1992-08-07 | 1992-08-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0661423A JPH0661423A (ja) | 1994-03-04 |
| JP2705476B2 true JP2705476B2 (ja) | 1998-01-28 |
Family
ID=16612005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4211812A Expired - Fee Related JP2705476B2 (ja) | 1992-08-07 | 1992-08-07 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5356826A (ja) |
| JP (1) | JP2705476B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7033933B2 (en) | 2003-06-27 | 2006-04-25 | Sanyo Electric Co., Ltd. | Manufacturing method of semiconductor device |
| US8669156B2 (en) | 2010-03-15 | 2014-03-11 | Seiko Instruments Inc. | Method of manufacturing semiconductor circuit device |
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|---|---|---|---|---|
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| US5736421A (en) * | 1993-11-29 | 1998-04-07 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and associated fabrication method |
| US5801065A (en) * | 1994-02-03 | 1998-09-01 | Universal Semiconductor, Inc. | Structure and fabrication of semiconductor device having merged resistive/capacitive plate and/or surface layer that provides ESD protection |
| JP2874550B2 (ja) * | 1994-04-21 | 1999-03-24 | 日本電気株式会社 | 半導体集積回路装置 |
| CN1049070C (zh) * | 1994-06-08 | 2000-02-02 | 现代电子产业株式会社 | 半导体器件及其制造方法 |
| JP3297784B2 (ja) * | 1994-09-29 | 2002-07-02 | ソニー株式会社 | 拡散層抵抗の形成方法 |
| JP3348997B2 (ja) * | 1994-11-17 | 2002-11-20 | 株式会社東芝 | 半導体装置の製造方法 |
| DE69623440T2 (de) * | 1995-01-19 | 2003-08-07 | Micron Technology Inc | Verfahren zur herstellung von transistoren in einem peripheren schaltkreis |
| JPH08330511A (ja) * | 1995-05-29 | 1996-12-13 | Yamaha Corp | 半導体装置とその製造方法 |
| JP3243151B2 (ja) * | 1995-06-01 | 2002-01-07 | 東芝マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US5635421A (en) * | 1995-06-15 | 1997-06-03 | Taiwan Semiconductor Manufacturing Company | Method of making a precision capacitor array |
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| S531 | Written request for registration of change of domicile |
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|
| R350 | Written notification of registration of transfer |
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