JPH05136353A

JPH05136353A - Ｍｏｓ型半導体装置の製造方法

Info

Publication number: JPH05136353A
Application number: JP3294284A
Authority: JP
Inventors: Akira Ando; 亮安東
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-11-11
Filing date: 1991-11-11
Publication date: 1993-06-01

Abstract

(57)【要約】【目的】ゲート絶縁膜の膜厚の異なるトランジスタを
同一チップ内に配設したＭＯＳ型半導体装置において、
製造時にホトレジスト膜からの影響を防止して絶縁性が
良く信頼性の高い上記ゲート絶縁膜を得る。【構成】ゲート電極２２，２３を２層構造にして、ゲ
ート絶縁膜２０，２１となるシリコン酸化膜１４，２１
ａを形成した後に続いてゲート電極２２，２３の下層部
となる多結晶シリコン膜１５，２４を形成する。このよ
うに、ホトレジスト膜を用いる際に、ゲート絶縁膜２
０，２１となるシリコン酸化膜１４，２１ａが露出しな
い状態にする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＭＯＳ型半導体装置
の製造方法に関し、特にゲート絶縁膜を形成する方法に
係わるものである。

【０００２】

【従来の技術】ＭＯＳトランジスタの応用は、ＭＯＳイ
ンバータが基本として使われることが多く、特に低消費
電力のＣＭＯＳインバータは最も一般的である。図４は
ＣＭＯＳインバータの等価回路図である。Ｖ_INは入力電
圧、Ｖ_OUTは出力電圧、Ｖ_CCは電源電圧であり、ＰＭＯ
Ｓトランジスタ（以下、ＰＭＯＳＴと称す）とＮＭＯＳ
トランジスタ（以下、ＮＭＯＳＴと称す）とが、ゲート
電極およびドレインをそれぞれ共通として結ばれて構成
される。図５および図６はこのＣＭＯＳインバータ回路
を半導体基板上に配置した例を示す平面図および断面図
である、図５と図６とは配置上の関係はなく、図６に示
す断面図はＰＭＯＳＴとＮＭＯＳＴを左右に配置して記
載している。

【０００３】図５および図６において、１はＰ型のシリ
コン単結晶などからなる半導体基板（以下、シリコン基
板と称す）、２は後工程でＰＭＯＳＴが形成される領域
のシリコン基板に埋め込まれたＮ型のウエル領域（以
下、Ｎウエルと称す）、３はシリコン基板１に形成され
た素子分離用のフィールド絶縁膜である。４および５は
Ｎウエル２に形成された、ＰＭＯＳＴのソース領域およ
びドレイン領域、６および７はＮＭＯＳＴのソース領域
およびドレイン領域、８はＰＭＯＳＴのソース・ドレイ
ン領域４，５と同時にＮＭ０ＳＴ領域に形成された、シ
リコン基板１の電位取り出し用のＰ⁺型領域、９は同じ
くＮＭＯＳＴのソース・ドレイン領域６，７と同時にＮ
ウエル２に形成された、Ｎウエル２の電位取り出し用の
Ｎ⁺型領域である。１０はＰＭＯＳＴおよびＮＭＯＳＴ
のゲート絶縁膜、１１はゲート絶縁膜１０上に形成され
たゲート電極、１２はゲート電極１１を覆ってシリコン
基板１上に形成されたＢＰＳＧ膜による層間絶縁膜であ
る。１３ａはＮＭＯＳＴのソース領域６とシリコン基板
１電位取り出し用のＰ⁺型領域８とにそれぞれコンタク
トホールを介して接続形成されたアルミ配線層で、図４
における回路の接地側に相当し、１３ｂはＰＭＯＳＴと
ＮＭＯＳＴとの各ドレイン領域５，７にそれぞれコンタ
クトホールを介して接続形成されたアルミ配線層で図４
における回路のＶ_OUT端子に相当する。１３ｃはＰＭＯ
ＳＴのソース領域４とＮウエル２の電位取り出し用のＮ
⁺型領域９とにそれぞれコンタクトホールを介して接続
されたアルミ配線層で図４における回路の電源側Ｖ_CCに
相当し、１３ｄはＰＭＯＳＴおよびＮＭＯＳＴのゲート
電極１１にコンタクトホールを介して接続形成されたア
ルミ配線層で、図４における回路のＶ_IN端子に相当す
る。

【０００４】このように構成されるＭＯＳ型半導体装置
は、トランジスタの相互コンダクタンスＧｍの選択幅を
広くするため、同一チップ内でチャネル長およびチャネ
ル幅などのトランジスタサイズだけでなくゲート絶縁膜
１０の膜厚の異なるトランジスタを形成することがあっ
た。図７〜図１７はゲート絶縁膜１０の膜厚の異なるト
ランジスタが配設されたＭＯＳ型半導体装置の従来の製
造方法を、前述したＣＭＯＳトランジスタ（以下、ＣＭ
ＯＳＴと称す）について示した断面図である。

【０００５】まず、シリコン基板１のＰＭＯＳＴ形成予
定領域に、ホトレジスト膜（図示せず）によるレジスト
パターンをマスクとしてリンを注入した後１１００℃程
度の高温で約５時間熱処理して、Ｎウエル２を約５μｍ
の深さに形成する。その後、高温熱処理中にシリコン基
板１表面に生成された熱酸化シリコン膜を除去する（図
７）。次にシリコン基板１上の全面に熱酸化法によって
薄い第１のシリコン酸化膜１４を約２５ｎｍの膜厚に形
成し、さらにその上の全面に第１の多結晶シリコン膜１
５を約８０ｎｍの膜厚に、そしてさらにシリコン窒化膜
１６を約１００ｎｍの膜厚に順次形成する。次にシリコ
ン窒化膜１６上の全面にホトレジスト膜（図示せず）を
形成し、これをホトリソグラフィ技術によりパターン化
する。このレジストパターンをマスクにして下地のシリ
コン窒化膜１６をエッチングして除去する。その後ホト
レジスト膜を除去する（図８）。

【０００６】次にシリコン基板１に熱酸化を施すことに
よって、シリコン窒化膜１６で覆われていない部分のシ
リコン基板１を酸化して、フィールド絶縁膜３を約６０
０ｎｍの厚さに形成する。このシリコン窒化膜１６と第
１のシリコン酸化膜１４との間に第１の多結晶シリコン
膜１５を形成してフィールド絶縁膜３を形成する方法
は、フィールド絶縁膜３の横方向へのバーズビークを減
少させる一つの方法としてよく使われる（図９）。次
に、シリコン窒化膜１６、第１の多結晶シリコン膜１５
および第１のシリコン酸化膜１４を順次エッチングによ
り除去してシリコン基板１の表面を露出させる（図１
０）。

【０００７】次に熱酸化法により、シリコン基板１上に
シリコン酸化膜からなる第１のゲート絶縁膜１０ａを約
１８ｎｍの膜厚に形成する（図１１）。次にシリコン基
板１上の全面にホトレジスト膜１７を形成し、ホトリソ
グラフィ技術によりパターン化する。このレジストパタ
ーン１７をマスクにして下地の第１のゲート絶縁膜１０
ａをエッチングして除去し、ＰＭＯＳＴ活性領域の第１
のゲート絶縁膜１０ａのみ残存させる（図１２）。次に
シリコン基板１を再度熱酸化して、ＮＭＯＳＴ活性領域
に第２のゲート絶縁膜１０ｂを約１５ｎｍの膜厚に形成
する。このときホトレジスト膜１７でマスクされていた
第１のゲート絶縁膜１０ａは再度の熱酸化により最終の
膜厚は約２５ｎｍになる。その後ホトレジスト膜１７を
除去する。これにより２５ｎｍと１５ｎｍの２つの異な
った膜厚を持つ第１のゲート絶縁膜１０ａと第２のゲー
ト絶縁膜１０ｂが形成される（図１３）。

【０００８】次に第１および第２のゲート絶縁膜１０上
の全面に、減圧ＣＶＤ法により多結晶シリコン膜を堆積
し、それに導電性を持たせるためリンを添加して熱拡散
を行い、多結晶シリコン膜の抵抗値を約７０Ω／□にす
る。その後、この多結晶シリコン膜上の全面にホトレジ
スト膜（図示せず）を形成し、ホトリソグラフィ技術に
よりパターン化する。このレジストパターンをマスクに
して、下地の多結晶シリコン膜をエッチングして除去す
る。その後ホトレジスト膜を除去すると多結晶シリコン
膜の１部が残存してゲート電極１１が形成される。次に
ゲート電極１１で覆われていない部分のゲート絶縁膜１
０をエッチングして除去する。これによりＰＭＯＳＴお
よびＮＭＯＳＴのゲート１０，１１が形成される。（図
１４）。

【０００９】次にシリコン基板１上の全面にホトレジス
ト膜１８を形成し、ホトリソグラフィ技術によりパター
ン化する。このレジストパターン１８をマスクにして、
シリコン基板１上より例えばＰ型となるボロンイオンを
注入する。これによって、後工程でＰＭＯＳＴのソース
・ドレイン領域４，５およびＮＭＯＳＴのＰ⁺型領域８
となるＰ型不純物領域４ａ，５ａ，８ａが形成される
（図１５）。次にホトレジスト膜１８を除去したのち、
再度同様にホトレジスト膜１９を形成しパターン化す
る。このレジストパターン１９をマスクにしてシリコン
基板１上より例えばＮ型となるリンイオンを注入する。
これによって、後工程でＮＭＯＳＴのソース・ドレイン
領域６，７およびＰＭＯＳＴのＮ⁺型領域９となるＮ型
不純物領域６ａ，７ａ，９ａが形成される（図１６）。

【００１０】次にホトレジスト膜１９を除去した後、シ
リコン基板１を約９００℃で４０分程度熱処理すること
により、すでに注入されてあった不純物が熱拡散しＰＭ
ＯＳＴおよびＮＭＯＳＴのソース・ドレイン領域４，
５，６，７およびＰ⁺型領域８とＮ⁺型領域９が形成され
る。その後シリコン基板１上の全面にＣＶＤ法によりＢ
ＰＳＧ膜による層間絶縁膜１２を約７００ｎｍの膜厚に
堆積する（図１７）。その後図６に示すように層間絶縁
膜１２にコンタクトホールを設け、アルミ配線層１３を
形成してＣＭＯＳＴが完成する。

【００１１】

【発明が解決しようとする課題】従来のＭＯＳ型半導体
装置は以上のように製造されていたので、同一チップ内
でゲート絶縁膜１０の膜厚の異なるトランジスタを形成
する際、図１２に示すように第１のゲート絶縁膜１０ａ
上に直接ホトレジスト膜１７を形成し、また、その状態
で第２のゲート絶縁膜１０ｂ形成のための熱酸化を行
う。そのためホトレジスト膜１７からゲート絶縁膜１０
へ不純物が拡散されたり、ホトレジスト膜１７を除去す
る際にレジストカス等の異物がゲート絶縁膜１０上に付
着したりすることによってゲート絶縁膜１０が劣化する
などの問題点があった。特に微細化が進んでゲート絶縁
膜１０の膜厚が薄くなると影響が大きくなる。

【００１２】この発明は上記のような問題点を解消する
ためになされたものでその目的とするところは、異種の
ゲート絶縁膜をそれぞれ有するトランジスタが同一チッ
プ内に配設されたＭＯＳ型半導体装置において、製造時
にホトレジスト膜からの影響を防止して絶縁性が良く信
頼性の高いゲート絶縁膜を得ることである。また、ゲー
ト絶縁膜が単一であるＭ０Ｓ型半導体装置においても、
信頼性の高いゲート絶縁膜を有するＭＯＳ型半導体装置
が容易に製造できることを目的とする。

【００１３】

【課題を解決するための手段】この発明に係わる請求項
１記載のＭＯＳ型半導体装置の製造方法は、第１のゲー
ト絶縁膜と第２のゲート絶縁膜を半導体基板上に有する
半導体装置の製造方法であって、半導体基板上に上記第
１のゲート絶縁膜となる絶縁膜を形成後、続いてその上
に第１のゲート電極となる多結晶シリコン膜を形成し、
その後ホトレジスト膜を用いて上記多結晶シリコン膜お
よび絶縁膜のパターニングを行い、その後に第２のゲー
ト絶縁膜および第２のゲート電極となる絶縁膜および多
結晶シリコン膜を形成するものである。

【００１４】また、この発明に係わる請求項２記載のＭ
ＯＳ型半導体装置の製造方法は、上記第１のゲート絶縁
膜と第２のゲート絶縁膜とが、膜厚の異なるものである
ことを特徴とするものである。

【００１５】また、この発明に係わる請求項３記載のＭ
ＯＳ型半導体装置の製造方法は、半導体基板上に第１の
シリコン酸化膜と第１の多結晶シリコン膜とシリコン窒
化膜とを順次形成する工程と、上記シリコン窒化膜をパ
ターニングして窓を形成し、その窓にフィールド絶縁膜
を形成する工程と、次いで上記シリコン窒化膜を除去し
た後、第１のトランジスタ活性領域以外の上記第１のシ
リコン酸化膜および第１の多結晶シリコン膜を除去する
工程と、次いで、第２のシリコン酸化膜とその上に第２
の多結晶シリコン膜を順次形成し、上記第２の多結晶シ
リコン膜をパターニングして第２のトランジスタ活性領
域からフィールド絶縁膜上にわたってのみ第２の多結晶
シリコン膜を残存させる工程と、第２のトランジスタ活
性領域以外の上記第２のシリコン酸化膜を除去する工程
と、その後、第１のトランジスタ活性領域には、第１の
シリコン酸化膜からなる第１のゲート絶縁膜とその上に
第１の多結晶シリコン膜からなる第１のゲート電極を形
成し、また第２のトランジスタ活性領域には第２のシリ
コン酸化膜からなる第２のゲート絶縁膜とその上に第２
の多結晶シリコン膜からなる第２のゲート電極を形成す
る工程とを含むものである。

【００１６】また、この発明に係わる請求項４記載のＭ
ＯＳ型半導体装置の製造方法は、上記請求項３記載の方
法において、第２のトランジスタ活性領域以外の第２の
シリコン酸化膜を除去した後上記第１および第２の多結
晶シリコン膜を覆って多結晶シリコン膜あるいは高融点
金属からなる導電膜を形成する工程と、その後第１のト
ランジスタ活性領域には第１のシリコン酸化膜からなる
第１のゲート絶縁膜とその上に下層を第１の多結晶シリ
コン膜、上層を上記導電膜で構成する第１のゲート電極
を形成し、また第２のトランジスタ活性領域には第２の
シリコン酸化膜からなる第２のゲート絶縁膜とその上に
下層を第２の多結晶シリコン膜、上層を上記導電膜で構
成する第２のゲート電極を形成する工程とを含むもので
ある。

【００１７】また、この発明に係わる請求項５記載のＭ
ＯＳ型半導体装置の製造方法は、半導体基板にフィール
ド絶縁膜を形成する工程と、その後、第２のシリコン酸
化膜とその上に第２の多結晶シリコン膜を順次形成し、
上記第２の多結晶シリコン膜をパターニングして第１の
トランジスタ活性領域からフィールド絶縁膜上にわたっ
てのみ第２の多結晶シリコン膜を残存させ、しかる後、
第１のトランジスタ活性領域以外の上記第２のシリコン
酸化膜を除去する工程と、次いで第３のシリコン酸化膜
とその上に第４の多結晶シリコン膜を順次形成し、上記
第４の多結晶シリコン膜をパターニングして第２のトラ
ンジスタ活性領域からフィールド絶縁膜上にわたっての
み第４の多結晶シリコン膜を残存させ、しかる後、第２
のトランジスタ活性領域以外の上記第３のシリコン酸化
膜を除去する工程と、その後、第１のトランジスタ活性
領域には、第２のシリコン酸化膜からなる第１のゲート
絶縁膜とその上に第２の多結晶シリコン膜からなる第１
のゲート電極を形成し、また第２のトランジスタ活性領
域には第３のシリコン酸化膜からなる第２のゲート絶縁
膜とその上に第４の多結晶シリコン膜からなる第２のゲ
ート電極を形成する工程とを含むものである。

【００１８】また、この発明に係わる請求項６記載のＭ
ＯＳ型半導体装置の製造方法は、上記請求項５記載の方
法において、第２のトランジスタ活性領域以外の上記第
３のシリコン酸化膜を除去した後、上記第２および第４
の多結晶シリコン膜を覆って多結晶シリコン膜あるいは
高融点金属からなる導電膜を形成する工程と、その後第
１のトランジスタ活性領域には、第２のシリコン酸化膜
からなる第１のゲート絶縁膜とその上に下層を第２の多
結晶シリコン膜、上層を上記導電膜で構成する第１のゲ
ート電極を形成し、また第２のトランジスタ活性領域に
は第３のシリコン酸化膜からなる第２のゲート絶縁膜と
その上に下層を第４の多結晶シリコン膜、上層を上記導
電膜で構成する第２のゲート電極を形成する工程とを含
むものである。

【００１９】また、この発明に係る請求項、７記載のＭ
ＯＳ型半導体装置の製造方法は、半導体基板上にゲート
絶縁膜となるシリコン酸化膜とゲート電極となる多結晶
シリコン膜とシリコン窒化膜とを順次形成する工程と、
上記シリコン窒化膜をパターンニングして窓を形成し、
その窓にフィールド絶縁膜を形成する工程と、次いで上
記シリコン窒化膜を除去した後、上記ゲート絶縁膜およ
びゲート電極をパターニングして形成するものである。

【００２０】

【作用】この発明におけるＭＯＳ型半導体装置の製造方
法では、ゲート絶縁膜となる絶縁膜を形成した後に続い
てゲート電極となる多結晶シリコン膜を形成する。その
ため同一チップ内に異種のゲート絶縁膜を持つ場合、ホ
トレジスト膜を用いる際に上記絶縁膜は露出しておら
ず、上記多結晶シリコン膜によって保護された状態であ
る。従ってホトレジスト膜からの悪影響を受けることの
ないゲート絶縁膜が形成できる。また、フィールド絶縁
膜形成のために形成された、シリコン酸化膜と多結晶シ
リコン膜を後工程でそれぞれゲート絶縁膜とゲート電極
に利用する場合、ＭＯＳ型半導体装置の製造が容易にな
り工期が短縮される。

【００２１】

【実施例】実施例１以下、この発明の一実施例を図について説明する。な
お、従来の技術の説明と重複する部分は、適宜その説明
を省略する。図１はこの発明の一実施例によるＣＭＯＳ
Ｔの製造方法を示した断面図であり、図２はそれによっ
て完成したＣＭＯＳＴの構造を示す断面図である。図２
において、１〜９，１２，１３は従来のものと同じも
の、２０は第１のゲート絶縁膜、２１は第２のゲート絶
縁膜、２２は第１のゲート絶縁膜２０上の第１のゲート
電極、２３は第２のゲート絶縁膜２１上の第２のゲート
電極である。次に製造方法を説明する。まず、従来と同
様の方法でシリコン基板１にＮウエル２を形成し、第１
のゲート絶縁膜２０となる第１のシリコン酸化膜１４、
第１の多結晶シリコン膜１５、およびシリコン窒化膜１
６を順次形成し、その後フィールド絶縁膜３を形成する
（図７〜図９参照）。

【００２２】次に、シリコン窒化膜１６をエッチングし
て除去し下地の第１の多結晶シリコン膜１５を露出させ
る。その後第１の多結晶シリコン膜１５上の全面にホト
レジスト膜（図示せず）を形成し、ホトリソグラフィ技
術によりパターン化する。このレジストパターンをマス
クにして下地の第１の多結晶シリコン膜１５を除去す
る。これにより第１のトランジスタとしてのＰＭＯＳＴ
活性領域の第１の多結晶シリコン膜１５のみ残存する。
続いてホトレジスト膜を除去した後、第２のトランジス
タとしてのＮＭＯＳＴ活性領域の露出した第１のシリコ
ン酸化膜１４を弗酸系のエッチング液を用いたウェット
・エッチングにより除去してシリコン基板１表面を露出
させる（図１（ａ））。次にシリコン基板１上の全面に
熱酸化法により、第２のゲート絶縁膜２１となる第２の
シリコン酸化膜２１ａを約１５ｎｍの膜厚に形成し、そ
の上の全面に減圧ＣＶＤ法により第２の多結晶シリコン
膜２４を約８０ｎｍの膜厚に堆積する。次に第２の多結
晶シリコン膜２４上の全面にホトレジスト膜（図示せ
ず）を形成し、ホトリソグラフィ技術によりパターン化
する。このレジストパターンをマスクに下地の第２の多
結晶シリコン膜２４をエッチングして除去し、その後ホ
トレジスト膜を除去する。これによりＮＭＯＳＴ活性領
域からフィールド絶縁膜３上にわたって第２の多結晶シ
リコン膜２４を残存させる（図１（６））。

【００２３】次にＰＭＯＳＴ活性領域に形成された第１
の多結晶シリコン膜１５上の第２のシリコン酸化膜２１
ａを弗酸系のエッチング液を用いたウェット・エッチン
グにより除去する。その後シリコン基板１上の全面に減
圧ＣＶＤ法により導電膜となる第３の多結晶シリコン膜
２５を約３００ｎｍの膜厚に堆積する（図１（ｃ）。次
に第１、第２および第３の多結晶シリコン膜１５，２
４，２５に導電性を持たせるために、リンを添加して熱
拡散を行い、抵抗値約７０Ω／□にする。その後第３の
多結晶シリコン膜２５上の全面にホトレジスト膜（図示
せず）を形成し、ホトリソグラフィ技術によりパターン
化する。このレジストパターンをマスクに下地の第１、
第２および第３の多結晶シリコン膜１５，２４，２５を
エッチングして除去する。その後ホトレジスト膜を除去
して、ＰＭＯＳＴ活性領域内に第１および第３の多結晶
シリコン膜１５，２５からなる第１のゲート電極２２
を、ＮＭＯＳＴ活性領域内に第２および第３の多結晶シ
リコン膜２４，２５からなる第２のゲート電極２３を形
成する。次に第１および第２のゲート電極２２，２３で
覆われていない部分の第１および第２のシリコン酸化膜
１４，２１ａをエッチングして除去する。これによりＰ
ＭＯＳＴ活性領域の第１のシリコン酸化膜１４の一部が
残存して膜厚２５ｎｍの第１のゲート絶縁膜２０が、Ｎ
ＭＯＳＴ活性領域の第２のシリコン酸化膜２１ａの一部
が残存して膜厚１５ｎｍの第２のゲート絶縁膜２１が形
成される（図１（ｄ））。次に、従来と同様の方法で、
ＰＭＯＳＴのソース・ドレイン領域４，５，ＮＭＯＳＴ
のソース・ドレイン領域６，７，Ｐ⁺型領域８，Ｎ⁺型領
域９および層間絶縁膜１２を形成（図１５〜図１７参
照）した後アルミ配線層１３を形成してＣＭＯＳＴが完
成する（図２）。

【００２４】上記のような製造方法では、後工程で第１
および第２のゲート絶縁膜２０，２１となる第１および
第２のシリコン酸化膜１４，２１ａを露出させた状態で
ホトレジスト膜を用いない。そのため従来のように、ホ
トレジスト膜からの不純物や異物の影響を受けることが
なく、絶縁性の良好な第１および第２のゲート絶縁膜２
０，２１が得られる。

【００２５】実施例２なお、上記実施例１では、フィールド絶縁膜３を形成す
る前に形成された第１のシリコン酸化膜１４と第１の多
結晶シリコン膜１５とがそれぞれ第１のゲート絶縁膜２
０と第１のゲート電極２２の下層とに用いられたが、こ
れに限定されるものではない。すなわち、図３はこの発
明の実施例２によるＣＭＯＳＴの製造方法を示す断面図
である。まず、従来と同様の方法でシリコン基板１にＮ
ウエル２およびフィールド絶縁膜３を形成する（図７〜
図１０参照）。

【００２６】次にシリコン基板１上の全面に第１のゲー
ト絶縁膜２０となる第２のシリコン酸化膜２１ａを約１
５ｎｍの膜厚に形成した後、その上の全面に第２の多結
晶シリコン膜２４を形成して、パターン化する。次にＮ
ＭＯＳＴ活性領域のシリコン基板１表面を露出した後、
第２のゲート絶縁膜２１となる第３のシリコン酸化膜２
０ａを約２５ｎｍの膜厚に形成した後、その上の全面に
第４の多結晶シリコン膜２６を形成してパターン化す
る。その後第２の多結晶シリコン膜２４上の第３のシリ
コン酸化膜２０ａを除去すると、シリコン基板１上のＮ
ＭＯＳＴ活性領域に第３のシリコン酸化膜２０ａが形成
され、その上にフィールド絶縁膜３上にわたって第４の
多結晶シリコン膜２６が形成される。またシリコン基板
１上のＰＭＯＳＴ活性領域には第２のシリコン酸化膜２
１ａが形成され、その上にフィールド絶縁膜３上にわた
って第２の多結晶シリコン膜２４が形成される。

【００２７】次に、実施例１と同様に導電膜となる第３
の多結晶シリコン膜２５を形成し、リンの熱拡散を行っ
た後パターン化してゲート構造を形成する（図１
（ｃ），図１（ｄ））。その後、従来および実施例１と
同様の方法で所定の処理を施して、実施例１と同様のＣ
ＭＯＳＴが完成し（図２参照）、上記実施例１と同様の
効果を奏する。

【００２８】ところで、第１および第２のゲート絶縁膜
２０，２１の膜厚はＮＭＯＳＴの方が厚くても良く、ま
た、同一チップ内の多数のＰＭＯＳＴおよびＮＭＯＳＴ
のうち、一部のトランジスタのゲート絶縁膜の膜厚が異
なっていても良い。

【００２９】また、各トランジスタのゲート電極２２，
２３の接続に用いる導電膜として第３の多結晶シリコン
膜２５を用いたが、タングステンなどの高融点金属でも
良く、またこの導電膜はなくてゲート電極２２，２３を
下層の多結晶シリコン膜１５，２４，２６のみで形成し
てもよい。

【００３０】また、ゲート絶縁膜が単一であるＭＯＳ型
半導体装置の製造においても、実施例１で述べたよう
に、フィールド絶縁膜３を形成するために形成された第
１のシリコン酸化膜１４と第１の多結晶シリコン膜１５
とを後工程でそれぞれゲート絶縁膜とゲート電極に利用
すれば、その分工程が簡便となる。

【００３１】

【発明の効果】以上のように、この発明によれば、ゲー
ト絶縁膜となるシリコン酸化膜を露出させた状態でホト
レジスト膜を用いないため、ゲート絶縁膜はホトレジス
ト膜からの不純物や異物の影響を受けることがない。こ
のため同一チップ内で異種のゲート絶縁膜を有するトラ
ンジスタが配設され、そのゲート絶縁膜の絶縁性が良好
で信頼性の高いＭＯＳ型半導体装置が得られる。また、
フィールド絶縁膜形成のために形成されたシリコン酸化
膜と多結晶シリコン膜を後工程でそれぞれゲート絶縁膜
とゲート電極に利用できるので、ＭＯＳ型半導体装置の
製造が容易になり工期が短縮される。

【図面の簡単な説明】

【図１】この発明の一実施例によるＭＯＳ型半導体装置
の製造方法を示す断面図である。

【図２】この発明の一実施例によるＭＯＳ型半導体装置
の構造を示す断面図である。

【図３】この発明の他の実施例によるＭＯＳ型半導体装
置の製造方法の一工程を示す断面図である。

【図４】ＣＭＯＳインバータの等価回路図である。

【図５】図４を構成するＭＯＳ型半導体装置の平面図で
ある。

【図６】図５の断面図である。

【図７】従来のＭＯＳ型半導体装置の製造方法の一工程
を示す断面図である。

【図８】従来のＭＯＳ型半導体装置の製造方法の一工程
を示す断面図である。

【図９】従来のＭＯＳ型半導体装置の製造方法の一工程
を示す断面図である。

【図１０】従来のＭＯＳ型半導体装置の製造方法の一工
程を示す断面図である。

【図１１】従来のＭＯＳ型半導体装置の製造方法の一工
程を示す断面図である。

【図１２】従来のＭＯＳ型半導体装置の製造方法の一工
程を示す断面図である。

【図１３】従来のＭＯＳ型半導体装置の製造方法の一工
程を示す断面図である。

【図１４】従来のＭＯＳ型半導体装置の製造方法の一工
程を示す断面図である。

【図１５】従来のＭＯＳ型半導体装置の製造方法の一工
程を示す断面図である。

【図１６】従来のＭＯＳ型半導体装置の製造方法の一工
程を示す断面図である。

【図１７】従来のＭＯＳ型半導体装置の製造方法の一工
程を示す断面図である。

【符号の説明】

１半導体基板３フィールド絶縁膜１４第１のシリコン酸化膜１５第１の多結晶シリコン膜１６シリコン窒化膜２０第１のゲート絶縁膜２０ａ第３のシリコン酸化膜２１第２のゲート絶縁膜２１ａ第２のシリコン酸化膜２２第１のゲート電極２３第２のゲート電極２４第２の多結晶シリコン膜２５導電膜としての第３の多結晶シリコン膜２６第４の多結晶シリコン膜

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【手続補正書】

【提出日】平成４年４月３日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項３

【補正方法】変更

【補正内容】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】請求項４

【補正方法】変更

【補正内容】

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】請求項５

【補正方法】変更

【補正内容】

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】請求項６

【補正方法】変更

【補正内容】

Claims

【特許請求の範囲】

【請求項１】第１のゲート絶縁膜と第２のゲート絶縁
膜とを半導体基板上に有する半導体装置の製造方法にお
いて、半導体基板上に上記第１のゲート絶縁膜となる絶
縁膜を形成後、続いてその上に第１のゲート電極となる
多結晶シリコン膜を形成し、その後ホトレジスト膜を用
いて上記多結晶シリコン膜および絶縁膜のパターニング
を行い、その後に第２のゲート絶縁膜および第２のゲー
ト電極となる絶縁膜および多結晶シリコン膜を形成する
ことを特徴とするＭＯＳ型半導体装置の製造方法。
【請求項２】第１のゲート絶縁膜と第２のゲート絶縁
膜とが、膜厚の異なるものであることを特徴とする請求
項１記載のＭＯＳ型半導体装置の製造方法。
【請求項３】半導体基板上に第１のシリコン酸化膜と
第１の多結晶シリコン膜とシリコン窒化膜とを順次形成
する工程と、上記シリコン窒化膜をパターニングして窓
を形成し、その窓にフィールド絶縁膜を形成する工程
と、次いで上記シリコン窒化膜を除去した後、第１のト
ランジスタ活性領域以外の上記第１のシリコン酸化膜お
よび第１の多結晶シリコン膜を除去する工程と、次い
で、第２のシリコン酸化膜とその上に第２の多結晶シリ
コン膜を順次形成し、上記第２の多結晶シリコン膜をパ
ターニングして第２のトランジスタ活性領域からフィー
ルド絶縁膜上にわたってのみ第２の多結晶シリコン膜を
残存させる工程と、第２のトランジスタ活性領域以外の
上記第２のシリコン酸化膜を除去する工程と、その後、
第１のトランジスタ活性領域には、第１のシリコン酸化
膜からなる第１のゲート絶縁膜とその上に第１の多結晶
シリコン膜からなる第１のゲート電極を形成し、また第
２のトランジスタ活性領域には第２のシリコン酸化膜か
らなる第２のゲート絶縁膜とその上に第２の多結晶シリ
コン膜からなる第２のゲート電極を形成する工程とを含
むことを特徴とする請求項１または２記載のＭＯＳ型半
導体装置の製造方法。
【請求項４】半導体基板上に第１のシリコン酸化膜と
第１の多結晶シリコン膜とシリコン窒化膜とを順次形成
する工程と、上記シリコン窒化膜をパターニングして窓
を形成し、その窓にフィールド絶縁膜を形成する工程
と、次いで上記シリコン窒化膜を除去した後、第１のト
ランジスタ活性領域以外の上記第１のシリコン酸化膜お
よび第１の多結晶シリコン膜を除去する工程と、次い
で、第２のシリコン酸化膜とその上に第２の多結晶シリ
コン膜を順次形成し、上記第２の多結晶シリコン膜をパ
ターニングして第２のトランジスタ活性領域からフィー
ルド絶縁膜上にわたってのみ第２の多結晶シリコン膜を
残存させる工程と、第２のトランジスタ活性領域以外の
上記第２のシリコン酸化膜を除去した後上記第１および
第２の多結晶シリコン膜を覆って多結晶シリコン膜ある
いは高融点金属からなる導電膜を形成する工程と、その
後第１のトランジスタ活性領域には、第１のシリコン酸
化膜からなる第１のゲート絶縁膜とその上に下層を第１
の多結晶シリコン膜、上層を上記導電膜で構成する第１
のゲート電極を形成し、また第２のトランジスタ活性領
域には第２のシリコン酸化膜からなる第２のゲート絶縁
膜とその上に下層を第２の多結晶シリコン膜、上層を上
記導電膜で構成する第２のゲート電極を形成する工程と
を含むことを特徴とする請求項１または２記載のＭＯＳ
型半導体装置の製造方法。
【請求項５】半導体基板にフィールド絶縁膜を形成す
る工程と、その後、第２のシリコン酸化膜とその上に第
２の多結晶シリコン膜を順次形成し、上記第２の多結晶
シリコン膜をパターニングして第１のトランジスタ活性
領域からフィールド絶縁膜上にわたってのみ第２の多結
晶シリコン膜を残存させ、しかる後、第１のトランジス
タ活性領域以外の上記第２のシリコン酸化膜を除去する
工程と、次いで第３のシリコン酸化膜とその上に第４の
多結晶シリコン膜を順次形成し、上記第４の多結晶シリ
コン膜をパターニングして第２のトランジスタ活性領域
からフィールド絶縁膜上にわたってのみ第４の多結晶シ
リコン膜を残存させ、しかる後、第２のトランジスタ活
性領域以外の上記第３のシリコン酸化膜を除去する工程
と、その後、第１のトランジスタ活性領域には、第２の
シリコン酸化膜からなる第１のゲート絶縁膜とその上に
第２の多結晶シリコン膜からなる第１のゲート電極を形
成し、また第２のトランジスタ活性領域には第３のシリ
コン酸化膜からなる第２のゲート絶縁膜とその上に第４
の多結晶シリコン膜からなる第２のゲート電極を形成す
る工程とを含むことを特徴とする請求項１または２記載
のＭＯＳ型半導体装置の製造方法。
【請求項６】半導体基板にフィールド絶縁膜を形成す
る工程と、その後、第２のシリコン酸化膜とその上に第
２の多結晶シリコン膜を順次形成し、上記第２の多結晶
シリコン膜をパターニングして第１のトランジスタ活性
領域からフィールド絶縁膜上にわたってのみ第２の多結
晶シリコン膜を残存させ、しかる後、第１のトランジス
タ活性領域以外の上記第２のシリコン酸化膜を除去する
工程と、次いで第３のシリコン酸化膜とその上に第４の
多結晶シリコン膜を順次形成し、上記第４の多結晶シリ
コン膜をパターニングして第２のトランジスタ活性領域
からフィールド絶縁膜上にわたってのみ第４の多結晶シ
リコン膜を残存させ、しかる後、第２のトランジスタ活
性領域以外の上記第３のシリコン酸化膜を除去する工程
と、上記第２および第４の多結晶シリコン膜を覆って多
結晶シリコン膜あるいは高融点金属からなる導電膜を形
成する工程と、その後第１のトランジスタ活性領域に
は、第２のシリコン酸化膜からなる第１のゲート絶縁膜
とその上に下層を第２の多結晶シリコン膜、上層を上記
導電膜で構成する第１のゲート電極を形成し、また第２
のトランジスタ活性領域には第３のシリコン酸化膜から
なる第２のゲート絶縁膜とその上に下層を第４の多結晶
シリコン膜、上層を上記導電膜で構成する第２のゲート
電極を形成する工程とを含むことを特徴とする請求項１
または２記載のＭＯＳ型半導体装置の製造方法。
【請求項７】半導体基板上にゲート絶縁膜となるシリ
コン酸化膜とゲート電極となる多結晶シリコン膜とシリ
コン窒化膜とを順次形成する工程と、上記シリコン窒化
膜をパターニングして窓を形成し、その窓にフィールド
絶縁膜を形成する工程と、次いで上記シリコン窒化膜を
除去した後、上記ゲート絶縁膜およびゲート電極をパタ
ーニングして形成することを特徴とするＭＯＳ型半導体
装置の製造方法。