JPS5918874B2 - ハンドウタイソウチノセイゾウホウホウ - Google Patents
ハンドウタイソウチノセイゾウホウホウInfo
- Publication number
- JPS5918874B2 JPS5918874B2 JP14977575A JP14977575A JPS5918874B2 JP S5918874 B2 JPS5918874 B2 JP S5918874B2 JP 14977575 A JP14977575 A JP 14977575A JP 14977575 A JP14977575 A JP 14977575A JP S5918874 B2 JPS5918874 B2 JP S5918874B2
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- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- silicon layer
- silicon substrate
- source
- drain
- Prior art date
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Description
【発明の詳細な説明】
本発明は半導体装置の製造方法、特にＭＯＳＦＥＴ（Ｍ
ＯＳ形電界効果トランジスタ）の製造方法に関するもの
である。
ＯＳ形電界効果トランジスタ）の製造方法に関するもの
である。
従来、通常のＭＯＳＦＥＴ製造工程では、その製造工程
に於けるシリコン基板の酸化および拡散にともなつてシ
リコン基板表面に微少な段差が発生し、その結果光学的
な反射、回折、散乱等により製造工程における写真製版
の転写精度が劣化し微細パタンの集積回路素子製造の障
害となつていた。
に於けるシリコン基板の酸化および拡散にともなつてシ
リコン基板表面に微少な段差が発生し、その結果光学的
な反射、回折、散乱等により製造工程における写真製版
の転写精度が劣化し微細パタンの集積回路素子製造の障
害となつていた。
本発明はこのような障害の生じないとともに、工程が簡
単で微細化に有利な半導体装置すなわちＭＯＳＦＥＴの
製造方法を提供するものである。
単で微細化に有利な半導体装置すなわちＭＯＳＦＥＴの
製造方法を提供するものである。
以下本発明の実施例の方法を詳細に説明する。図は本発
明に基く構造を有するＭＯＳＦＥＴの製造工程を説明す
るためのものである。第１図はＰ型シリコン基板１を示
し、一主面を酸化することにより１００ＯＡ程度あるい
はそれ以下のシリ）コン酸化膜２を形成する。次に第２
図で示すようにこのシリコン酸化膜２にホトエッチング
等によりＭＯＳＦＥＴのノース、ドレインに対応する部
分のシリコン基板が露出する開口部３０、３１を形成す
る。つぎに、このシリコン基板１が露出した開口部３０
、３１表面およびシリコン酸化膜２表面に、一様に多結
晶シリコン層３を例えば化学蒸着等により形成する。
明に基く構造を有するＭＯＳＦＥＴの製造工程を説明す
るためのものである。第１図はＰ型シリコン基板１を示
し、一主面を酸化することにより１００ＯＡ程度あるい
はそれ以下のシリ）コン酸化膜２を形成する。次に第２
図で示すようにこのシリコン酸化膜２にホトエッチング
等によりＭＯＳＦＥＴのノース、ドレインに対応する部
分のシリコン基板が露出する開口部３０、３１を形成す
る。つぎに、このシリコン基板１が露出した開口部３０
、３１表面およびシリコン酸化膜２表面に、一様に多結
晶シリコン層３を例えば化学蒸着等により形成する。
ここで、多結晶シリコン層３表面に生ずる段差は１００
０′Ｋ以下となる。さらに、この多結晶シリコン層３上
に、ＭＯＳＦＥＴのドレイン・ソースのコンタクト領域
およびゲート領域となるべき部分に島状にシリコン窒化
膜４を形成する。（第３図）３２は窒化膜４の島を形成
するのに使用したホトレジストである。こうしたのち、
第３図の状態のまま、プラズマエツチングにより、ホト
レジスト３２をエツチングマスクとして、多結晶シリコ
ン層３の露出してなる部分６を約多結晶シリコン層の厚
みの半分までエツチングオフする。
０′Ｋ以下となる。さらに、この多結晶シリコン層３上
に、ＭＯＳＦＥＴのドレイン・ソースのコンタクト領域
およびゲート領域となるべき部分に島状にシリコン窒化
膜４を形成する。（第３図）３２は窒化膜４の島を形成
するのに使用したホトレジストである。こうしたのち、
第３図の状態のまま、プラズマエツチングにより、ホト
レジスト３２をエツチングマスクとして、多結晶シリコ
ン層３の露出してなる部分６を約多結晶シリコン層の厚
みの半分までエツチングオフする。
（第４図）さらに第５図の工程で、再びホトレジスト３
２を注入マスクとしてイオン注入を行い、シリコン基板
１表面にｎ＋拡散層５を形成する。そしてホトレジスト
３２を除去し、次の第６図の工程では、窒化シリコン膜
４を熱酸化マスクとして、多結晶シリコン層３の凹部６
を選択的に加熱酸化し、多結晶シリコン層３４，３５，
３６を酸化層７で分離する。
２を注入マスクとしてイオン注入を行い、シリコン基板
１表面にｎ＋拡散層５を形成する。そしてホトレジスト
３２を除去し、次の第６図の工程では、窒化シリコン膜
４を熱酸化マスクとして、多結晶シリコン層３の凹部６
を選択的に加熱酸化し、多結晶シリコン層３４，３５，
３６を酸化層７で分離する。
この際酸化された多結晶は厚みが約倍になるので酸化分
離領域７と多結晶シリコン層３４，３５，３６との表面
はほぼ平担になる。しかるのち、第７図に示すごとく、
上記の窒化嘆４を除去し、上記多結晶シリコン層３４，
３５，３６に熱拡散により、ｎ型不純物を拡散する。こ
の際拡散は多結晶シリコン層３４，３６を通してシリコ
ン基板表面にも拡散領域１０を形成する。これによりイ
オン注入拡散領域５及び加熱酸化拡散領域１０とは竜気
的に導通状態になる。この場合の拡散マスクは酸化膜２
と分離領域７である。最後に、ソース、ゲート、ドレイ
ン多結晶シリコン層３４，３５，３６にそれぞれ抵抗接
触のソース、ゲート、ドレイン電極を形成することによ
り、第８図に示すＭＯＳＦＥＴが形成される。
離領域７と多結晶シリコン層３４，３５，３６との表面
はほぼ平担になる。しかるのち、第７図に示すごとく、
上記の窒化嘆４を除去し、上記多結晶シリコン層３４，
３５，３６に熱拡散により、ｎ型不純物を拡散する。こ
の際拡散は多結晶シリコン層３４，３６を通してシリコ
ン基板表面にも拡散領域１０を形成する。これによりイ
オン注入拡散領域５及び加熱酸化拡散領域１０とは竜気
的に導通状態になる。この場合の拡散マスクは酸化膜２
と分離領域７である。最後に、ソース、ゲート、ドレイ
ン多結晶シリコン層３４，３５，３６にそれぞれ抵抗接
触のソース、ゲート、ドレイン電極を形成することによ
り、第８図に示すＭＯＳＦＥＴが形成される。
本発明によれば、多結晶シリコンよりなるゲート、ソー
ス、ドレイン電極を同時に形成するとともに、多結晶シ
リコンを通しての拡散領域の形成エツチングマスクと選
択酸化マスクの併用、多結晶シリコン層の酸化による絶
縁膜の形成、多結晶シリコン層のエツチング部を利用し
たソース、ドレイン領域の形成等の方法を用いることに
より、通常のＳｉゲートプロセスに比べて工程が簡略化
される。さらに、本発明は、ゲート、ソース、ドレイン
電極を一層の多結晶シリコンにて同時形成し、これらの
電極上には絶縁膜が形成されないため、ＭＯＳＦＥＴ表
面が良好に平坦化され、各工程における光学的反射、回
析、散乱等の影響がなく、配線形成時の断線等も少なく
なリ、歩留リ良くＭＯＳＦＥＴを製造することができ、
微細なＭＯＳ形半導体集積回路の製造にすぐれた効果を
発揮するものである。
ス、ドレイン電極を同時に形成するとともに、多結晶シ
リコンを通しての拡散領域の形成エツチングマスクと選
択酸化マスクの併用、多結晶シリコン層の酸化による絶
縁膜の形成、多結晶シリコン層のエツチング部を利用し
たソース、ドレイン領域の形成等の方法を用いることに
より、通常のＳｉゲートプロセスに比べて工程が簡略化
される。さらに、本発明は、ゲート、ソース、ドレイン
電極を一層の多結晶シリコンにて同時形成し、これらの
電極上には絶縁膜が形成されないため、ＭＯＳＦＥＴ表
面が良好に平坦化され、各工程における光学的反射、回
析、散乱等の影響がなく、配線形成時の断線等も少なく
なリ、歩留リ良くＭＯＳＦＥＴを製造することができ、
微細なＭＯＳ形半導体集積回路の製造にすぐれた効果を
発揮するものである。
第１〜第８図は本発明による半導体装置の製造方法の一
実施例の工程断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・シリ
コン酸化膜、３，３４，３５，３６・・・・・・多結晶
シリコン層４・・・・・・シリコン窒化膜、５・・・・
・・ｎ＋拡散層、６・・・層３の露出部分、７・・・・
・・多結晶シリコン酸化層、１０・・・・・・ｎ型拡散
領域、１１・・・・・・電極。
実施例の工程断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・シリ
コン酸化膜、３，３４，３５，３６・・・・・・多結晶
シリコン層４・・・・・・シリコン窒化膜、５・・・・
・・ｎ＋拡散層、６・・・層３の露出部分、７・・・・
・・多結晶シリコン酸化層、１０・・・・・・ｎ型拡散
領域、１１・・・・・・電極。
Claims (1)
- １ シリコン基板の一主面にＭＯＳＦＥＴのソース、ド
レインに対応する部分が開口し前記シリコン基板が露出
してなる一様な厚さの酸化膜を形成し、前記酸化膜及び
シリコン表面上に多結晶シリコン層を形成する工程と、
さらに、前記多結晶シリコン層上に、前記シリコン基板
上に形成せんとするＭＯＳＦＥＴのソース、ドレインお
よびゲート部に対応する領域に選択酸化用マスクを形成
する工程と、その後に前記選択酸化用マスクが形成され
ていない領域についてのみ前記多結晶シリコン層の厚さ
を薄くすべく、上記多結晶シリコン層の一部を除去する
工程と、この状態で前記シリコン基板と反対伝導型の不
純物を、前記薄くされた多結晶シリコン層および前記酸
化膜を通して拡散することにより前記シリコン基板の一
主面にソース、ドレインの拡散領域を形成する工程と、
前記選択酸化用マスクにより露出している前記多結晶シ
リコン層を選択酸化する工程と、その後に前記選択酸化
用マスクを除去し、前記ソース、ドレイン拡散領域およ
びゲート領域にコンタクトをとるべく前記シリコン基板
と反対伝導型の不純物を前記多結晶シリコン層の酸化さ
れていない領域に拡散すると同時に前記シリコン基板の
主面にも拡散する工程と、さらに前記多結晶シリコン層
上に前記ソース、ドレイン拡散領域およびゲート領域に
抵抗接触した電極を形成する工程を備えたことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14977575A JPS5918874B2 (ja) | 1975-12-15 | 1975-12-15 | ハンドウタイソウチノセイゾウホウホウ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14977575A JPS5918874B2 (ja) | 1975-12-15 | 1975-12-15 | ハンドウタイソウチノセイゾウホウホウ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5272582A JPS5272582A (en) | 1977-06-17 |
| JPS5918874B2 true JPS5918874B2 (ja) | 1984-05-01 |
Family
ID=15482446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14977575A Expired JPS5918874B2 (ja) | 1975-12-15 | 1975-12-15 | ハンドウタイソウチノセイゾウホウホウ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5918874B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6038876B2 (ja) * | 1976-07-02 | 1985-09-03 | 日本電信電話株式会社 | Ｍｉｓトランジスタを有する半導体装置の製法 |
| JPS5396769A (en) * | 1977-02-04 | 1978-08-24 | Nippon Telegr & Teleph Corp <Ntt> | Production of mis integratd circuit |
| EP0002107A3 (en) * | 1977-11-17 | 1979-09-05 | Rca Corporation | Method of making a planar semiconductor device |
| JPS54140483A (en) * | 1978-04-21 | 1979-10-31 | Nec Corp | Semiconductor device |
| JPS5630764A (en) * | 1979-08-21 | 1981-03-27 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPS5789256A (en) * | 1980-11-25 | 1982-06-03 | Nec Corp | Manufacture of insulation gate type field effect transistor |
| JPS57124479A (en) * | 1981-01-27 | 1982-08-03 | Clarion Co Ltd | Manufacture of metal oxide semiconductor type semiconductor device |
-
1975
- 1975-12-15 JP JP14977575A patent/JPS5918874B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5272582A (en) | 1977-06-17 |
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