JPS6046546B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6046546B2 JPS6046546B2 JP55081175A JP8117580A JPS6046546B2 JP S6046546 B2 JPS6046546 B2 JP S6046546B2 JP 55081175 A JP55081175 A JP 55081175A JP 8117580 A JP8117580 A JP 8117580A JP S6046546 B2 JPS6046546 B2 JP S6046546B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
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Description
【発明の詳細な説明】
本発明は絶縁ゲート形電界効果半導体装置の製造方法
に関する。
に関する。
従来のＥ（エンハンスメント）／Ｄ（デイプリーシヨ
ン）形インバータを基本回路とするｎチャンネル・シリ
コン・ゲート電界効果半導体装置の製造方法は、以下に
説明するように、きわめて製造工程の長いものである。
ン）形インバータを基本回路とするｎチャンネル・シリ
コン・ゲート電界効果半導体装置の製造方法は、以下に
説明するように、きわめて製造工程の長いものである。
本発明は製造工程の短縮を目的とするものである。 ま
す、従来の製造方法の一例を第１図〜第８図を参照して
説明する。
す、従来の製造方法の一例を第１図〜第８図を参照して
説明する。
第１図に示すように、抵抗率１０〜２０ΩαのＰ形シ
リコン基板１の表面に熱酸化法により酸化膜６を形成し
、次に気相成長法により８００〜１０００Ａの−厚さの
シリコン窒化膜３を全面に形成する。
リコン基板１の表面に熱酸化法により酸化膜６を形成し
、次に気相成長法により８００〜１０００Ａの−厚さの
シリコン窒化膜３を全面に形成する。
その後、前記シリコン窒化膜３上にＰＲ（フォトレジス
ト）パターン４を設け、それをマスクにして該シリコン
窒化膜３をプラズマエッチング法により除去して前記酸
化膜６の一部を露出させる。次いでイオン注入法により
前記露出部から該酸化膜を通して基板１内にボロンイオ
ンを打込みＰ形のガードリング領域５を形成する。 次
に第２図に示すように、前証アＲパターン４をプラズマ
法で剥離した後、熱酸化法により１〜１．５μｍの厚さ
のフィールド酸化膜６ａを形成する。
ト）パターン４を設け、それをマスクにして該シリコン
窒化膜３をプラズマエッチング法により除去して前記酸
化膜６の一部を露出させる。次いでイオン注入法により
前記露出部から該酸化膜を通して基板１内にボロンイオ
ンを打込みＰ形のガードリング領域５を形成する。 次
に第２図に示すように、前証アＲパターン４をプラズマ
法で剥離した後、熱酸化法により１〜１．５μｍの厚さ
のフィールド酸化膜６ａを形成する。
次いで前記シリコン窒化膜３及びその酸化膜６を除去す
る。次に、新たに酸化膜６ｂを形成した後、開孔を設け
たＰＲパターン４ａを形成し、前記開孔からリンイオン
を注入してデイプリーシヨン形トランジスタ（負荷トラ
ンジスタ）のチャネル領域をあらかじめＮ形領域７にし
ておく。 次に第３図に示すように、開孔を設けたＰＲ
パターン４ｂを新たに形成し、前記開孔部からボロンイ
オンを注入してエンハンスメント形トランジスタ（駆動
トランジスタ）のチャネル領域をあらかじめ基板よりも
不純物濃度の高いＰ形領域８にしておく。 次に第４図
に示すように、ＰＲパターン４ｂを除去した後、ダイレ
クト・コンタクトを形成するために、あらかじめフォト
エッチング法により酸化膜６ｂに開孔９を設けて基板１
を露出させてから、６０００〜７０００Ａの厚さのポリ
シリコン（多結晶シリコン）１０を成長させ、その表面
に数１００への厚さの酸化膜６ｃを成長させる。
る。次に、新たに酸化膜６ｂを形成した後、開孔を設け
たＰＲパターン４ａを形成し、前記開孔からリンイオン
を注入してデイプリーシヨン形トランジスタ（負荷トラ
ンジスタ）のチャネル領域をあらかじめＮ形領域７にし
ておく。 次に第３図に示すように、開孔を設けたＰＲ
パターン４ｂを新たに形成し、前記開孔部からボロンイ
オンを注入してエンハンスメント形トランジスタ（駆動
トランジスタ）のチャネル領域をあらかじめ基板よりも
不純物濃度の高いＰ形領域８にしておく。 次に第４図
に示すように、ＰＲパターン４ｂを除去した後、ダイレ
クト・コンタクトを形成するために、あらかじめフォト
エッチング法により酸化膜６ｂに開孔９を設けて基板１
を露出させてから、６０００〜７０００Ａの厚さのポリ
シリコン（多結晶シリコン）１０を成長させ、その表面
に数１００への厚さの酸化膜６ｃを成長させる。
次いで第５図に示すように、フォトエッチング法を用
いて前記酸化膜６ｃをパターニングし、該酸化膜パター
ンをマスクにして前記ポリシリコン１０をエッチングす
ることによりシリコン・ゲート１１，１１ａ及びダイレ
クト・コンタクト１９（デイプリーシヨン形トランジス
タのゲート１１ａに接続され、かつデイプリーシヨン形
トランジスタのソース１２ａ及びエンハンスメント形ト
ランジスタのドレイン１３に接続されている）を形成す
る。
いて前記酸化膜６ｃをパターニングし、該酸化膜パター
ンをマスクにして前記ポリシリコン１０をエッチングす
ることによりシリコン・ゲート１１，１１ａ及びダイレ
クト・コンタクト１９（デイプリーシヨン形トランジス
タのゲート１１ａに接続され、かつデイプリーシヨン形
トランジスタのソース１２ａ及びエンハンスメント形ト
ランジスタのドレイン１３に接続されている）を形成す
る。
次に薄い酸化膜６ｄを全面に成長させ、次いでリン拡散
を行つてソース１２，１２ａ及びドレイン１３，１３ａ
を形成するとともに、前記ゲート１１，１１ａ及びダイ
レクト・コンタクト１９並びに他のポリシリコン配線（
図示されていない）の抵抗率を十数ΩＣｍに下げる。こ
のとき前記酸化膜６ｄの表面にはリンガラス層１４がで
きる。次に更に全面を酸化して０．５〜１．０μｍ程度
の酸化膜６ｅを成長させる。次いて、ソース１２及びド
レイン１３ａ上の酸化膜６ｅ，６ｄ及びリンガラス層１
４をフォトエッチング法により除去して当該領域表面を
露出させる。次に第６図に示すように、気相成長法によ
り数千人の厚さのポリシリコン１０ａを成長させ、リン
拡散により前記ポリシリコン１０ａの抵抗率を１０〜１
５ΩＣｍ程度に下げる。
を行つてソース１２，１２ａ及びドレイン１３，１３ａ
を形成するとともに、前記ゲート１１，１１ａ及びダイ
レクト・コンタクト１９並びに他のポリシリコン配線（
図示されていない）の抵抗率を十数ΩＣｍに下げる。こ
のとき前記酸化膜６ｄの表面にはリンガラス層１４がで
きる。次に更に全面を酸化して０．５〜１．０μｍ程度
の酸化膜６ｅを成長させる。次いて、ソース１２及びド
レイン１３ａ上の酸化膜６ｅ，６ｄ及びリンガラス層１
４をフォトエッチング法により除去して当該領域表面を
露出させる。次に第６図に示すように、気相成長法によ
り数千人の厚さのポリシリコン１０ａを成長させ、リン
拡散により前記ポリシリコン１０ａの抵抗率を１０〜１
５ΩＣｍ程度に下げる。
次に第７図に示すように、蒸着法により１μｍの厚さの
アルミニウムを全面に被着し、フォトエッチング法によ
りパターニングを行つてアルミ配線１５を形成し、それ
をマスクにして前記ポリシリコン１０ａもパターンニン
グする。
アルミニウムを全面に被着し、フォトエッチング法によ
りパターニングを行つてアルミ配線１５を形成し、それ
をマスクにして前記ポリシリコン１０ａもパターンニン
グする。
次に第８図に示すように、表面保護にための酸化膜６ｆ
を気相成長させ、該酸化膜に開孔を設けて前記アルミ配
線１５のボンディングバッド部，（図示されていない）
を露出させればＥ／Ｄインバータ回路を含む絶縁ゲート
形電界効果半導体装置が完成する。
を気相成長させ、該酸化膜に開孔を設けて前記アルミ配
線１５のボンディングバッド部，（図示されていない）
を露出させればＥ／Ｄインバータ回路を含む絶縁ゲート
形電界効果半導体装置が完成する。
しかしながら、上記従来の製造方法ではＰＲ工程が９工
程、イオン注人工程が３工程もあり、全．体の製造工程
が長いため製品の納期短縮が困難であるばかりでなく、
製造歩留りも悪くなり、原価が高くなるという欠点があ
つた。
程、イオン注人工程が３工程もあり、全．体の製造工程
が長いため製品の納期短縮が困難であるばかりでなく、
製造歩留りも悪くなり、原価が高くなるという欠点があ
つた。
本発明は上記欠点を改善した製造方法を提供するもので
ある。
ある。
本発明は、エンハンスメント／デイプリーシヨン型イン
バータ回路を備える絶縁ゲート型電界効果半導体装置の
製造方法において、一導電型の半導体基板表面の一部を
絶縁膜例えばシリコン酸化膜及びシリコン窒化膜の積層
膜で被覆する工程と、前記絶縁膜で被覆されていない基
板表面に該基板と同一導電形の不純物を導入してガード
リング領域を形成すると同時に、絶縁膜て被覆された基
板表面にも低濃度の不純物を導入する工程を含むことを
特徴とするものである。
バータ回路を備える絶縁ゲート型電界効果半導体装置の
製造方法において、一導電型の半導体基板表面の一部を
絶縁膜例えばシリコン酸化膜及びシリコン窒化膜の積層
膜で被覆する工程と、前記絶縁膜で被覆されていない基
板表面に該基板と同一導電形の不純物を導入してガード
リング領域を形成すると同時に、絶縁膜て被覆された基
板表面にも低濃度の不純物を導入する工程を含むことを
特徴とするものである。
本発明によれば、ガードリング領域の形成と同時に基板
全体に該基板と同一導電形の低濃度の不純物を導入する
ので、エンハンスメント形トランノジスタのチャネル領
域の不純物濃度を高めるためのイオン注人工程及びＰＲ
工程を省略することができる。
全体に該基板と同一導電形の低濃度の不純物を導入する
ので、エンハンスメント形トランノジスタのチャネル領
域の不純物濃度を高めるためのイオン注人工程及びＰＲ
工程を省略することができる。
したがつて、製品の納期を短縮し、製造歩留りを高め、
原価を低減することができる。以下、実施例に基づき第
９図〜第１６図を参照して本発明を詳細に説明する。ま
ず、第９図に示すように、抵抗率１０〜２０ΩｄのＰ形
シリコン基板１の表面に熱酸化法により３０００〜３５
００Ａの厚さの酸化膜６を形成し、次に気相成長法によ
り約２０００Ａの厚さのシリコン窒化膜３を全面に形成
する。
原価を低減することができる。以下、実施例に基づき第
９図〜第１６図を参照して本発明を詳細に説明する。ま
ず、第９図に示すように、抵抗率１０〜２０ΩｄのＰ形
シリコン基板１の表面に熱酸化法により３０００〜３５
００Ａの厚さの酸化膜６を形成し、次に気相成長法によ
り約２０００Ａの厚さのシリコン窒化膜３を全面に形成
する。
次にＰＲパターンをマスクにして前記シリコン窒化膜３
及び酸化膜６をプラズマエッチングし、ガードリング領
域となるシリコン基板表面を露出させる。次にＰＲパタ
ーンを除去した後、イオン注入法によりボロンイオンを
１００ＫｅＶ程度のエネルギーで打込み、Ｐ形のガード
リング領域５を形成する。このとき、同時に、その他の
基板表面にも酸化膜及びシリコン窒化膜を通してボロン
イオンを注入し、該ガードリング領域よりも低濃度で元
の基板よりは高濃度のＰ形不純物領域１８を形成する。
なお、ガードリング領域５とＰ形不純物領域１８のドー
ズ量の比を例えば３０〜４０：１程度にするのが適当で
ある。次に第１０図に示すように、前記ガードリング領
域５を部分酸化して１〜１．５μｍ程度の厚さのフィー
ルド酸化膜６ａを形成する。次いでシリコン窒化膜３及
びその下の酸化膜６をエッチング除去し、熱酸化法によ
り厚さ５００人のゲート酸化膜６ｂを形成する。その上
に、開孔を有するＰＲパターン４を形成し、イオン注入
法でリンイオンを該開孔から導入し、前記Ｐ形不純物を
打ち消してデイプリーシヨン形トランジスタ側のチャネ
ル領域をＮ形領域７に変換する。次に第１１図に示すよ
うに、前記ＰＲパターン４を除去した後、ダイレクト・
コンタクトをつくるために、フォトエッチング法により
前記酸化膜６ｂに開孔９を設け、ポリシリコン１０を気
相成長させ、その表面を酸化して酸化膜６ｃを形成する
。
及び酸化膜６をプラズマエッチングし、ガードリング領
域となるシリコン基板表面を露出させる。次にＰＲパタ
ーンを除去した後、イオン注入法によりボロンイオンを
１００ＫｅＶ程度のエネルギーで打込み、Ｐ形のガード
リング領域５を形成する。このとき、同時に、その他の
基板表面にも酸化膜及びシリコン窒化膜を通してボロン
イオンを注入し、該ガードリング領域よりも低濃度で元
の基板よりは高濃度のＰ形不純物領域１８を形成する。
なお、ガードリング領域５とＰ形不純物領域１８のドー
ズ量の比を例えば３０〜４０：１程度にするのが適当で
ある。次に第１０図に示すように、前記ガードリング領
域５を部分酸化して１〜１．５μｍ程度の厚さのフィー
ルド酸化膜６ａを形成する。次いでシリコン窒化膜３及
びその下の酸化膜６をエッチング除去し、熱酸化法によ
り厚さ５００人のゲート酸化膜６ｂを形成する。その上
に、開孔を有するＰＲパターン４を形成し、イオン注入
法でリンイオンを該開孔から導入し、前記Ｐ形不純物を
打ち消してデイプリーシヨン形トランジスタ側のチャネ
ル領域をＮ形領域７に変換する。次に第１１図に示すよ
うに、前記ＰＲパターン４を除去した後、ダイレクト・
コンタクトをつくるために、フォトエッチング法により
前記酸化膜６ｂに開孔９を設け、ポリシリコン１０を気
相成長させ、その表面を酸化して酸化膜６ｃを形成する
。
次に第１２図に示すように、フォトエッチング法により
前記酸化膜６ｃとポリシリコン１０をパターニングして
、エンハンスメント形及びデイプリーシヨン形トランジ
スタのシリコン・ゲート１】，１１ａ並びにダイレクト
・コンタクト１９を形成する。
前記酸化膜６ｃとポリシリコン１０をパターニングして
、エンハンスメント形及びデイプリーシヨン形トランジ
スタのシリコン・ゲート１】，１１ａ並びにダイレクト
・コンタクト１９を形成する。
次に、薄い酸化膜６ｄを全面に成長させ、次いでリン拡
散を行つて、エンハンスメント形及びデイプリーシヨン
形トランジスタのソース１２，１２ａ及びドレイン１３
，１３ａを形成するとともに、ゲート１１，１１ａ及び
ゲート１１ａにつなが？ダイレクト・コンタクト１９並
びに他のポリシリコンによる配線（図示してない）の抵
抗率を数＋ΩＣｍにする。次に９００℃の温度で酸化す
ると全面に酸化膜６ｅが成長し、その下にリンガラス層
１４ができる。次に第１３図に示すように、ソース１２
及びドレイン１３ａ上の酸化膜６ｄ，６ｅ及びリンガラ
ス層１４を選択的に除去して表面を露出させる。
散を行つて、エンハンスメント形及びデイプリーシヨン
形トランジスタのソース１２，１２ａ及びドレイン１３
，１３ａを形成するとともに、ゲート１１，１１ａ及び
ゲート１１ａにつなが？ダイレクト・コンタクト１９並
びに他のポリシリコンによる配線（図示してない）の抵
抗率を数＋ΩＣｍにする。次に９００℃の温度で酸化す
ると全面に酸化膜６ｅが成長し、その下にリンガラス層
１４ができる。次に第１３図に示すように、ソース１２
及びドレイン１３ａ上の酸化膜６ｄ，６ｅ及びリンガラ
ス層１４を選択的に除去して表面を露出させる。
次に第１４図に示すように、全面にポリシリコン１０ａ
を気相成長させる。次いでリン拡散を行つて前記ポリシ
リコン１０ａの抵抗率を下げる。次に第１５図に示すよ
うに、全面にアルミニウムを１μｍ前後蒸着してから、
パターニングし、必要なトランジスタ同志を接続して論
理回路を得るためにアルミ配線１５を形成し、それをマ
スクにして前記ポリシリコン１０ａもパターニングする
。次に第１６図に示すように、表面保護にために酸化膜
６ｆを気相成長させ、該酸化膜に開孔を設けて前記アル
ミ配線１５のボンディングバッド部（図示されていない
）を露出させれば、Ｅ／Ｄインバータ回路を含む絶縁ゲ
ート形電界効果半導体装置が完成する。
を気相成長させる。次いでリン拡散を行つて前記ポリシ
リコン１０ａの抵抗率を下げる。次に第１５図に示すよ
うに、全面にアルミニウムを１μｍ前後蒸着してから、
パターニングし、必要なトランジスタ同志を接続して論
理回路を得るためにアルミ配線１５を形成し、それをマ
スクにして前記ポリシリコン１０ａもパターニングする
。次に第１６図に示すように、表面保護にために酸化膜
６ｆを気相成長させ、該酸化膜に開孔を設けて前記アル
ミ配線１５のボンディングバッド部（図示されていない
）を露出させれば、Ｅ／Ｄインバータ回路を含む絶縁ゲ
ート形電界効果半導体装置が完成する。
上記実施例から分るように、ガードリング領域５の形成
と同時に、薄い絶縁膜（実施例ては酸化膜とシリコン窒
化膜の積層膜）を介して基板全体に低濃度の不純物を導
入するので、従来必要とされていたエンハンスメント形
トランジスタのチャンネル領域の不純物濃度を高めるた
めのイオン注人工程とＰＲ工程を省略することができる
。
と同時に、薄い絶縁膜（実施例ては酸化膜とシリコン窒
化膜の積層膜）を介して基板全体に低濃度の不純物を導
入するので、従来必要とされていたエンハンスメント形
トランジスタのチャンネル領域の不純物濃度を高めるた
めのイオン注人工程とＰＲ工程を省略することができる
。
なお、前記薄い絶縁膜の厚さやイオン注入条件をあらか
じめコントロールしておけば、その後のイオン注人工程
によつてデイプリーシヨン形トランジスタのチャネル領
域を該基板と反対の導電型にすることは容易である。図
面の簡単な説明第１図〜第８図は従来の製造方法を説明
するた易めの断面図、第９図〜第１６図は本発明の一実
施例を説明するための断面図である。
じめコントロールしておけば、その後のイオン注人工程
によつてデイプリーシヨン形トランジスタのチャネル領
域を該基板と反対の導電型にすることは容易である。図
面の簡単な説明第１図〜第８図は従来の製造方法を説明
するた易めの断面図、第９図〜第１６図は本発明の一実
施例を説明するための断面図である。
１・・・Ｐ形シリコン基板、３・・・シリコン窒化膜、
４，４ａ，４ｂ・・・ＰＲ（フォトレジスト）パターン
、５・・・ガードリング領域、６，６ａ，６ｂ，６７ｃ
，６ｄ，６ｅ，６ｆ・・・シリコン酸化膜、７・・・デ
イプリーシヨン形トランジスタのチャネル領域（Ｎ形領
域）、８，１８・・・元の基板よりも不純物濃度の高い
Ｐ形領域、９・・・開孔、１０，１０ａ・・・ポリシリ
コン（多結晶シリコン）１１，１１ａ・・・ゲつ一ト、
１２，１２ａ・・・ソース、１３，１３ａ・・・ドレイ
ン、１４・・・リンガラス層、１５・・・アルミ配線、
１９・・・ダイレクト・コンタクト。
４，４ａ，４ｂ・・・ＰＲ（フォトレジスト）パターン
、５・・・ガードリング領域、６，６ａ，６ｂ，６７ｃ
，６ｄ，６ｅ，６ｆ・・・シリコン酸化膜、７・・・デ
イプリーシヨン形トランジスタのチャネル領域（Ｎ形領
域）、８，１８・・・元の基板よりも不純物濃度の高い
Ｐ形領域、９・・・開孔、１０，１０ａ・・・ポリシリ
コン（多結晶シリコン）１１，１１ａ・・・ゲつ一ト、
１２，１２ａ・・・ソース、１３，１３ａ・・・ドレイ
ン、１４・・・リンガラス層、１５・・・アルミ配線、
１９・・・ダイレクト・コンタクト。
Claims (1)
- １ エンハンスメント／デイプリーシヨン形インバータ
回路を備える絶縁ゲート形電界効果半導体装置の製造方
法において、一導電形の半導体基板表面の一部を絶縁膜
で被覆する工程と、前記絶縁膜で被覆されていない基板
表面に該基板と同一導電形の不純物を導入してガードリ
ング領域を形成すると同時に、絶縁膜で被覆された基板
表面にも前記ガードリング領域よりも低濃度の不純物を
導入する工程を含むことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55081175A JPS6046546B2 (ja) | 1980-06-16 | 1980-06-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55081175A JPS6046546B2 (ja) | 1980-06-16 | 1980-06-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS577154A JPS577154A (en) | 1982-01-14 |
| JPS6046546B2 true JPS6046546B2 (ja) | 1985-10-16 |
Family
ID=13739121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55081175A Expired JPS6046546B2 (ja) | 1980-06-16 | 1980-06-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6046546B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4985373A (en) * | 1982-04-23 | 1991-01-15 | At&T Bell Laboratories | Multiple insulating layer for two-level interconnected metallization in semiconductor integrated circuit structures |
| EP0105915A1 (en) * | 1982-04-23 | 1984-04-25 | Western Electric Company, Incorporated | Semiconductor integrated circuit structures having insulated conductors |
-
1980
- 1980-06-16 JP JP55081175A patent/JPS6046546B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS577154A (en) | 1982-01-14 |
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