JPS5843912B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS5843912B2 JPS5843912B2 JP50054839A JP5483975A JPS5843912B2 JP S5843912 B2 JPS5843912 B2 JP S5843912B2 JP 50054839 A JP50054839 A JP 50054839A JP 5483975 A JP5483975 A JP 5483975A JP S5843912 B2 JPS5843912 B2 JP S5843912B2
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Description
【発明の詳細な説明】
本発明は半導体集積回路装置の製造方法に関し、Ｐ形、
ｎ形半導体素子が組み込まれ、表面段差が少なく、半導
体と配線とのコンタクト部の寸法を小さくすることによ
り半導体装置の高密度化をはかることを目的とするもの
である。
ｎ形半導体素子が組み込まれ、表面段差が少なく、半導
体と配線とのコンタクト部の寸法を小さくすることによ
り半導体装置の高密度化をはかることを目的とするもの
である。
第１図に、従来のＣ−ＭＯ８ＩＣのインバータを示す。
いわゆるＣ−ＭＯＳシリコンゲーｔ−ＩＣ等では、例え
ばｎ型基板にｐウェル２を設けた半導体基板にフィール
ド酸化膜とゲート酸化膜３の領域を形成し、その上に多
結晶シリコンを形成し、ゲートおよびフィールド酸化膜
上の多結晶シリコン導電層のパターン４，５を形成し、
この多結晶シリコンのパターン４，５を用いて、ケート
酸化膜をエツチングする。
ばｎ型基板にｐウェル２を設けた半導体基板にフィール
ド酸化膜とゲート酸化膜３の領域を形成し、その上に多
結晶シリコンを形成し、ゲートおよびフィールド酸化膜
上の多結晶シリコン導電層のパターン４，５を形成し、
この多結晶シリコンのパターン４，５を用いて、ケート
酸化膜をエツチングする。
しかる後に、例えばｐチャンネルトランジスタの部分の
み、ボロンをドープしたＣＶＤ二酸化シリコン膜を形成
し、ボロンの不純物拡散源とするとともにリン拡散の保
護膜とする。
み、ボロンをドープしたＣＶＤ二酸化シリコン膜を形成
し、ボロンの不純物拡散源とするとともにリン拡散の保
護膜とする。
そして次のリン拡散を行なう際に、ｎチャネルトランジ
スタのソース６、ドレイン７にはリンを拡散し、ｐチャ
ネル側のソース、ドレイン８．９にはボロンを拡散する
。
スタのソース６、ドレイン７にはリンを拡散し、ｐチャ
ネル側のソース、ドレイン８．９にはボロンを拡散する
。
次いで、酸化又はＣＶＤ法により、二酸化シリコン層を
形成し、コンタクト１０，１１，１２，１３，１４，１
５を取るための窓明けをする。
形成し、コンタクト１０，１１，１２，１３，１４，１
５を取るための窓明けをする。
そして金属配線１６゜１７．１８，１９，２０を施して
Ｃ−ＭＯＳインバータが形成される。
Ｃ−ＭＯＳインバータが形成される。
このようにシリコンゲートを用いることによって、ソー
ス、ドレインのセルファライン拡散ができるのであるが
、上記方法においては、まず半導体基板上のコンタクト
１０，１２，１３，１５と多結晶シリコン上のコンタク
ト１１．１４とは異なる高さの所に設けなければならな
い。
ス、ドレインのセルファライン拡散ができるのであるが
、上記方法においては、まず半導体基板上のコンタクト
１０，１２，１３，１５と多結晶シリコン上のコンタク
ト１１．１４とは異なる高さの所に設けなければならな
い。
また、絶縁された多結晶シリコン上を交差する金属配線
は少なくとも多結晶シリコンの厚さの段差が生ずるので
、薄くすると断線する危険があり、段差以上の厚さの金
属配線を必要としていた。
は少なくとも多結晶シリコンの厚さの段差が生ずるので
、薄くすると断線する危険があり、段差以上の厚さの金
属配線を必要としていた。
厚い金属配線にパターンを形成するには、それだけ大き
な余裕のあるパターンを構成しなければならなかった。
な余裕のあるパターンを構成しなければならなかった。
又、二酸化シリコンにコンタクトのための窓明けをする
ときもマスク合せズレ、窓の大きさのバラツキ等を吸収
するため、不純物拡散層６，７．８９又は多結晶シリコ
ン層パターン４，５を必要なコンタクト１０〜１５の窓
より大きくしなければならなかった。
ときもマスク合せズレ、窓の大きさのバラツキ等を吸収
するため、不純物拡散層６，７．８９又は多結晶シリコ
ン層パターン４，５を必要なコンタクト１０〜１５の窓
より大きくしなければならなかった。
これらのように、表面で段差を生じるとともにコンタク
ト部で大きな面積を必要とするため、高密度化、高集積
化のネックとなっていた。
ト部で大きな面積を必要とするため、高密度化、高集積
化のネックとなっていた。
そこで、本発明は、表面がより段差の少ない構造で、且
つ、ｐ形、ｎ形半導体と金属線のコンタクト部を必要と
する最小寸法とすることにより、高密度化されたｐ−ｎ
相補形半導体集積回路を実現するものである。
つ、ｐ形、ｎ形半導体と金属線のコンタクト部を必要と
する最小寸法とすることにより、高密度化されたｐ−ｎ
相補形半導体集積回路を実現するものである。
以下第２図ａ ＝ ｎにより、本発明の一実施例の製造
方法について説明する。
方法について説明する。
第２図はＣ−ＭＯ８ＩＣのインバータの製造方法を示す
ものである。
ものである。
まず、第２図ａにおいて、１１は半導体基板でｎ型シリ
コンである。
コンである。
１２はゲート酸化膜で厚さ約１０００人、１３はフィー
ルド酸化膜で厚さ約１０．０００人である。
ルド酸化膜で厚さ約１０．０００人である。
第２図ａ迄の工程を説明すると、先ず、半導体基板１１
に耐酸化性膜であるシリコンナイトライド（図示せず）
をＳｉＨ＋とＮＨ３のＣＶＤ法により厚さ約１５００人
を形成し、フィールド部となる部分のシリコンナイトラ
イドを、感光性樹脂（フォトレジスト）をマスクに用い
て部分的に露光させ不要部分のフォトレジストを取り去
って形成したパターンによりエツチングして、窓明けす
る。
に耐酸化性膜であるシリコンナイトライド（図示せず）
をＳｉＨ＋とＮＨ３のＣＶＤ法により厚さ約１５００人
を形成し、フィールド部となる部分のシリコンナイトラ
イドを、感光性樹脂（フォトレジスト）をマスクに用い
て部分的に露光させ不要部分のフォトレジストを取り去
って形成したパターンによりエツチングして、窓明けす
る。
（以下、感光性樹脂を用いて、パターンを作り、窓明け
する工程をフォトエッチ工程と言う。
する工程をフォトエッチ工程と言う。
）次いで、残されたシリコンナイトライドをマスクとし
て、半導体基板１１を約５０００人エツチングし、次に
混酸素中で酸化を行ない、二酸化シリコンを約ｉ ｏ
、ｏｏｏ人の厚さに形成する。
て、半導体基板１１を約５０００人エツチングし、次に
混酸素中で酸化を行ない、二酸化シリコンを約ｉ ｏ
、ｏｏｏ人の厚さに形成する。
シリコンは酸化されると、厚さが約２倍となるので、は
ぼ平坦な表面が得られる。
ぼ平坦な表面が得られる。
次にシリコンナイトライドを除去し、更に酸化を行ない
、ゲート用の酸化膜１２と、フィールド酸化膜１３を形
成して第２図ａの構造が得られる。
、ゲート用の酸化膜１２と、フィールド酸化膜１３を形
成して第２図ａの構造が得られる。
次いで、フォトレジスト膜を全面に形成し、ｐウェルを
作る部分のフォトレジスト膜を除去し、残ったフォトレ
ジスト膜１４をマスクとして、ボロン不純物Ｂをイオン
注入法により、半導体基板１１に導入するす。
作る部分のフォトレジスト膜を除去し、残ったフォトレ
ジスト膜１４をマスクとして、ボロン不純物Ｂをイオン
注入法により、半導体基板１１に導入するす。
フォトレジスト膜１４の膜厚を］、 ０ 、０００人と
し、フォトレジスト内でのポ゛ロンイオンの飛程を二酸
化シリコンに対し、２倍と仮定すると、例えば、３０ｋ
Ｖで加速したボロンイオンでは、二酸化シリコン中での
飛程は約１０００人なので、十分１０，０００人の厚さ
のフォトレジスト膜１４をマスクとして使用できる。
し、フォトレジスト内でのポ゛ロンイオンの飛程を二酸
化シリコンに対し、２倍と仮定すると、例えば、３０ｋ
Ｖで加速したボロンイオンでは、二酸化シリコン中での
飛程は約１０００人なので、十分１０，０００人の厚さ
のフォトレジスト膜１４をマスクとして使用できる。
次いで、イオン注入したボロンをアニーリングおよび拡
散させるために熱処理を行ないｐウェル１５を形成する
。
散させるために熱処理を行ないｐウェル１５を形成する
。
なお、ゲート酸化膜１２は、ｐウェル１５を形成した後
に、あらためて形成しても良いが、本実施例ではゲート
用の酸化膜１２を形成した後にｐウェル１５を形成する
方法により説明した。
に、あらためて形成しても良いが、本実施例ではゲート
用の酸化膜１２を形成した後にｐウェル１５を形成する
方法により説明した。
次に、フォトエツチング工程により、ソース、ドレイン
のコンタクトルウエル１５へのコンタクトと成るべき所
に窓１６．１７，１８．１９を形成するｄｏこのとき、
ゲートとなる部分より大きなゲート酸化膜２０．２１を
残すようにする。
のコンタクトルウエル１５へのコンタクトと成るべき所
に窓１６．１７，１８．１９を形成するｄｏこのとき、
ゲートとなる部分より大きなゲート酸化膜２０．２１を
残すようにする。
次に全面に多結晶シリコン層２２を５ＩＨ４−Ｓ＋Ｃ１
４等の熱分解法により、厚さ約３０００人成長させるｅ
ｏこの場合成長条件により、ソース、ドレイン等のコン
タクトのため、酸化膜のない窓１６〜１９の部分では、
単結晶シリコンが成長するが、本発明の効果に関して、
伺んら変らないので、以下説明上ではこの部分も多結晶
シリコンとして扱かう。
４等の熱分解法により、厚さ約３０００人成長させるｅ
ｏこの場合成長条件により、ソース、ドレイン等のコン
タクトのため、酸化膜のない窓１６〜１９の部分では、
単結晶シリコンが成長するが、本発明の効果に関して、
伺んら変らないので、以下説明上ではこの部分も多結晶
シリコンとして扱かう。
この多結晶シリコン層２２は、ゲート電極、ソース、ド
レインと金属配線の接続および金属配線と交差するクロ
スアンダ配線として用いられるので、電気伝導度を高め
て低抵抗率層にしておかなければならない。
レインと金属配線の接続および金属配線と交差するクロ
スアンダ配線として用いられるので、電気伝導度を高め
て低抵抗率層にしておかなければならない。
このため、リンネ鈍物をドープしたＣＶＤ二酸化シリコ
ン膜を多結晶シリコン上に形成する。
ン膜を多結晶シリコン上に形成する。
こうしたのち、フォトエッチ工程によりｎチャネルＭＯ
Ｓトランジスタを構成する部分、すなわち、ｐウェル１
５上にリンドーブニ酸化シリコン膜２３を残すｆ。
Ｓトランジスタを構成する部分、すなわち、ｐウェル１
５上にリンドーブニ酸化シリコン膜２３を残すｆ。
次に、ボロン不純物の拡散を行なう。
このときリンドーブニ酸ｆヒシリコン膜２３に覆われて
いる部分の多結晶シリコン層には、リンドーブニ酸化シ
リコン膜２３が、ボロン不純物の拡散のマスクとなるの
で、リンネ鈍物が拡散により導入され、ｐウェル１５上
の多結晶シリコン層２２は抵抗率が２００Ω／口となる
。
いる部分の多結晶シリコン層には、リンドーブニ酸化シ
リコン膜２３が、ボロン不純物の拡散のマスクとなるの
で、リンネ鈍物が拡散により導入され、ｐウェル１５上
の多結晶シリコン層２２は抵抗率が２００Ω／口となる
。
このとき、リンネ鈍物は一部がｐウェル１５内にも拡散
され、ソース、ドレインのコンタクトとなるｎ型層２４
．２５を形成する。
され、ソース、ドレインのコンタクトとなるｎ型層２４
．２５を形成する。
一方、リンドープ二酸化シリコン膜２３に覆われていな
い部分の多結晶シリコン層２２には、ボロン不純物が拡
散されて例えば抵抗率は２００Ω／口となり、一部のボ
ロンが半導体基板にも拡散されｐ型層２６．２７を形成
するｇ。
い部分の多結晶シリコン層２２には、ボロン不純物が拡
散されて例えば抵抗率は２００Ω／口となり、一部のボ
ロンが半導体基板にも拡散されｐ型層２６．２７を形成
するｇ。
次に、リンドープ二酸化シリコン膜２３を除去し、全面
に耐酸化性膜であるシリコンナイトライド２８を厚さ約
５００人成長させ、フォトエッチ工程によりパターンを
形成するｈ０ 次に、フォトレジスト膜でｐチャネルＭＯ８Ｉ−ランジ
スクを構成する部分にフォトレジストパターン２９を形
成し、ＮチャンネルＭＯＳトランジスタを形成する部分
にフォトレジストパターン３０．３１を形成する。
に耐酸化性膜であるシリコンナイトライド２８を厚さ約
５００人成長させ、フォトエッチ工程によりパターンを
形成するｈ０ 次に、フォトレジスト膜でｐチャネルＭＯ８Ｉ−ランジ
スクを構成する部分にフォトレジストパターン２９を形
成し、ＮチャンネルＭＯＳトランジスタを形成する部分
にフォトレジストパターン３０．３１を形成する。
このフォトレジスト膜のパターン２９，３０．３１をマ
スクとして、先づシリコンナイトライド膜２８をエツチ
ングし、次いで、同じフォトレジスト膜をマスクとして
、多結晶シリコン層２２の所定部を約１／２の厚さ迄エ
ツチングするｉ。
スクとして、先づシリコンナイトライド膜２８をエツチ
ングし、次いで、同じフォトレジスト膜をマスクとして
、多結晶シリコン層２２の所定部を約１／２の厚さ迄エ
ツチングするｉ。
この場合、第２図りで残すシリコンナイトライド膜２８
は、後で、フォトレジスト膜でエツチングされる部分に
ついては、太きめの寸法にしておき、フォトレジスト膜
のパターン２９，３０．３１で寸法が定まるようにして
おけばよい。
は、後で、フォトレジスト膜でエツチングされる部分に
ついては、太きめの寸法にしておき、フォトレジスト膜
のパターン２９，３０．３１で寸法が定まるようにして
おけばよい。
次に、イオン注入法によって、ボロンイオンＢ２を注入
するｊ。
するｊ。
このとき、ソース、ドレイン形成のためほぼ７の厚さに
なった多結晶シリコン層２２の所定部３２．３３および
ゲート酸化膜２０を通してイオンを注入し、一方フイー
ルド部とし■ てほぼ百の厚さになった多結晶シリコン３４およびフィ
ールド酸化膜１３をイオンが通過しないような条件にし
なければならない。
なった多結晶シリコン層２２の所定部３２．３３および
ゲート酸化膜２０を通してイオンを注入し、一方フイー
ルド部とし■ てほぼ百の厚さになった多結晶シリコン３４およびフィ
ールド酸化膜１３をイオンが通過しないような条件にし
なければならない。
又、もちろん、フォトレジスト膜パターン２９，３０．
３１および薄くされなかった多結晶シリコン層２２とゲ
ート酸化膜２１を通過してイオンが半導体基板に達しな
いようにする必要がある。
３１および薄くされなかった多結晶シリコン層２２とゲ
ート酸化膜２１を通過してイオンが半導体基板に達しな
いようにする必要がある。
今、簡単のため、ボロンイオンに対する飛程をシリコン
、多結晶シリコン、二酸化シリコン、フォトレジストに
対し、それぞれ１：ｌ：ｌ：２とする。
、多結晶シリコン、二酸化シリコン、フォトレジストに
対し、それぞれ１：ｌ：ｌ：２とする。
そうすれは、フォトレジストの膜厚は、イオン注入のマ
スク効果としては、シリコンで換算した場合百となると
考えて良い。
スク効果としては、シリコンで換算した場合百となると
考えて良い。
今、それぞれの膜の厚さとしてフォトレジストパターン
２９゜３０．３１を１０．０００人、多結晶シリコン層
・ １ ２２を３，０００Ａ、−Ｈに薄くした多結晶シリコン３
２，３３．３４を１，５００人、ゲート酸化膜２０．２
１を１，００α人、フィールド酸化膜１３を１０．００
０人とする。
２９゜３０．３１を１０．０００人、多結晶シリコン層
・ １ ２２を３，０００Ａ、−Ｈに薄くした多結晶シリコン３
２，３３．３４を１，５００人、ゲート酸化膜２０．２
１を１，００α人、フィールド酸化膜１３を１０．００
０人とする。
こうするとソース、ドレインとなるべき所では、１００
０人のゲ−ト酸化膜２０と１５００人の多結晶シリコン
３２゜３３を通してイオン注入するので、シリコン換算
２５００人の等膜厚さと考えられる。
０人のゲ−ト酸化膜２０と１５００人の多結晶シリコン
３２゜３３を通してイオン注入するので、シリコン換算
２５００人の等膜厚さと考えられる。
この２５００人のシリコンを通して、ボロンイオン注入
するには飛程を２５００人として、はぼ６０ｋＶで加速
されたイオンで良い。
するには飛程を２５００人として、はぼ６０ｋＶで加速
されたイオンで良い。
一方フイールド部に対しては、１００００人のフィール
ド酸化膜１３と１５００人の多結晶シリコン膜３４を通
してイオン注入するのでシリコン換算で１１，５００人
の等価膜厚に相当する。
ド酸化膜１３と１５００人の多結晶シリコン膜３４を通
してイオン注入するのでシリコン換算で１１，５００人
の等価膜厚に相当する。
又、ゲート部では１０ 、 ｏｏｏｊＳＬのフォトレジ
スト膜３１と３０００人の多結晶シリコン膜２２と、１
０００人のゲート酸化膜２０を通してイオン注入するの
で、シリコン換算で９０００人の等膜厚さとなる。
スト膜３１と３０００人の多結晶シリコン膜２２と、１
０００人のゲート酸化膜２０を通してイオン注入するの
で、シリコン換算で９０００人の等膜厚さとなる。
６０ｋＶで加速したボロンイオンに対して９０００人お
よび１１，５００人のシリコン膜は十分飛程より大きく
、イオン注入のマスクとして十分である。
よび１１，５００人のシリコン膜は十分飛程より大きく
、イオン注入のマスクとして十分である。
したがって、ボロンイオンを６０ｋＶで加速して注入す
ると、ソース、ドレインとなるべき所だけに不純物３５
を導入することができる。
ると、ソース、ドレインとなるべき所だけに不純物３５
を導入することができる。
次にフォトレジスト膜パターン２９，３０゜３１を除去
し、ｎチャネルＭＯ８Ｉ−ランジスタを構成する部分に
新らたにフォトレジストでパターン３６，３７．３８を
形成する。
し、ｎチャネルＭＯ８Ｉ−ランジスタを構成する部分に
新らたにフォトレジストでパターン３６，３７．３８を
形成する。
このパターンで、ｐウェル１５上のシリコンナイトライ
ド２８を選択的に除去し、同じくその上の多結晶シリコ
ン２２の一部３９．４０を約±の厚さにする。
ド２８を選択的に除去し、同じくその上の多結晶シリコ
ン２２の一部３９．４０を約±の厚さにする。
次いでｎチャネルＭＯＳトランジスタのソース、ドレイ
ン部分に、リンネ鈍物ｐをイオン注入する〔第２図ｋ〕
。
ン部分に、リンネ鈍物ｐをイオン注入する〔第２図ｋ〕
。
この場合リンイオンの加速電圧はボロンイオンについて
説明した理由と同様に２００ＫｅＶ程度が良い。
説明した理由と同様に２００ＫｅＶ程度が良い。
次に、イオン注入された不純物（ボロン３５お。
よびリン４１）のアニーリングおよび拡散をさせる熱処
理を行なう。
理を行なう。
これは、次の酸化工程で同時に行なうことにしてはふい
ても良い。
ても良い。
そして酸化を行ない、薄くした多結晶シリコン３９．４
０を二酸化シリコンとする〔第２図■〕。
０を二酸化シリコンとする〔第２図■〕。
この時、シリコンナイトライド２８で覆われている部分
の多結晶シリコンは酸化されず、シリコンナイトライド
２８に覆われずに薄くしなかった多結晶シリコン４２，
４３．４４はほぼ半分の厚さが酸化されることになる。
の多結晶シリコンは酸化されず、シリコンナイトライド
２８に覆われずに薄くしなかった多結晶シリコン４２，
４３．４４はほぼ半分の厚さが酸化されることになる。
シリコンが酸化されるとほぼ２倍の厚さの二酸化シリコ
ンとなるので薄い１５００人の多結晶シリコン３２，３
３，３４，３９，４０を酸化すると、はぼ３０００人の
厚さとなる。
ンとなるので薄い１５００人の多結晶シリコン３２，３
３，３４，３９，４０を酸化すると、はぼ３０００人の
厚さとなる。
したがって、シリコンナイトライド２８に覆われている
多結晶シリコンは、３０００人の厚さであり、覆われて
いない部分の厚い多結晶シリコン４２゜４３．４４の部
分では、酸化されずに残る多結晶シリコンが１５００Ａ
で、その上に二酸化シリコンが３０００人であるから両
方で４５００人の厚さとなる。
多結晶シリコンは、３０００人の厚さであり、覆われて
いない部分の厚い多結晶シリコン４２゜４３．４４の部
分では、酸化されずに残る多結晶シリコンが１５００Ａ
で、その上に二酸化シリコンが３０００人であるから両
方で４５００人の厚さとなる。
したがって、酸化領域５０の表面において、多結晶シリ
コン２２および薄くした多結晶シリコン３２，３３，３
４，３９，４０と多結晶シリコン３９．４２との段差は
酸化した後高さ１５００人の高低差を生ずるのみである
。
コン２２および薄くした多結晶シリコン３２，３３，３
４，３９，４０と多結晶シリコン３９．４２との段差は
酸化した後高さ１５００人の高低差を生ずるのみである
。
これは、従来の方法を用いた場合、多結晶シリコンの酸
化後少なくとも３０００人の段差を生じていたのに比べ
半分以下の高低差に改良できたことを示す。
化後少なくとも３０００人の段差を生じていたのに比べ
半分以下の高低差に改良できたことを示す。
次にシリコンナイトライドの表面の酸化された膜および
シリコンナイトライド２３を除去して多結晶シリコン表
面を露出させる〔第２図ｍ〕。
シリコンナイトライド２３を除去して多結晶シリコン表
面を露出させる〔第２図ｍ〕。
次に金属配線用のアルミニウムを蒸着し、フォトエッチ
工程によりパターンを形成し、ソース配線５１，５２、
ドレイン配線５３、ゲート配線５４．５５、他の配線５
６を形成する。
工程によりパターンを形成し、ソース配線５１，５２、
ドレイン配線５３、ゲート配線５４．５５、他の配線５
６を形成する。
このようにしてｐ−ｎ相補形ＭＯ８Ｉ−ランジスタより
なるインバータを作成することができる〔第２図ｎ〕。
なるインバータを作成することができる〔第２図ｎ〕。
第２図ｎにおいて、６０．６１はソース電極、６２．６
３はドレイン電極、６３．６４はゲート電極となる多結
晶シリコン領域である。
３はドレイン電極、６３．６４はゲート電極となる多結
晶シリコン領域である。
以上述べた方法によって、ｎチャネル、ｐチャネルＭＯ
Ｓトランジスタができるのであるが、ＩＣにおけるトラ
ンジスタのスレッシュホルド電圧ＶＴの制御の必要なも
のもある。
Ｓトランジスタができるのであるが、ＩＣにおけるトラ
ンジスタのスレッシュホルド電圧ＶＴの制御の必要なも
のもある。
この場合は１、第２図Ｃの工程で所望の部分にイオン注
入法により不純物を導入して、ＶＴの制御を行なえば良
い。
入法により不純物を導入して、ＶＴの制御を行なえば良
い。
又、本実施例では、多結晶シリコンに不純物を導入させ
る方法を、リンドープ二酸化シリコンとボロンの熱拡散
によったが、単にこの方法のみでなくあらかじめ不純物
をドープした多結晶シリコンに別の導電型の不純物を選
択的に導入しても良い。
る方法を、リンドープ二酸化シリコンとボロンの熱拡散
によったが、単にこの方法のみでなくあらかじめ不純物
をドープした多結晶シリコンに別の導電型の不純物を選
択的に導入しても良い。
上記方法によればｐ型、ｎ型のコンタクトを作るべき場
所の寸法を何んらマスク合せの誤差、窓明けの寸法バラ
ツキ等に影響されず、コンタクトとして必要な最小寸法
とすることが可能となった。
所の寸法を何んらマスク合せの誤差、窓明けの寸法バラ
ツキ等に影響されず、コンタクトとして必要な最小寸法
とすることが可能となった。
又、コンタクト部は、ｐ型、ｎ型とも同じように構成さ
れ、更に、薄くした多結晶シリコンを酸化した部分とほ
ぼ平坦な構造であり厚い多結晶シリコンを酸化した部分
との段差も減少できた。
れ、更に、薄くした多結晶シリコンを酸化した部分とほ
ぼ平坦な構造であり厚い多結晶シリコンを酸化した部分
との段差も減少できた。
そしてコンタクト窓の形成が、シリコンナイトライドの
選択的除去によって行なえるので、酸化膜をエツチング
する時のようにピンホールを発生させることもない。
選択的除去によって行なえるので、酸化膜をエツチング
する時のようにピンホールを発生させることもない。
さらにフィールド部でも、従来の厚さのフィールド酸化
膜上に薄くした多結晶シリコンを酸化した膜が更に加わ
るので、寄生ＭＯ８動作、寄生容量を減少させることが
できる。
膜上に薄くした多結晶シリコンを酸化した膜が更に加わ
るので、寄生ＭＯ８動作、寄生容量を減少させることが
できる。
以上述べてきたように本発明によれば、コンタクト部が
小さくなったことによる高密度化およびほぼ平坦な表面
での金属配線のパターン形成による高密度化、高集積化
とあいまって、ゲート、配線面積の減少による寄生容量
も減少され、高速化に適した相補形ＩＣが実現できる。
小さくなったことによる高密度化およびほぼ平坦な表面
での金属配線のパターン形成による高密度化、高集積化
とあいまって、ゲート、配線面積の減少による寄生容量
も減少され、高速化に適した相補形ＩＣが実現できる。
第１図は従来のＣ−ＭＯＳインバータの断面構造図、第
２図ａ −ｎは本発明の一実施例によるＣ−ＭＯＳイン
バータの製造工程の断面構造図である。 １１・・・・・・ｎ形半導体基板、１３・・・・・・フ
ィールド酸化膜、１５・・・・・・Ｐウェル、２０，２
１・・・・・・ゲート酸化膜、２２・・・・・・多結晶
シリコン層、２４゜２５・・・・・・ｎ形層、２６．２
７・・・・・・ｐ形層、２８・・・・・・シリコンナイ
トライド、２９，３０，３１゜３６．３７．３８・・・
・・・フォトレジストパターン、５０・・・・・・酸化
領域、５１．５２・・・・・・ソース配線、５３・−・
・・・ドレイン配線、５４，５５・・・・・・ゲート配
線、５６・・・・・・配線、６０〜６５・・・・・・多
結晶シリコン。
２図ａ −ｎは本発明の一実施例によるＣ−ＭＯＳイン
バータの製造工程の断面構造図である。 １１・・・・・・ｎ形半導体基板、１３・・・・・・フ
ィールド酸化膜、１５・・・・・・Ｐウェル、２０，２
１・・・・・・ゲート酸化膜、２２・・・・・・多結晶
シリコン層、２４゜２５・・・・・・ｎ形層、２６．２
７・・・・・・ｐ形層、２８・・・・・・シリコンナイ
トライド、２９，３０，３１゜３６．３７．３８・・・
・・・フォトレジストパターン、５０・・・・・・酸化
領域、５１．５２・・・・・・ソース配線、５３・−・
・・・ドレイン配線、５４，５５・・・・・・ゲート配
線、５６・・・・・・配線、６０〜６５・・・・・・多
結晶シリコン。
Claims (1)
- １ 第１の導電形の半導体基板内の所定部に第２の導電
形の領域を形成する工程と、上記基板および第２の導電
形の領域上に平坦な絶縁膜を形成する工程と、上記絶縁
膜を選択的に除去し上記基板および第２の導電形の領域
の一部を露出したのち、上記基板上および第２の導電形
の領域上にそれぞれ第２．第１の導電形の低抵抗率半導
体層を設置する工程と、これら半導体層上に耐酸化性膜
を選択的に形成する工程と、上記半導体層より不純物を
拡散し、ソース、ドレインとなる不純物領域を形成する
工程と、上記低抵抗率半導体層の所定部をエツチングに
より薄くする工程と、上記耐酸化性膜に覆われていない
半導体層および薄くされた半導体層を選択酸化して酸化
物領域とする工程と、上記耐酸化性膜を除去し、上記半
導体層および上記酸化物領域上に配線層を設置する工程
とを備え、残存する上記半導体層をそれぞれゲート電極
またはソース、ドレイン電極とすることを特徴とする半
導体集積回路装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50054839A JPS5843912B2 (ja) | 1975-05-06 | 1975-05-06 | 半導体集積回路装置の製造方法 |
| US05/667,445 US4069067A (en) | 1975-03-20 | 1976-03-16 | Method of making a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50054839A JPS5843912B2 (ja) | 1975-05-06 | 1975-05-06 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51130183A JPS51130183A (en) | 1976-11-12 |
| JPS5843912B2 true JPS5843912B2 (ja) | 1983-09-29 |
Family
ID=12981784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50054839A Expired JPS5843912B2 (ja) | 1975-03-20 | 1975-05-06 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5843912B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0002107A3 (en) * | 1977-11-17 | 1979-09-05 | Rca Corporation | Method of making a planar semiconductor device |
| JPS54101680A (en) * | 1978-01-27 | 1979-08-10 | Sony Corp | Semiconductor device |
| JPS54107280A (en) * | 1978-02-10 | 1979-08-22 | Nec Corp | Semiconductor integrated circuit unit |
| JPS54107279A (en) * | 1978-02-10 | 1979-08-22 | Nec Corp | Semiconductor device |
| JPS5568675A (en) * | 1978-11-17 | 1980-05-23 | Toshiba Corp | Fabrication of complementary mos transistor |
| JPS5650535A (en) * | 1979-10-01 | 1981-05-07 | Hitachi Ltd | Manufacture of semiconductor device |
| JPS5663874A (en) * | 1979-10-29 | 1981-05-30 | Hitachi Metals Ltd | Hard tool material |
| JPS5664465A (en) * | 1979-10-29 | 1981-06-01 | Seiko Epson Corp | C-mos integrated circuit |
| JPS6169149A (ja) * | 1985-09-06 | 1986-04-09 | Nec Corp | 集積回路装置の製造方法 |
| JPS62295446A (ja) * | 1987-06-12 | 1987-12-22 | Nec Corp | 半導体集積回路装置 |
-
1975
- 1975-05-06 JP JP50054839A patent/JPS5843912B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS51130183A (en) | 1976-11-12 |
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