JPH0237703B2 - - Google Patents
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- JPH0237703B2 JPH0237703B2 JP59216657A JP21665784A JPH0237703B2 JP H0237703 B2 JPH0237703 B2 JP H0237703B2 JP 59216657 A JP59216657 A JP 59216657A JP 21665784 A JP21665784 A JP 21665784A JP H0237703 B2 JPH0237703 B2 JP H0237703B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関る。
従来例の構成とその問題点
半導体装置が高密度化されるにつれて種々の微
細パターンを形成するのが困難になるが、狭い不
純物拡散領域にコンタクト窓を開口するのも難か
しい工程の一つである。
細パターンを形成するのが困難になるが、狭い不
純物拡散領域にコンタクト窓を開口するのも難か
しい工程の一つである。
たとえばCMOSLSIの製造工程を第１図ととも
に説明し、問題点について詳しく説明する。ま
ず、Ｎ形のウエルが形成されたｐ形半導体基板１
の表面に形成した薄いSiO2膜２上にSi3N4膜３を
形成し、写真蝕刻法を用いて能動領域上に形成し
たホトレジスト膜４をマスクにしてSi3N4膜３を
エツチングし（第１図ａ）、再度ホトレジスト膜
４０を形成した後、Ｂイオンを注入してｐ形のチ
ヤンネルストツパ５を形成する（第１図ｂ）。
に説明し、問題点について詳しく説明する。ま
ず、Ｎ形のウエルが形成されたｐ形半導体基板１
の表面に形成した薄いSiO2膜２上にSi3N4膜３を
形成し、写真蝕刻法を用いて能動領域上に形成し
たホトレジスト膜４をマスクにしてSi3N4膜３を
エツチングし（第１図ａ）、再度ホトレジスト膜
４０を形成した後、Ｂイオンを注入してｐ形のチ
ヤンネルストツパ５を形成する（第１図ｂ）。
つぎにホトレジスト膜４，４０を除去して選択
熱酸化によりフイールドSiO2膜６を形成した後、
能動領域にゲート酸化膜を形成してからその上に
形成したゲート電極７をマスクにAsイオン、Ｂ
イオンを注入してｎチヤンネル、ｐチヤンネルの
ｎ形、ｐ形のソース、ドレイン８，８０を形成す
る（第１図ｃ）。さらに、層間絶縁膜としてPSG
膜９を形成し、熱処理を施した後、コンタクト窓
１０を開口してからAl電極配線１１を形成する
（第１図ｄ）。
熱酸化によりフイールドSiO2膜６を形成した後、
能動領域にゲート酸化膜を形成してからその上に
形成したゲート電極７をマスクにAsイオン、Ｂ
イオンを注入してｎチヤンネル、ｐチヤンネルの
ｎ形、ｐ形のソース、ドレイン８，８０を形成す
る（第１図ｃ）。さらに、層間絶縁膜としてPSG
膜９を形成し、熱処理を施した後、コンタクト窓
１０を開口してからAl電極配線１１を形成する
（第１図ｄ）。
このような従来の製造方法においてコンタクト
窓１０を開口する際に所定の位置からコンタクト
窓１０がずれたりあるいはPSG膜９の横方向エ
ツチングが過ぎてコンタクト窓１０の寸法が大き
くなると、ｎチヤンネル領域においてその後に形
成したAl電極配線１１がチヤンネルストツパ５
を介して半導体基板１と短絡してしまう。このよ
うな短絡現象はチヤンネルストツパ５のｐ形不純
物であるＢがフイールドSiO2膜６を形成する際
の熱処理によつて横方向、すなわちソース８の方
向に熱拡散し、一方ｎチヤンネルのソース、８は
横方向拡散を抑えるために拡散係数の小さいAs
をｎ形不純物として添加し、さらに熱処理時間を
短かくするためにｎチヤンネルのソース、ドレイ
ン領域のフイールドSiO2膜６の端近傍はｐ形に
なつている。従つて、コンタクト窓１０の一部が
ソース８の端に位置すると、前述のAl電極１１
と半導体基板１との短絡が容易に起こる。特に
LSIが高密度化されると微少な寸法ソース、ドレ
イン領域上にコンタクト窓１０を開口する必要が
あり、わずかなコンタクト窓１０の位置ずれがあ
つても上記短絡が起りやすい。
窓１０を開口する際に所定の位置からコンタクト
窓１０がずれたりあるいはPSG膜９の横方向エ
ツチングが過ぎてコンタクト窓１０の寸法が大き
くなると、ｎチヤンネル領域においてその後に形
成したAl電極配線１１がチヤンネルストツパ５
を介して半導体基板１と短絡してしまう。このよ
うな短絡現象はチヤンネルストツパ５のｐ形不純
物であるＢがフイールドSiO2膜６を形成する際
の熱処理によつて横方向、すなわちソース８の方
向に熱拡散し、一方ｎチヤンネルのソース、８は
横方向拡散を抑えるために拡散係数の小さいAs
をｎ形不純物として添加し、さらに熱処理時間を
短かくするためにｎチヤンネルのソース、ドレイ
ン領域のフイールドSiO2膜６の端近傍はｐ形に
なつている。従つて、コンタクト窓１０の一部が
ソース８の端に位置すると、前述のAl電極１１
と半導体基板１との短絡が容易に起こる。特に
LSIが高密度化されると微少な寸法ソース、ドレ
イン領域上にコンタクト窓１０を開口する必要が
あり、わずかなコンタクト窓１０の位置ずれがあ
つても上記短絡が起りやすい。
この問題の解決方法の一つとしてｎチヤンネル
CMOSLSIにおいてはコンタクト窓開口後にｎ形
不純物で拡散係数の大きいＰを熱拡散により添加
することでソース、ドレインを拡がらせる工程を
追加することができる。しかるにCMOSLSIにお
いてはｐチヤンネル領域にも同時にコンタクト窓
が開口されており、ここにｎ形不純物を添加する
ことができないため上記の解決方法を採ることが
不可能である。
CMOSLSIにおいてはコンタクト窓開口後にｎ形
不純物で拡散係数の大きいＰを熱拡散により添加
することでソース、ドレインを拡がらせる工程を
追加することができる。しかるにCMOSLSIにお
いてはｐチヤンネル領域にも同時にコンタクト窓
が開口されており、ここにｎ形不純物を添加する
ことができないため上記の解決方法を採ることが
不可能である。
また浅いソース、ドレインの形成が必要な微細
寸法のLSIにおいても熱処理を追加することが困
難となる。
寸法のLSIにおいても熱処理を追加することが困
難となる。
したがつて高密度のLSI、特にCMOSLSIにお
いてコンタクト窓におけるAl電極配線とSi基板
との短絡は製造歩留りを低下させる大きな原因と
なる。
いてコンタクト窓におけるAl電極配線とSi基板
との短絡は製造歩留りを低下させる大きな原因と
なる。
発明の目的
本発明の目的はAl電極配線と半導体基板との
短絡を防ぎ高密度LSIの製造歩留りを向上し得る
製造方法を提供することである。
短絡を防ぎ高密度LSIの製造歩留りを向上し得る
製造方法を提供することである。
発明の構成
本発明は例えばｎチヤンネルのフイールド
SiO2膜端部にはｐ形の高濃度不純物層であるチ
ヤンネルストツパが形成されるのを防ぐことによ
つてコンタクト窓の寸法が大きくなつたり位置ず
れが生じてもAl電極配線と半導体基板との短絡
を生じさせないものである。フイールドSiO2膜
端部にｐ形のチヤンネルストツパが形成されない
ために本発明の製造方法では選択酸化マスクとな
るSi3N4膜上に高濃度の不純物を含んだ絶縁膜を
形成し、この絶縁膜とSi3N4膜との積層膜を所定
のパターンに蝕刻した後熱処理を施こして前記絶
縁膜を流動させた後、ｎチヤンネル領域にチヤン
ネルストツパを形成するためのＢイオンを注入し
てから、フイールドSiO2膜を形成する。
SiO2膜端部にはｐ形の高濃度不純物層であるチ
ヤンネルストツパが形成されるのを防ぐことによ
つてコンタクト窓の寸法が大きくなつたり位置ず
れが生じてもAl電極配線と半導体基板との短絡
を生じさせないものである。フイールドSiO2膜
端部にｐ形のチヤンネルストツパが形成されない
ために本発明の製造方法では選択酸化マスクとな
るSi3N4膜上に高濃度の不純物を含んだ絶縁膜を
形成し、この絶縁膜とSi3N4膜との積層膜を所定
のパターンに蝕刻した後熱処理を施こして前記絶
縁膜を流動させた後、ｎチヤンネル領域にチヤン
ネルストツパを形成するためのＢイオンを注入し
てから、フイールドSiO2膜を形成する。
実施例の説明
以下に第２図により、本発明の一実施例を説明
する。
する。
まず、深さ5μｍのｎ形ウエルが形成された比
抵抗が10Ω・cmのｐ形Si基板１主面に厚さ500Å
のSiO2膜２、1200ÅのSi3N4膜３を形成し、さら
にＰ濃度が８モル％で厚さ7000ÅのPSG膜２０
を形成した後、写真蝕刻法を用いてチヤンネル領
域に形成したホトレジスト膜４をマスクとして反
応性イオンエツチング（RIE）法によりPSG膜２
０、Si3N4膜３をエツチングする（第２図ａ）。
ホトレジスト膜４を除去してから熱処理を施こし
てPSG膜２０を流動させ、流れ出たPSG膜２１
でチヤンネル領域端近傍を覆つた後、ｐチヤンネ
ル領域をホトレジスト膜４１で覆つてｐ形不純物
であるＢイオンを50KVで加速、注入してｎチヤ
ンネルのフイールド領域にチヤンネルストツパ５
を形成する（第２図ｂ）。つづいて1000℃の酸化
雰囲気中で熱処理を施こして厚さ7000Åのフイー
ルドSiO2膜６を形成した後（第２図ｃ）、Si3N4
膜３を除去し、チヤンネル領域に新たに350Åの
厚さのゲートSiO2膜を形成した後、ｎ形不純物
を添加した多結晶Si膜よりなるゲート電極７を形
成し、ソース８、ドレイン８０を形成するために
ｎチヤンネル、ｐチヤンネルに各々Ｂイオン、
Asイオンを注入する（第２図ｄ）。このときフイ
ールドSiO2膜６端部まではチヤンネルストツパ
が形成されていないため、ソース、ドレイン８は
フイールドSiO2膜６端部まで形成されている。
抵抗が10Ω・cmのｐ形Si基板１主面に厚さ500Å
のSiO2膜２、1200ÅのSi3N4膜３を形成し、さら
にＰ濃度が８モル％で厚さ7000ÅのPSG膜２０
を形成した後、写真蝕刻法を用いてチヤンネル領
域に形成したホトレジスト膜４をマスクとして反
応性イオンエツチング（RIE）法によりPSG膜２
０、Si3N4膜３をエツチングする（第２図ａ）。
ホトレジスト膜４を除去してから熱処理を施こし
てPSG膜２０を流動させ、流れ出たPSG膜２１
でチヤンネル領域端近傍を覆つた後、ｐチヤンネ
ル領域をホトレジスト膜４１で覆つてｐ形不純物
であるＢイオンを50KVで加速、注入してｎチヤ
ンネルのフイールド領域にチヤンネルストツパ５
を形成する（第２図ｂ）。つづいて1000℃の酸化
雰囲気中で熱処理を施こして厚さ7000Åのフイー
ルドSiO2膜６を形成した後（第２図ｃ）、Si3N4
膜３を除去し、チヤンネル領域に新たに350Åの
厚さのゲートSiO2膜を形成した後、ｎ形不純物
を添加した多結晶Si膜よりなるゲート電極７を形
成し、ソース８、ドレイン８０を形成するために
ｎチヤンネル、ｐチヤンネルに各々Ｂイオン、
Asイオンを注入する（第２図ｄ）。このときフイ
ールドSiO2膜６端部まではチヤンネルストツパ
が形成されていないため、ソース、ドレイン８は
フイールドSiO2膜６端部まで形成されている。
つぎに、Ｐ濃度が８モル％のPSG膜９を形成
し、熱処理を施こして流動させた後、コンタクト
窓１０を開口した後Al配線１１を形成する（第
２図ｅ）。この時コンタクト窓の位置が所定の位
置よりずれたとしてもソース８、ドレイン８０が
チヤンネル領域の端まで形成されているためAl
電極１１とSi基板１がチヤンネルストツパ５を通
じて電気的に短絡することはない。
し、熱処理を施こして流動させた後、コンタクト
窓１０を開口した後Al配線１１を形成する（第
２図ｅ）。この時コンタクト窓の位置が所定の位
置よりずれたとしてもソース８、ドレイン８０が
チヤンネル領域の端まで形成されているためAl
電極１１とSi基板１がチヤンネルストツパ５を通
じて電気的に短絡することはない。
なお上記の実施例では不純物を含む絶縁膜２０
としてPSG膜を選んだがその他にＢを含むBSG
膜、ＢとＰの両方を含むBPSG膜、さらにはAs
を含むAsガラス膜でも同様の効果を得ることが
できる。
としてPSG膜を選んだがその他にＢを含むBSG
膜、ＢとＰの両方を含むBPSG膜、さらにはAs
を含むAsガラス膜でも同様の効果を得ることが
できる。
発明の効果
以上に述べた本発明の製造方法を用いると微細
な寸法のソース、ドレインに対してコンタクト窓
を開口する際にコンタクト窓の位置が所定の位置
からずれても、またPSG膜のオーバーエツチン
グによりコンタクト窓の寸法が大きくなつても
Al電極配線とSi基板とが短絡することがなく、
したがつてソース、ドレイン８の寸法が微細な
LSIでも高歩留りで製造することができる。
な寸法のソース、ドレインに対してコンタクト窓
を開口する際にコンタクト窓の位置が所定の位置
からずれても、またPSG膜のオーバーエツチン
グによりコンタクト窓の寸法が大きくなつても
Al電極配線とSi基板とが短絡することがなく、
したがつてソース、ドレイン８の寸法が微細な
LSIでも高歩留りで製造することができる。
さらにチヤンネルストツパを形成するためのイ
オン注入はPSG膜をマスクとして行なうため、
特にCMOSLSIの製造においてｎチヤンネル領域
にＢイオンを注入する際に、Si3N4膜のエツチン
グ時のマスクであつたホトレジスト膜を除去して
も自己整合的にフイールド領域にチヤンネルスト
ツパ５を形成することができる。したがつて従来
の製造方法のようにこのホトレジスト膜上にさら
に第二層目のホトレジスト膜を重ねる必要がな
く、これに伴なうホトレジストパターン不良など
による歩留り低下を防止することができる。
オン注入はPSG膜をマスクとして行なうため、
特にCMOSLSIの製造においてｎチヤンネル領域
にＢイオンを注入する際に、Si3N4膜のエツチン
グ時のマスクであつたホトレジスト膜を除去して
も自己整合的にフイールド領域にチヤンネルスト
ツパ５を形成することができる。したがつて従来
の製造方法のようにこのホトレジスト膜上にさら
に第二層目のホトレジスト膜を重ねる必要がな
く、これに伴なうホトレジストパターン不良など
による歩留り低下を防止することができる。
第１図ａ〜ｄは従来の製造方法を示す工程断面
図、第２図ａ〜ｅは本発明の製造方法を示す工程
断面図である。 １……ｐ形Si基板、２０……PSG膜、５……チ
ヤンネルストツパ、６……フイールドSiO2膜、
８……ソース、ドレイン、１０……コンタクト
窓。
図、第２図ａ〜ｅは本発明の製造方法を示す工程
断面図である。 １……ｐ形Si基板、２０……PSG膜、５……チ
ヤンネルストツパ、６……フイールドSiO2膜、
８……ソース、ドレイン、１０……コンタクト
窓。
Claims (1)
- １ 反対導電型のウエルが形成された一導電型シ
リコン基板の主面に第１の絶縁膜を介して形成し
た窒化シリコン膜上に高濃度の不純物を含む第２
の絶縁膜を形成する工程、前記第２の絶縁膜と前
記窒化シリコン膜とを能動領域に形成した第１の
ホトレジスト膜をマスクにして同時に蝕刻して開
口部を形成する工程、前記第１のホトレジスト膜
を除去後熱処理を施こして前記第２の絶縁膜を流
動させ前記開口部の窒化シリコン膜の側面を覆う
工程、前記ウエル領域に前記第２の絶縁膜を介し
て第２のホトレジスト膜を形成し前記第２の絶縁
膜及び第２のホトレジスト膜をマスクとして前記
シリコン基板に同一導電型の不純物イオンを注入
してチヤンネルストツパを形成する工程、前記第
２のホトレジスト膜及び第２の絶縁膜を除去した
後、熱酸化によりフイールド酸化膜を形成する工
程とを備え、前記フイールド酸化膜端部に前記チ
ヤンネルストツパの形成を防止することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59216657A JPS6194356A (ja) | 1984-10-16 | 1984-10-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59216657A JPS6194356A (ja) | 1984-10-16 | 1984-10-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6194356A JPS6194356A (ja) | 1986-05-13 |
| JPH0237703B2 true JPH0237703B2 (ja) | 1990-08-27 |
Family
ID=16691887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59216657A Granted JPS6194356A (ja) | 1984-10-16 | 1984-10-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6194356A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0662816U (ja) * | 1993-02-13 | 1994-09-06 | 岩谷産業株式会社 | 合成樹脂フイルム製手提袋 |
-
1984
- 1984-10-16 JP JP59216657A patent/JPS6194356A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6194356A (ja) | 1986-05-13 |
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