JPH11354650A

JPH11354650A - 半導体装置およびその製造方法

Info

Publication number: JPH11354650A
Application number: JP10159367A
Authority: JP
Inventors: Kenji Yasumura; 賢二安村
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-06-08
Filing date: 1998-06-08
Publication date: 1999-12-24

Abstract

(57)【要約】【課題】ゲート絶縁膜となる酸化膜を保護するための
シリコン窒化膜の過剰エッチングが酸化膜にまで進行す
ることがないような電界効果型トランジスタを有する半
導体装置およびその製造方法を提供する。【解決手段】シリコン窒化膜７を透過してイオン注入
することにより、素子形成領域４ａ，４ｂにソース／ド
レイン１４ａ，１５ａ，１４ｂ，１５ｂを形成した後、
シリコン窒化膜７の上にシリコン酸化膜９を形成する前
に、シリコン窒化膜７の上にシリコン窒化膜７ａをさら
に形成する。これにより、イオン注入の影響によりエッ
チング速度が速くなっていないシリコン窒化膜７ａによ
りゲート絶縁膜となる酸化膜５ｂを保護する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、分離絶縁膜およびゲート絶
縁膜となる酸化膜にホールが形成されることを防止する
ための窒化膜を有する半導体装置およびその製造方法に
関するものである。

【０００２】

【従来の技術】従来より、ゲート電極に金属を用い、そ
のゲート電極をマスクとしてソース／ドレイン領域を形
成するために不純物注入を行なう電界効果トランジスタ
の製造方法は、図１０〜図１５に示すような工程で行な
われている。

【０００３】以下、図１０〜図１５を用いて、従来のゲ
ート電極をマスクとしてソース／ドレイン領域を形成す
るために不純物注入を行なう電界効果トランジスタの製
造方法を説明する。

【０００４】まず、半導体基板１０１の表面から所定の
深さにかけて、分離酸化膜１０２からなる素子分離領域
１０３を形成し、半導体基板１０１を素子形成領域１０
４ａ，１０４ｂに分離形成する。次に、半導体基板１０
１の不純物濃度を調整し、所定の導電型の不純物領域１
０８ａ，１０８ｂを形成する。その後、素子形成領域１
０４ａ，１０４ｂの半導体基板１０１の上にゲート絶縁
膜となる酸化膜１０５ａ，１０５ｂを形成する。次に、
酸化膜１０５ａ，１０５ｂの上にゲート電極１０６ａ，
１０６ｂを形成し、図１０に示すような状態となる。そ
の後、図１１に示すように、分離酸化膜１０２、酸化膜
１０５ａ，１０５ｂ、および、ゲート電極１０６ａ，１
０６ｂを覆うようにシリコン窒化膜１０７を形成する。

【０００５】次に、図１２に示すように、シリコン窒化
膜１０７を透過してＡｓ等のイオンを注入することによ
り、素子形成領域１０４ａ，１０４ｂに比較的低濃度の
ソース／ドレイン領域１１４ａ，１１５ａ，１１４ｂ，
１１５ｂを形成する。次に、図１３に示すように、シリ
コン窒化膜１０７の上にシリコン酸化膜１０９を形成す
る。次に、素子分離領域１０３のほぼ中央部から一方の
素子形成領域１０４ａにかけてレジスト膜１１０をシリ
コン窒化膜１０７の上に形成し、レジスト膜１１０をマ
スクとして、図１４に示すように、シリコン酸化膜１０
９をエッチングする。このとき、レジスト膜１１０の下
にシリコン酸化膜１０９ａを残し、ゲート電極１０６に
側端に側壁絶縁膜１１３を形成する。

【０００６】次に、側壁絶縁膜１１３をマスクとして素
子形成領域１０４ｂにイオン注入することによって、比
較的高濃度のソース／ドレイン領域１１６ｂ，１１７ｂ
を形成する。その後、図１５に示すように、レジスト膜
１１０を除去する。次に、素子形成領域１０４ａ上のシ
リコン酸化膜１０９ａおよび側壁絶縁膜１１３をウエッ
トエッチングにより除去する。

【０００７】

【発明が解決しようとする課題】しかしながら、上記従
来の電界効果トランジスタの製造方法では、Ａｓ等のイ
オンの注入の影響によりシリコン窒化膜１０７のエッチ
ング速度が大きくなる。そのため、シリコン酸化膜１０
９ａとシリコン窒化膜１０７とのエッチング速度の差が
小さくなる。それにより、素子形成領域１０４ａのシリ
コン酸化膜１０９ａおよび素子形成領域１０４ｂの側壁
絶縁膜１１３を同時にウエットエッチングにより除去す
るとき、素子形成領域１０４ｂのシリコン窒化膜１０７
が過剰にエッチングされてしまう。さらに、シリコン窒
化膜１０７の過剰エッチングが進むと素子形成領域１０
４ｂのシリコン窒化膜１０７にホールが生じた後、図１
５に示すように、分離酸化膜１０２およびゲート絶縁膜
となる酸化膜５ａ，５ｂにまでホール１１２を形成する
ことがある。

【０００８】上記のようなシリコン窒化膜１０７の過剰
エッチングが進むのは、素子形成領域１０４ｂにＡｓ等
のイオンの注入によってソース／ドレイン領域１１４
ｂ，１１５ｂ，１１６ｂ，１１７ｂを形成する工程にお
いて、イオン注入の影響によりシリコン窒化膜１０７の
エッチング速度が速くなるためである。そのため、図１
４における素子形成領域１０４ａのシリコン酸化膜１０
９ａおよび素子形成領域１０４ｂの側壁絶縁膜１１３を
同時にウエットエッチングにより除去する工程におい
て、シリコン酸化膜１０９ａのエッチング速度とシリコ
ン窒化膜１０７の速度との比が、イオンの注入によりソ
ース／ドレイン領域１１６ｂ，１１７ｂを形成する工程
の前に比べて小さくなる。その結果、シリコン窒化膜１
０７により分離酸化膜１０２および酸化膜１０５ｂを保
護することができなくなる。そして、分離酸化膜１０２
および酸化膜１０５ｂにホール１１２が形成されてしま
う。このホール１１２は、分離特性等の電気的特性や後
工程での寸法制御等に影響を与えることがあり、半導体
特性を狂わせる原因となる。

【０００９】本発明は、上記従来の電界効果型トランジ
スタの製造方法の問題点を解消するためになされたもの
であり、その目的は、分離酸化膜およびゲート絶縁膜と
なる酸化膜を保護するためのシリコン窒化膜の過剰エッ
チングが分離酸化膜および絶ゲート絶縁膜となる酸化膜
にまで進行することがないような電界効果型トランジス
タを有する半導体装置およびその製造方法を提供するこ
とである。

【００１０】

【課題を解決するための手段】請求項１に記載の本発明
の半導体装置の製造方法は、半導体基板の一主表面の所
定の領域に、該主表面から所定の深さにかけて分離酸化
膜からなる素子分離領域を形成し、第１および第２の素
子形成領域を分離する工程と、第１および第２の素子形
成領域の半導体基板の主表面上に絶縁酸化膜を形成する
工程と、絶縁酸化膜の上に、側壁を有する導電層を形成
する工程と、分離酸化膜、絶縁酸化膜、および、導電層
を覆うように半導体基板上に第１のシリコン窒化膜を形
成する工程と、第１のシリコン窒化膜を透過してイオン
注入することにより、素子形成領域に所定の導電型の不
純物拡散領域を形成する工程と、第１のシリコン窒化膜
の上に第１のシリコン酸化膜を形成する工程と、第１の
シリコン酸化膜の上に、素子分離領域の中央上部から第
１の素子形成領域にかけて、第１のレジスト膜を形成
し、第１のレジスト膜をマスクとして、第１のシリコン
酸化膜をエッチングし、第１のレジスト膜の下に残る第
２のシリコン酸化膜を形成する工程と、第２のシリコン
酸化膜が形成された領域を除く領域に第２のレジスト膜
を形成する工程と、第２のレジスト膜をマスクとして第
２のシリコン酸化膜をエッチングし、導電層の側壁に側
壁絶縁膜を形成する工程とを備えている。

【００１１】このような工程で半導体装置を製造するこ
とにより、側壁絶縁膜をウエットエッチングにより除去
する工程を有しないため、イオン注入により第１のシリ
コン窒化膜がエッチング速度を速くするように劣化して
も、シリコン窒化膜の過剰エッチングを生じる機会が減
少する。それにより、第１のシリコン窒化膜にホールが
形成されて分離酸化膜およびゲート絶縁膜となる絶縁酸
化膜にまでそのホールが達する可能性が低くなる。その
ため、絶縁酸化膜の損傷が抑制され、半導体装置の電気
的特性および後工程での寸法制御性が劣化する可能性を
低くできる。

【００１２】請求項２に記載の本発明の半導体装置の製
造方法は、半導体基板の一主表面上に絶縁酸化膜を形成
する工程と、絶縁酸化膜の上に、側壁を有する導電層を
形成する工程と、絶縁酸化膜、および、導電層を覆うよ
うに半導体基板上に第１のシリコン窒化膜を形成する工
程と、第１のシリコン窒化膜を透過してイオン注入する
ことにより、半導体基板に所定の導電型の不純物拡散領
域を形成する工程と、第１のシリコン窒化膜の上に第２
のシリコン窒化膜を形成する工程と、第２のシリコン窒
化膜の上にシリコン酸化膜を形成する工程と、シリコン
酸化膜をエッチングし、導電層の側壁に側壁絶縁膜を形
成する工程とを備えている。

【００１３】このような工程で半導体装置を製造するこ
とにより、第１のシリコン窒化膜の上に第２のシリコン
窒化膜を形成する工程を備えているため、絶縁酸化膜の
上には第１および第２のシリコン窒化膜の２層が形成さ
れる。また、第１のシリコン窒化膜形成後、この第１の
シリコン窒化膜を透過して、不純物拡散領域を形成した
場合、シリコン窒化膜は、そのエッチング速度が速くな
るが、第２のシリコン窒化膜は、不純物注入工程を経て
いないため、エッチング速度が比較的遅いままである。
その結果、シリコン酸化膜をエッチングし、導電層に両
側端に側壁絶縁膜を形成するために第１のシリコン酸化
膜をエッチングする場合において、絶縁酸化膜は比較的
エッチング速度の遅い第２のシリコン窒化膜により保護
される。その結果、絶縁酸化膜の損傷が抑制され、半導
体装置の電気的特性および後工程での寸法制御性が劣化
する可能性を低くできる。

【００１４】請求項３に記載の半導体装置の製造方法
は、半導体基板の一主表面上に絶縁酸化膜を形成する工
程と、絶縁酸化膜の上に、側壁を有する導電層を形成す
る工程と、絶縁酸化膜、および、導電層を覆うように半
導体基板上にＣＶＤ法によりＣＶＤ酸化膜を形成する工
程と、ＣＶＤ酸化膜の上にシリコン窒化膜を形成する工
程と、シリコン窒化膜の上にシリコン酸化膜を形成する
工程と、シリコン酸化膜をエッチングし、導電層の側壁
に側壁絶縁膜を形成する工程とを備えている。

【００１５】このような工程で半導体装置を製造するこ
とにより、ＣＶＤ法によるＣＶＤ酸化膜が絶縁酸化膜の
上に堆積されるため、側壁絶縁膜形成のためのシリコン
酸化膜のエッチング工程で、シリコン酸化膜にホールが
形成された後、ホールが絶縁酸化膜にまで貫通すること
を抑制できる。それにより、半導体装置の電気的特性お
よび後工程での寸法制御性が劣化する可能性を低くでき
る。また、熱酸化を用いずＣＶＤ酸化を用いたのは、Ｃ
ＶＤ酸化膜の堆積作用の方が、熱酸化によるよりもゲー
ト電極を構成する金属に与える影響が少ないからであ
る。

【００１６】請求項４に記載の半導体装置の製造方法
は、半導体基板の一主表面上に絶縁酸化膜を形成する工
程と、絶縁酸化膜の上に、側壁を有する導電層を形成す
る工程と、導電層の上にシリコン窒化膜を形成する工程
と、シリコン窒化膜を透過してイオン注入することによ
り、半導体基板に所定の導電型の不純物拡散領域を形成
する工程と、シリコン窒化膜の上にシリコン酸化膜を形
成する工程と、シリコン酸化膜をエッチングし、導電層
の側壁に側壁絶縁膜を形成する工程とを備えている。ま
た、イオン注入する工程の前または後に、シリコン窒化
膜を８００℃〜１０００℃の温度条件で熱処理を行なう
工程をさらに備えている。

【００１７】このような工程で半導体装置を製造するこ
とにより、イオン注入工程の前または後に、シリコン窒
化膜を熱処理する工程を備えているため、シリコン窒化
膜は、密度が小さくなるように硬化し、そのエッチング
速度がより低減される。そのため、後工程において、導
電層の側壁に側壁絶縁膜を形成する場合において、絶縁
酸化膜は、エッチング速度の遅い熱処理されたシリコン
窒化膜により保護される。その結果、絶縁酸化膜の損傷
が抑制され、半導体装置の電気的特性および後工程での
寸法制御性が劣化する可能性を低くできる。

【００１８】請求項５に記載の本発明の半導体装置は、
半導体基板の一主表面の所定の領域に該主表面から所定
の深さにかけて形成された分離酸化膜からなる素子分離
領域と、分離酸化膜によって分離された素子形成領域
と、半導体基板の主表面上に形成された絶縁酸化膜と、
素子形成領域の絶縁酸化膜上に形成された、側壁を有す
る導電層と、素子分離領域と素子形成領域とに連続し
て、分離酸化膜、絶縁酸化膜、および、導電層を覆うよ
うに形成された第１のシリコン窒化膜と、第１のシリコ
ン窒化膜の上に形成された第２のシリコン窒化膜と、第
２のシリコン窒化膜の上に形成されたシリコン酸化膜を
エッチングすることによって導電層の側壁に形成された
側壁絶縁膜とを含んでいる。

【００１９】このような構造の半導体装置は、上記請求
項２に記載の工程により形成可能である。したがって、
請求項２に記載の半導体装置の製造方法に基づく上記利
点を享受でき、良好な電気的特性および高い寸法精度を
有する半導体装置を提供することができる。

【００２０】請求項６に記載の本発明の半導体装置は、
半導体基板の一主表面の所定の領域に該主表面から所定
の深さにかけて形成された分離酸化膜からなる素子分離
領域と、素子分離酸化膜によって分離された素子形成領
域と、半導体基板の主表面上に形成された絶縁酸化膜
と、素子形成領域の絶縁酸化膜上に形成された、側壁を
有する導電層と、素子分離領域と素子形成領域とに連続
して、絶縁酸化膜および導電層の上に形成されたＣＶＤ
酸化膜と、ＣＶＤ酸化膜の上に形成されたシリコン窒化
膜と、シリコン窒化膜の上に形成されたシリコン酸化膜
をエッチングすることによって導電層の側壁に形成され
た側壁絶縁膜とを含んでいる。

【００２１】このような構造の半導体装置は、上記請求
項３に記載の工程により形成可能である。したがって、
請求項３に記載の半導体装置の製造方法に基づく上記利
点を享受でき、良好な電気的特性および高い寸法精度を
有する半導体装置を提供することができる。

【００２２】

【発明の実施の形態】（実施の形態１）以下、本発明の
実施の形態を図１〜図８に基づいて説明する。

【００２３】本実施の形態の半導体装置の製造方法は、
以下のような工程を備えている。まず、半導体基板１の
表面から所定の深さにかけて、ＬＯＣ０Ｓ（LOCal Oxid
ation of Silicon）法により、温度条件９５０℃〜１１
００℃において膜厚０．２μｍ〜０．５μｍの分離酸化
膜２からなる素子分離領域３を形成し、半導体基板１を
素子形成領域４ａ，４ｂに分離形成する。次に、半導体
基板１の不純物濃度をイオン注入法により調整し、所定
の導電型の不純物拡散領域８ａ，８ｂを形成する。次
に、素子形成領域４ａ，４ｂの半導体基板１の表面を熱
酸化することにより、膜厚３ｎｍ〜１２ｎｍのゲート絶
縁膜となる酸化膜５ａ，５ｂを形成する。次に、酸化膜
５ａ，５ｂの上にＷからなるゲート電極６ａ，６ｂを形
成し、図１に示す構造となる。

【００２４】その後、図２に示すように、分離酸化膜
２、ゲート絶縁膜となる酸化膜５ａ，５ｂ、および、ゲ
ート電極６ａ，６ｂを覆うように半導体基板１の上にゲ
ート電極６ａ，６ｂを保護し、後工程においてセルフア
ラインコンタクトに用いるための、膜厚１０ｎｍ〜５０
ｎｍのシリコン窒化膜７を形成する。次に、図３に示す
ように、素子形成領域４ａ，４ｂのシリコン窒化膜７を
透過して、ドーズ量１０ ¹³／ｃｍ²〜１０¹⁵／ｃｍ²の
ｎ型のＰまたはＡｓ、あるいは、ｐ型のＢまたはＢＦ₂
等のイオンを注入することにより、素子形成領域４ａ，
４ｂに比較的低濃度のソース／ドレイン領域１４ａ，１
５ａ，１４ｂ，１５ｂを形成する。次に、図４に示すよ
うに、シリコン窒化膜７の上にシリコン窒化膜７ａを形
成する。

【００２５】次に、図５に示すように、シリコン窒化膜
７ａの上にシリコン酸化膜９を形成する。次に、図６に
示すように、素子分離領域３の上部ほぼ中央部から一方
の素子形成領域４ｂにかけてレジスト膜１０をシリコン
酸化膜９の上に形成し、レジスト膜１０をマスクとし
て、シリコン酸化膜９をエッチングし、レジスト膜１０
の下に残るシリコン酸化膜９ｂを形成する。

【００２６】次に、図７に示すように、レジスト膜１０
を除去した後、シリコン酸化膜９ｂの形成されていない
領域にレジスト膜１１を形成し、シリコン酸化膜９ｂを
エッチングする。このとき、ゲート電極６ｂの両側端に
側壁絶縁膜１３を形成する。次に、図８に示すように、
側壁絶縁膜１３をマスクとして素子形成領域４ｂに、ｎ
型のＡｓ、あるいは、ｐ型のＢまたはＢＦ₂をドーズ量
１０¹⁵／ｃｍ²〜１０ ¹⁶／ｃｍ²程度でイオン注入する
ことにより比較的高濃度のソース／ドレイン領域１６
ｂ，１７ｂを形成する。その後、側壁絶縁膜１３を残し
たまま後工程を行なう。

【００２７】このような工程で本実施の形態の半導体装
置を製造することにより、従来技術の説明において図１
５を用いて説明したような、側壁絶縁膜１１３とともに
シリコン酸化膜１０９ａをウエットエッチングする工程
を備えていない。そのため、シリコン窒化膜７の損傷
は、上記のようなウエットエッチングを行なうときより
も抑制される。その結果、シリコン酸化膜７にホールが
形成されても、分離酸化膜２および絶縁酸化膜５ｂにま
で達する可能性は低くなり、その損傷は抑制される。

【００２８】また、本実施の形態の半導体装置の製造方
法は、シリコン窒化膜７の上にシリコン窒化膜７ａを形
成する工程をさらに備えているため、酸化膜５ａ，５
ｂ、分離酸化膜２の上にはシリコン窒化膜７，７ａの２
層が形成される。それにより、図３に示すようなイオン
注入の工程でシリコン窒化膜７はエッチング速度が大き
くなっているが、イオン注入の後で形成されたシリコン
窒化膜７ａは、そのエッチング速度が大きくならず、シ
リコン酸化膜１１に比べて小さい。そのため、図７に示
すようなシリコン酸化膜９ｂをドライエッチングし、側
壁絶縁膜１３を形成する工程においても、分離酸化膜２
は、エッチング速度の小さいシリコン窒化膜７ａにより
保護される。その結果、分離酸化膜２の損傷が抑制され
る。

【００２９】また、本実施の形態の半導体装置の製造方
法は、シリコン窒化膜７を形成する工程の後、ソース／
ドレイン領域１４ａ，１５ａ，１５ａ，１５ｂを形成す
る工程の前に、シリコン窒化膜７を８００℃〜１０００
℃の条件で熱処理する工程をさらに備えている。

【００３０】このような工程で半導体装置を製造するこ
とにより、図３に示すソース／ドレイン領域１４ｂ，１
５ｂの形成工程におけるイオン注入の影響によりエッチ
ング速度が大きくなったシリコン窒化膜７を熱処理する
工程を備えているため、シリコン窒化膜７は、その密度
が高くなる。それにより、シリコン窒化膜７は硬化し、
エッチング速度がより低減される。そのため、シリコン
酸化膜１１と側壁絶縁膜１３とを同時にウエットエッチ
ングし、ゲート電極６ｂの両側端に側壁絶縁膜１３を形
成する工程において、分離酸化膜２は、よりエッチング
速度が遅い、熱処理されたシリコン窒化膜７により保護
される。その結果、ゲート酸化膜５ｂの損傷が抑制され
る。

【００３１】また、本実施の形態の半導体装置の製造方
法は、シリコン窒化膜７を透過してイオン注入すること
により、素子形成領域４ａ，４ｂに導電型の領域１４
ａ，１５ａ，１４ｂ，１５ｂを形成する工程の後、シリ
コン窒化膜７の上に第１のシリコン酸化膜９を形成する
工程の前に、シリコン窒化膜７を８００℃〜１０００℃
熱処理する工程を備えている。

【００３２】このような工程で半導体装置を製造するこ
とにより、上記同様、分離酸化膜２および酸化膜５ａ，
５ｂは、比較的エッチング速度が遅い、熱処理されたシ
リコン窒化膜７により保護される。その結果、ゲート酸
化膜５ｂの損傷がさらに抑制される。

【００３３】上記の結果、分離酸化膜およびゲート絶縁
膜となる酸化膜を保護するためのシリコン窒化膜の過剰
エッチングが分離酸化膜２およびゲート絶縁膜となる酸
化膜５ａ，５ｂにまで進行する可能性が低くなる。それ
により、半導体装置の電気的特性や後工程における寸法
制御性の劣化がより低減される。

【００３４】また、上記のような製造方法により製造さ
れる半導体装置は、図８に示されるように、シリコン窒
化膜７の上にシリコン窒化膜７ａをさらに備えているた
め、分離酸化膜２およびゲート絶縁膜となる酸化膜５
ａ，５ｂを、エッチング速度の比較的小さなシリコン窒
化膜７ａにより効果的に保護できる。その結果、分離酸
化膜２およびゲート絶縁膜となる酸化膜５ａ，５ｂを保
護するためのシリコン窒化膜７の過剰エッチングが分離
酸化膜２およびゲート絶縁膜となる酸化膜５ａ，５ｂに
まで進行する可能性が低くなる。

【００３５】なお、本実施の形態においては、イオン注
入の前と後との両工程においてシリコン窒化膜７の熱処
理を行なったが、イオン注入の前だけ、または、イオン
注入の後だけにおいて熱処理を行なっても、シリコン窒
化膜７のエッチング速度がある程度遅くなるため、所定
の保護効果を達成できる場合がある。また、本実施の形
態においては、シリコン窒化膜７を熱処理する工程とシ
リコン窒化膜７の上にシリコン窒化膜７ａを形成する工
程との両工程を行なう場合を示したが、シリコン窒化膜
７を熱処理する工程のみ、または、シリコン窒化膜７ａ
をシリコン窒化膜７の上に形成する工程のみを行なって
も、分離酸化膜２およびゲート絶縁膜となる酸化膜５
ａ，５ｂを保護するという効果をある程度得ることがで
きる。

【００３６】また、本実施の形態では分離酸化膜は、Ｌ
ＯＣＯＳ法を用いて形成したが、トレンチ分離による膜
厚０．２μｍ〜０．５μｍの埋め込み酸化膜の形成によ
るものであってもよい。また、素子分離領域の材質はシ
リコン酸化膜を用いたが、シリコン窒化膜であってもよ
い。また、本実施の形態では、ゲート電極はＷで形成し
たが、ポリシリコン、ＴＳｉ、ＷＳｉであってもよい。

【００３７】（実施の形態２）本発明の実施の形態２の
半導体装置の製造方法を図９を用いて説明する。本実施
の形態の半導体装置の製造方法は、実施の形態１の半導
体装置の製造方法において、シリコン窒化膜７の上にシ
リコン窒化膜７ａを形成する代わりに、ゲート電極６
ａ，６ｂを形成する工程の後、シリコン窒化膜７を形成
する工程の前に、図９に示すように、シリコン窒化膜７
の形成において発生する膜応力を緩和するためにＣＶＤ
法により膜厚５ｎｍ〜３０ｎｍの絶縁酸化膜２ａを形成
する工程を備えている。

【００３８】このような製造方法によれば、ＣＶＤ法に
よる絶縁酸化膜２ａがゲート酸化膜５ａ，５ｂとシリコ
ン窒化膜７との間に介在するため、後工程におけるシリ
コン窒化膜７が過剰エッチングされた場合にも、絶縁酸
化膜５ａ，５ｂにまでホールが形成される可能性を低減
できる。その結果、分離酸化膜２および絶縁酸化膜５
ａ，５ｂが保護されるため、電気的特性および後工程で
の寸法制御性の劣化を低減できる。

【００３９】また、熱酸化でゲート絶縁膜となる酸化膜
５ａ、５ｂの膜厚を厚くする方法も考えられるが、ＣＶ
Ｄ法による絶縁酸化膜２ａの堆積作用の方が、熱酸化に
よるよりもゲート電極６ａ，６ｂを構成するＷ等の金属
に与える影響が少ないため、より適している。

【００４０】また、上記のような製造方法により製造さ
れる半導体装置は、図９に示されるように、シリコン窒
化膜７の下にＣＶＤ酸化膜２ａをさらに備えているた
め、分離酸化膜２およびゲート絶縁膜となる酸化膜５
ａ，５ｂをより効果的に保護できる。その結果、分離酸
化膜２およびゲート絶縁膜となる酸化膜５ａ，５ｂを保
護するためのシリコン窒化膜７の過剰エッチングが分離
酸化膜２およびゲート絶縁膜となる酸化膜５ａ，５ｂへ
の進行が低減される。

【００４１】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなく特許
請求の範囲によって示され、特許請求の範囲と均等の意
味および範囲内でのすべての変更が含まれることが意図
される。

【００４２】

【発明の効果】請求項１に記載の本発明の半導体装置の
製造方法によれば、側壁絶縁膜をウエットエッチングに
より除去する工程を有しないため、イオン注入により第
１のシリコン窒化膜がエッチング速度を速くするように
劣化しても、シリコン窒化膜の過剰エッチングを生じる
機会が減少する。それにより、第１のシリコン窒化膜に
ホールが形成されて分離酸化膜およびゲート絶縁膜とな
る絶縁酸化膜にまでそのホールが達する可能性が低くな
る。そのため、絶縁酸化膜の損傷が抑制され、半導体装
置の電気的特性および後工程での寸法制御性が劣化する
可能性を低くできる。

【００４３】請求項２に記載の本発明の半導体装置の製
造方法によれば、第１のシリコン窒化膜の上に第２のシ
リコン窒化膜を形成する工程を備えているため、絶縁酸
化膜の上には第１および第２のシリコン窒化膜の２層が
形成される。また、第１のシリコン窒化膜形成後、この
第１のシリコン窒化膜を透過して、不純物拡散領域を形
成した場合、シリコン窒化膜は、そのエッチング速度が
速くなるが、第２のシリコン窒化膜は、不純物注入工程
を経ていないため、エッチング速度が比較的遅いままで
ある。その結果、シリコン酸化膜をエッチングし、導電
層に両側端に側壁絶縁膜を形成するために第１のシリコ
ン酸化膜をエッチングする場合において、絶縁酸化膜は
比較的エッチング速度の遅い第２のシリコン窒化膜によ
り保護される。その結果、絶縁酸化膜の損傷が抑制さ
れ、半導体装置の電気的特性および後工程での寸法制御
性が劣化する可能性を低くできる。

【００４４】請求項３に記載の半導体装置の製造方法に
よれば、ＣＶＤ法によるＣＶＤ酸化膜が絶縁酸化膜の上
に堆積されるため、後工程における側壁絶縁膜形成のた
めのシリコン酸化膜のエッチング工程で、シリコン酸化
膜にホールが形成された後、ホールが絶縁酸化膜にまで
貫通することを抑制できる。それにより、半導体装置の
電気的特性および後工程での寸法制御性が劣化する可能
性を低くできる。また、熱酸化を用いずＣＶＤ酸化を用
いたのは、ＣＶＤ酸化膜の堆積作用の方が、熱酸化によ
るよりもゲート電極を構成する金属に与える影響が少な
いからである。

【００４５】請求項４に記載の半導体装置の製造方法に
よれば、イオン注入工程の前または後に、シリコン窒化
膜を熱処理する工程を備えているため、シリコン窒化膜
は、密度が小さくなるように硬化し、そのエッチング速
度がより低減される。そのため、後工程において、導電
層の側壁に側壁絶縁膜を形成する場合において、絶縁酸
化膜は、エッチング速度の遅い熱処理されたシリコン窒
化膜により保護される。その結果、絶縁酸化膜の損傷が
抑制され、半導体装置の電気的特性および後工程での寸
法制御性が劣化する可能性を低くできる。

【００４６】請求項５に記載の本発明の半導体装置によ
れば、請求項２に記載の半導体装置の製造方法に基づく
上記利点を享受でき、良好な電気的特性および高い寸法
精度を有する半導体装置を提供することができる。

【００４７】請求項６に記載の本発明の半導体装置によ
れば、請求項３に記載の半導体装置の製造方法に基づく
上記利点を享受でき、良好な電気的特性および高い寸法
精度を有する半導体装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態の半導体装置の製造工程
における、ゲート絶縁膜となる酸化膜の上にゲート電極
を形成した状態を示す断面図である。

【図２】本発明の実施の形態の半導体装置の製造工程
における、分離酸化膜、ゲート酸化膜、および、ゲート
電極を覆うように半導体基板上にシリコン窒化膜を形成
した状態を示す断面図である。

【図３】本発明の実施の形態における半導体装置の製
造工程における、シリコン窒化膜を透過してイオン注入
することにより、素子形成領域にソース／ドレイン領域
を形成した状態を示す断面図である。

【図４】本発明の実施の形態の半導体装置の製造工程
における、シリコン窒化膜の上にシリコン酸化膜を形成
した状態を示す断面図である。

【図５】本発明の実施の形態の半導体装置の製造工程
における、シリコン窒化膜の上にシリコン酸化膜を形成
した状態を示す断面図である。

【図６】本発明の実施の形態の半導体装置の製造工程
における、レジスト膜をマスクとして、シリコン酸化膜
をエッチングした状態を示す断面図である。

【図７】本発明の実施の形態の半導体装置の製造工程
における、シリコン酸化膜の形成されていない領域にレ
ジスト膜を形成し、シリコン酸化膜をエッチングし、ゲ
ート電極に側端に側壁絶縁膜を形成した状態を示す断面
図である。

【図８】本発明の実施の形態の半導体装置の製造工程
における、側壁絶縁膜をマスクとして素子形成領域にイ
オン注入により不純物拡散領域であるソース／ドレイン
領域を形成した状態を示す断面図である。

【図９】本発明の実施の形態の半導体装置の製造工程
の、分離酸化膜、ゲート酸化膜、および、ゲート電極を
覆うように半導体基板の上に、ＣＶＤ法によりＣＶＤ酸
化膜を形成した状態を示す断面図である。

【図１０】従来の半導体装置の製造工程における、ゲ
ート絶縁膜となる酸化膜の上にゲート電極を形成した状
態を示す断面図である。

【図１１】従来の半導体装置の製造工程における、分
離酸化膜、ゲート酸化膜、および、ゲート電極を覆うよ
うに半導体基板の上にシリコン窒化膜を形成した状態を
示す断面図である。

【図１２】従来の半導体装置の製造工程における、シ
リコン窒化膜を透過してイオン注入することにより、素
子形成領域にソース／ドレイン領域を形成した状態を示
す断面図である。

【図１３】従来の半導体装置の製造工程における、シ
リコン窒化膜の上にシリコン酸化膜を形成した状態を示
す断面図である。

【図１４】従来の半導体装置の製造工程における、側
壁絶縁膜をマスクとして素子形成領域にイオン注入によ
り不純物拡散領域であるソース／ドレイン領域を形成し
た状態を示す断面図である。

【図１５】従来の半導体装置の製造工程における、素
子形成領域上のシリコン酸化膜および側壁絶縁膜をウエ
ットエッチングにより除去した状態を示す断面図であ
る。

【符号の説明】

１半導体基板、２分離酸化膜、２ａ絶縁酸化膜、
３素子分離領域、４ａ，４ｂ素子形成領域、５ａ，
５ｂゲート絶縁膜となる酸化膜、６ａ，６ｂゲート電
極、７，７ａシリコン窒化膜、８ａ，８ｂ不純物拡
散領域、９，９ｂシリコン酸化膜、１０，１１レジ
スト膜、１３側壁絶縁膜、１４ａ，１５ａ，１４ｂ，
１５ｂ比較的低濃度のソース／ドレイン領域、１６
ｂ，１７ｂ比較的高濃度のソース／ドレイン領域。

Claims

【特許請求の範囲】

【請求項１】半導体基板の一主表面の所定の領域に、
該主表面から所定の深さにかけて分離酸化膜からなる素
子分離領域を形成し、第１および第２の素子形成領域を
分離する工程と、前記第１および第２の素子形成領域の前記半導体基板の
前記主表面上に絶縁酸化膜を形成する工程と、前記絶縁酸化膜の上に、側壁を有する導電層を形成する
工程と、前記分離酸化膜、前記絶縁酸化膜、および、前記導電層
を覆うように前記半導体基板上に第１のシリコン窒化膜
を形成する工程と、前記第１のシリコン窒化膜を透過してイオン注入するこ
とにより、前記素子形成領域に所定の導電型の不純物拡
散領域を形成する工程と、前記第１のシリコン窒化膜の上に第１のシリコン酸化膜
を形成する工程と、前記第１のシリコン酸化膜の上に、前記素子分離領域の
中央上部から前記第１の素子形成領域にかけて、第１の
レジスト膜を形成し、前記第１のレジスト膜をマスクと
して、前記第１のシリコン酸化膜をエッチングし、前記
第１のレジスト膜の下に残る第２のシリコン酸化膜を形
成する工程と、前記第２のシリコン酸化膜が形成された領域を除く領域
に第２のレジスト膜を形成する工程と、前記第２のレジスト膜をマスクとして前記第２のシリコ
ン酸化膜をエッチングし、前記導電層の前記側壁に側壁
絶縁膜を形成する工程とを備える半導体装置の製造方
法。
【請求項２】半導体基板の一主表面上に絶縁酸化膜を
形成する工程と、前記絶縁酸化膜の上に、側壁を有する導電層を形成する
工程と、前記絶縁酸化膜、および、前記導電層を覆うように前記
半導体基板上に第１のシリコン窒化膜を形成する工程
と、前記第１のシリコン窒化膜を透過してイオン注入するこ
とにより、前記半導体基板に所定の導電型の不純物拡散
領域を形成する工程と、前記第１のシリコン窒化膜の上に第２のシリコン窒化膜
を形成する工程と、前記第２のシリコン窒化膜の上にシリコン酸化膜を形成
する工程と、前記シリコン酸化膜をエッチングし、前記導電層の前記
側壁に側壁絶縁膜を形成する工程とを備える半導体装置
の製造方法。
【請求項３】半導体基板の一主表面上に絶縁酸化膜を
形成する工程と、前記絶縁酸化膜の上に、側壁を有する導電層を形成する
工程と、前記絶縁酸化膜、および、前記導電層を覆うように前記
半導体基板上にＣＶＤ法によりＣＶＤ酸化膜を形成する
工程と、前記ＣＶＤ酸化膜の上にシリコン窒化膜を形成する工程
と、前記シリコン窒化膜の上にシリコン酸化膜を形成する工
程と、前記シリコン酸化膜をエッチングし、前記導電層の前記
側壁に側壁絶縁膜を形成する工程とを備える、半導体装
置の製造方法。
【請求項４】半導体基板の一主表面上に絶縁酸化膜を
形成する工程と、前記絶縁酸化膜の上に、側壁を有する導電層を形成する
工程と、前記導電層の上にシリコン窒化膜を形成する工程と、前記シリコン窒化膜を透過してイオン注入することによ
り、前記半導体基板に所定の導電型の不純物拡散領域を
形成する工程と、前記シリコン窒化膜の上にシリコン酸化膜を形成する工
程と、前記シリコン酸化膜をエッチングし、前記導電層の前記
側壁に側壁絶縁膜を形成する工程とを備え、前記イオン注入する工程の前または後に、前記シリコン
窒化膜を８００℃〜１０００℃の温度条件で熱処理を行
なう工程をさらに備える、半導体装置の製造方法。
【請求項５】半導体基板の一主表面の所定の領域に該
主表面から所定の深さにかけて形成された分離酸化膜か
らなる素子分離領域と、前記分離酸化膜によって分離された素子形成領域と、前記半導体基板の前記主表面上に形成された絶縁酸化膜
と、前記素子形成領域の前記絶縁酸化膜上に形成された、側
壁を有する導電層と、前記素子分離領域と前記素子形成領域とに連続して、前
記分離酸化膜、前記絶縁酸化膜、および、前記導電層を
覆うように形成された第１のシリコン窒化膜と、前記第１のシリコン窒化膜の上に形成された第２のシリ
コン窒化膜と、前記第２のシリコン窒化膜の上に形成されたシリコン酸
化膜をエッチングすることによって前記導電層の前記側
壁に形成された側壁絶縁膜とを含む、半導体装置。
【請求項６】半導体基板の一主表面の所定の領域に該
主表面から所定の深さにかけて形成された分離酸化膜か
らなる素子分離領域と、前記素子分離酸化膜によって分離された素子形成領域
と、前記半導体基板の前記主表面上に形成された絶縁酸化膜
と、前記素子形成領域の前記絶縁酸化膜上に形成された、側
壁を有する導電層と、前記素子分離領域と前記素子形成領域とに連続して、前
記前記絶縁酸化膜および前記導電層の上に形成されたＣ
ＶＤ酸化膜と、前記ＣＶＤ酸化膜の上に形成されたシリコン窒化膜と、前記シリコン窒化膜の上に形成されたシリコン酸化膜を
エッチングすることによって前記導電層の前記側壁に形
成された側壁絶縁膜とを含む、半導体装置。