KR100228274B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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Abstract

반도체기판 상에 소자영역 및 소자분리영역을 형성시키는 공정과, 이들 소자영역 및 소자분리영역 상에 실리콘 산화막으로 이루어진 게이트 산화막, 폴리 실리콘막, 타이타늄막 및 저온산화막을 각각 침적시키는 공정과, 상기 침적된 막 중 폴리 실리콘막과 타이타늄막 및 저온산화막을 건식식각법으로 패터닝하여 상기 소자영역 상에 게이트 패턴을 형성시키는 공정과, 이들 게이트 패턴이 형성된 기판 상에 저온산화막을 침적시킨 다음 건식식각법으로 패터닝하여 상기 소자영역 상에 스페이서를 형성시키는 공정과, 상기 패턴이 형성된 소자영역 및 소자분리영역 상에 소정의 두께로 타이타늄막을 침적시키는 공정과, 상기 타이타늄막을 열처리하여 선택적으로 제거함으로써 게이트용 타이타늄 실리사이드막 패턴과 소오스 및 드레인용 타이타늄 실리사이드막 패턴 그리고 소오스 드레인 부위를 형성시키는 공정과, 상기 패턴이 형성된 소자영역 및 소자분리영역 상에 인이 함유된 산화막을 침적시킨 다음 서로 분리된 형태로 상기 소오스 및 드레인 타이타늄 실리사이드 패턴의 일부가 개구되도록 패터닝하여 콘택을 형성하는 공정 및 상기 패턴이 형성된 기판 상에 다시 금속막을 침적시킨 뒤 패터닝하여 상기 산화막과는 일부 중첩되고 상기 금속막과는 서로 분리되도록 금속막을 식각시키는 공정으로 반도체장치를 형성시키므로써, 상기 게이트용 타이타늄 실리사이드막 패턴과 소오스 및 드레인용 타이타늄 실리사이드막 패턴을 저온산화막 패턴을 이용하여 완전히 격리시킬수 있게 되어 게이트와 소오스 및 드레인 간에 발생되던 쇼트현상을 게이트 단차를 높이지 않고도 방지할수 있을 뿐 아니라 더 나아가 게이트 단차를 줄이면서도 타이타늄 실리사이드의 장점을 동시에 실현할수 있어 후속 평탄화 공정을 용이하게 실시할 수 있는 고신뢰성의 반도체장치 제조방법을 제공할 수 있게 된다.

Description

반도체장치의 제조방법
제1도는 종래 기술에 따른 반도체장치의 구조를 도시한 단면도.
제2도는 본 발명에 따른 반도체장치의 구조를 도시한 단면도.
제3(a)도 내지 제3(f)도는 본 발명에 따른 반도체장치의 제조방법을 도시한 단면도이다.
[산업상의 이용분야]
본 발명은 반도체장치의 제조방법에 관한 것으로 보다 상세하게는 접촉저항과 배선저항 및 스파이크 현상을 감소시킬 목적으로 얇은 접합(shallow junction) 형성시에 사용하던 타이타늄 실리사이드 상에 저온산화막을 도포하여 완전히 격리시킴으로써 게이트와 소오스 간에 발생하던 쇼트현상을 게이트 단차의 증가없이도 효과적으로 개선할수 있도록 한 반도체장치의 제조방법에 관한 것이다.
일반적으로 반도체장치는 집적도가 증가함에 따라 미세패턴을 형성하고 상대적으로 얕은 정션(shallow junction)을 형성하는데 접촉저항과 스파이크 현상을 방지하기 위하여 베리어 메탈을 형성하고 있는바, 종래기술에 따른 베리어 메탈 형성방법은 소오스 및 드레인에 동시에 형성하여 주므로 소스/드레인과 게이트간의 쇼트현상이 발생되고 이를 피하기 위해서는 게이트 단차를 높여야 하므로 후속공정인 평탄화가 용이하지 못하여 기술적 한계가 노출되어 왔다.
제1도는 종래 기술에 따른 반도체장치의 구조를 도시한 단면도를 나타낸 것으로 상기 도면에 도시된 바와 같이, 실리콘기판(1) 상에 소자영역을 분리시키기 위한 필드 산화막(2)을 LOCOS(local oxidation of silicon)법을 사용해서 형성시킨 다음, 실리콘산화막(Si02)으로 이루어진 게이트산화막(3) 및 폴리 실리콘막(4)을 필드 산화막(2)이 형성된 기판 상에 순차적으로 침적시키고, 이어서 건식식각법으로 상기 폴리실리콘막(4)을 식각하여 게이트 패턴을 형성시킨다.
다음으로 상기 게이트 패턴이 형성된 기판 상에 저온산화막을 침적하고 건식식각법으로 식각시켜 상기 게이트 패턴의 양측에 스페이서(5)를 형성시킨다. 그후 상기 공정결과 형성된 패턴 상에 타이타늄막을 소정의 두께로 형성한 다음 질소(N2) 분위기에서 저온 열처리하고 미반응한 타이타늄을 선택식각방법으로 식각시켜 소오스 및 드레인용 베리어 메탈로 사용되는 타이타늄 실리사이드막(6-a),(6-b)과 게이트용 타이타늄 실리사이드막(6-c)을 동시에 형성시킨다.
계속해서 상기 소오스 및 드레인용 타이타늄 실리사이드(6-a),(6-b)가 형성된 실리콘기판(1) 하단에 이온주입하여 소오스 및 드레인 부위(7)를 형성시킨다.
이어서 소정온도로 고온열처리하여 타이타늄 실리사이드(6-a),(6-b),(6-c)를 재결정시키고, 상기 소오스 및 드레인 부위의 불순물을 활성화시킨다. 그후 일반적인 공정으로서 BPSG, PSG등으로 이루어진 산화막(8)을 침적하고 평탄화하여 콘택홀(25)를 형성한 뒤, 기판의 전면에 금속을 침적시키고 패터닝하여 금속배선(9)을 형성시킨다.
상기와 같은 종래의 제조방법은 전술된 바와 같이 게이트용 타이타늄 실리사이드(6-c)와 소오스 및 드레인용 타이타늄 실리사이드(6-a),(6-b)를 동시에 성장시키는 공정을 적용함으로써 공정의 단순화를 기할 수는 있으나, 얇은 접합 형성시에 발생되는 접촉저항과 스파이크 현상을 줄이기 위해 장벽금속(barrier metal)으로 사용하는 타이타늄 실리사이드막을 상기와 같은 공정으로 형성시켰을 경우에는 소오스와 게이트 간의 쇼트 현상을 피하기 위해 폴리 게이트(4)를 이용하여 게이트 단차를 높여야만 하는 문제점이 발생한다. 이는 집적도가 증가함에 따라 후속 공정 진행시 평탄화 공정에 영향을 줄 뿐 아니라 열처리 수행시 미세한 온도변화에도 쇼트현상을 자주 유발시켜 고집적 공정에 적용하기 어려웠다.
[발명의 목적]
이에 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 게이트와 소오스 및 드레인 간에 발생하던 쇼트현상을 효과적으로 방지할 수 있음은 물론, 게이트 단차를 줄이면서도 접촉저항 및 스파이크 현상을 동시에 방지할 수 있는 반도체장치의 제조방법을 제공함에 그 목적이 있다.
[발명의 구성]
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 장치의 제조방법은 반도체기판 상에 소자영역 및 소자분리영역을 형성시키는 공정과, 이들 소자영역 및 소자분리영역 상에 실리콘 산화막, 폴리 실리콘막, 제1타이타늄막 및 저온산화막을 각각 순차적으로 침적시키는 공정과, 상기 침적된 막 중 폴리 실리콘막과 제1타이타늄막 및 저온산화막을 건식식각법으로 패터닝하여 상기 소자영역 상에 게이트 패턴을 형성시키는 공정과, 이들 게이트 패턴이 형성된 기판 상에 저온산화막을 침적시킨 다음 건식식각법으로 패터닝하여 상기 게이트 패턴 측벽에 스페이서를 형성시키는 공정과, 상기 패턴이 형성된 소자영역 및 소자분리영역 상에 소정의 두께로 제2타이타늄막을 침적시키는 공정과, 상기 제2타이타늄막을 열처리하여 선택적으로 제거함으로써 게이트용 제2타이타늄 실리사이드 패턴과 소오스 및 드레인용 타이타늄 실리사이드 패턴 그리고 소오스/드레인 영역을 형성시키는 공정과, 상기 패턴이 형성된 기판상에 평탄화용 절연막을 형성한 후 상기 소오스 및 드레인 타이타늄 실리사이드 패턴의 일부가 노출되도록 콘택홀을 형성하는 공정, 및 상기 콘택홀이 형성된 절연막 상에 금속을 침적시킨 뒤 패터닝하여 금속배선을 형성시키는 공정을 구비하여 구성된다.
[작용]
상기와 같이 구성된 본 발명에 따른 반도체장치의 제조방법에 의하면, 게이트용 타이타늄 실리사이드막 패턴과 소오스 및 드레인용 타이타늄 실리사이드막 패턴을 저온산화막 패턴을 이용하여 완전히 격리시킴으로써 게이트와 소오스 및 드레인 간에 발생되던 쇼트현상을 게이트 단차를 높이지 않고도 방지할수 있게 된다.
[실시예]
이하, 첨부된 도면을 참조로하여 본 발명의 실시예에 대해 상세히 설명하면 아래와 같다.
제2도는 본 발명에 따른 반도체장치의 구조를 도시한 단면도를 나타낸 것이며, 제3(f)도는 본 발명에 따른 반도체장치의 제조방법을 도시한 단면도이다.
제2도에 제시된 본 발명의 완성도를 기초로하여 그 제조공정을 제3(a)도 내지 제3(f)도를 참고하여 설명하면, 먼저 제3(a)도에 나타낸 바와 같이 실리콘기판(11) 상에 소자분리영역(2)을 LOCOS(local oxidation of silicon)법을 적용해서 형성시킨 다음, 게이트 산화막(13), 폴리 실리콘막(14), 타이타늄막(20) 및 저온산화막(21)을 기판전면에 순차적으로 침적시킨다.
이어서 제3(b)도에 나타낸 바와 같이 상기 침적된 막(13),(14),(20),(21) 중 폴리 실리콘막(14)과 타이타늄막(20) 및 저온산화막(21)을 건식식각법으로 식각하여 소자 형성 영역 상에 게이트 패턴을 형성시킨다.
다음에는 제3(c)도에 나타낸 것처럼, 게이트 패턴이 형성된 기판(11) 상에 산화막을 다시 침적시킨 다음 건식식각하여 상기 게이트 패턴 측벽에 스페이서(15)를 형성시킨다.
이어서, 제3(d)도에 나타낸 바와 같이 셀프-얼라인기법을 적용하기 위해 상기 패턴이 형성된 소자영역 및 소자분리영역상에 약 100Å의 두께로 타이타늄막(22)을 형성한다.
계속해서 제3(e)도에 도시된 바와 같이 질소(N2)분위기로 약 650℃에서 저온 열처리를 하고 미반응된 타이타늄막을 선택식각방법으로 제거하여 게이트용 타이타늄 실리사이드 패턴(16-c)과 소오스 및 드레인용 타이타늄 실리사이드 패턴(16-a),(16-b)을 형성시킨다. 여기서 상기 게이트용 타이타늄 실리사이드 패턴과 소오스 및 드레인용 타이타늄 실리사이드 패턴은 타이타늄을 침적시킨 다음 열처리하여 선택적으로 타이타늄-실리사이드화하는 방법을 이용하여 형성한다. 그후 소자영역의 실리콘기판 하단에 이온주입하여 소오스 및 드레인 영역(17)을 형성하고, 다시 약 800℃온도에서 고온 열처리하여 상기 게이트(16-c)와 소오스 및 드레인용 타이타늄 실리사이드 패턴(16-a), (16-b)을 재결정시킨 뒤 소오스 및 드레인영역(17)의 불순물을 드라이브인(drive-in)시킨다.
이어서, 제3(f)도에 도시된 바와 같이 기판전면에 산화막(18)(예컨대, BPSG, PSG)을 형성시킨 다음 상기 소오스 및 드레인용 타이타늄 실리사이드 패턴(16-a), (16-b)의 일부가 노출되도록 콘택홀을 형성시킨다. 그후 상기 콘택홀이 형성된 절연막 상에 다시 금속을 침적시키고 패터닝하여 금속배선(19)을 형성시킨다.
[발명의 효과]
상술한 바와 같이 본 발명의 실시예에 따른 반도체장치의 제조방법에 의하면, 열쳐리 수행시 미세한 온도변화에도 게이트와 소오스 및 드레인 간에 빈번하게 발생되던 쇼트현상을 저온산화막을 이용하여 게이트 단차를 높이지 않고도 효과적으로 방지할 수 있을 뿐 아니라 더 나아가 게이트 단차를 줄이면서도 접촉저항 및 스파이크 현상을 동시에 방지할수 있어 후속 평탄한 공정을 용이하게 실시할 수 있게 된다.

Claims (4)

  1. 반도체기판 상에 소자 영역 및 소자분리 영역을 형성시키는 공정과, 이들 소자영역 및 소자분리영역 상에 실리콘 산화막, 폴리 실리콘막 제1타이타늄막 및 산화막을 각각 순차적으로 형성시키는 공정과, 상기 막중 폴리 실리콘막과 제1타이타늄막 및 산화막을 식각하여 상기 소자영역 상에 게이트 패턴을 형성시키는 공정과, 이들 게이트 패턴이 형성된 기판 상에 산화막을 침적시킨 다음 건식식각법을 통하여 상기 게이트 패턴 측벽에 스페이서를 형성시키는 공정과, 상기 기판 전면에 소정의 두께로 제2타이타늄막을 침적시키는 공정과, 상기 제2타이타늄막을 열처리하여 선택적으로 제거함으로써 게이트용 제2타이타늄 실리사이드막 패턴과 소오스 및 드레인용 타이타늄 실리사이드막 패턴 그리고 소오스/드레인 영역을 형성시키는 공정과, 상기 패턴이 형성된 기판상에 평탄화용 절연막을 형성한 후 상기 소오스 및 드레인 타이타늄 실리사이드 패턴의 일부가 노출되도록 콘택홀을 형성하는 공정, 및 상기 콘택홀이 형성된 절연막 상에 금속을 침적시킨 뒤 패터닝하여 금속배선을 형성시키는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 소오스 및 드레인용 타이타늄막은 셀프-얼라인기법을 적용하기 위해 약 1000Å의 두께로 형성됨을 특징으로 하는 반도체장치의 제조방법.
  3. 제1항에 있어서, 상기 게이트용 타이타늄 실리사이드 패턴과, 소오스 및 드레인용 타이타늄 실리사이드 패턴 형성 공정은 질소분위기로 약 650℃에서 저온 열처리하고 미반등된 타이타늄막을 선택식각방법으로 제거하는 공정, 소자영역의 실리콘 기판 하단에 이온주입하여 소오스 및 드레인 영역을 형성시키는 공정과, 그후 800℃에서 고온 열처리하여 상기 게이트 패턴과 소오스 및 드레인 패턴을 재결정시키고 동시에 상기 소오스 드레인 부위의 불순물을 활성화시키는 공정으로 이루어짐을 특징으로 하는 반도체장치의 제조방법.
  4. 제1항에 있어서, 상기 스페이서형성 공정은 산화막을 침적한 후 열처리를 통해 타이타늄을 실리사이드화하는 공정을 더 포함하며, 상기 산화막을 건식식각하여 형성함을 특징으로 하는 반도체 장치의 제조방법.
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