KR0170436B1 - 모스트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 트랜지스터 제조방법에 관한 것으로 반도체기판(11)상부에 소정 두께의 게이트산화막(13) 및 게이트전극용 폴리실리콘막(14)을 형성하는 제1단계; 상기 폴리실리콘막(14)의 표면에 자연적으로 형성되는 자연산화막(15) 및 폴리실리콘막(14)을 차례로 선택식각하여 게이트전극 패턴을 형성하되, 상기 폴리실리콘막(14)이 소정정도 잔류하도록 식각하는 제2단계; 전체구조 상부에 소정 두께의 절연막을 형성한 후, 비등방성 식각하여 상기 폴리실리콘막(14') 측벽에 절연막 스페이서(18)를 형성하는 제3단계; 및 상기 절연막 스페이서(18)를 식각마스크로 이용하여 하부의 상기 폴리실리콘막(14) 및 게이트산화막(13)을 식각하여, 활성영역의 상기 실리콘기판(11)을 노출시키는 제4단계를 포함하여 이루어지는 것을 특징으로 한다.
Description
제1a도 내지 제1d도는 종래기술에 따른 게이트전극 제조과정을 나타내는 공정단면도.
제2a도 내지 제2f도는 본 발명의 일실시예에 따른 모스트랜저스터 제조과정을 나타내는 공정 단면도.
제3도는 본 발명의 다른 실시예에 따라 형성된 모스트랜지스터의 단면도.
* 도면의 주요부분에 대한 부호의 설명
13, 33 : 게이트 산화막 15, 35 : P2O2계의 자연산화막
20, 40 : 티타늄실리사이드막 21 : 전이금속산화막
본 발명은 반도체소자 제조공정 중 모스트랜지스터 제조방법에 관한 것으로, 특히 게이트전극 형성시 게이트산화막의 언더컷 현상을 방지하는 모스트랜지스터 제조방법에 관한 것이다.
제1 a도 내지 제1d도는 종래기술에 따른 게이트전극 제조과정을 나타내는 공정 단면도로, 이를 통하여 종래의 게이트전극 제조방법을 살펴보면 다음과 같다.
먼저, 제1a도는 실리콘기판(1)에 게이트산화막(2) 및 폴리실리콘막(3)을 소정 두께로 형성한 다음에, POCl3를 이용하여 상기 폴리실리콘막(3)에 인을 도핑한 상태를 나타내며, 이때 상기 폴리실콘막(3)의 표면에 P2O2계 자연산화막(4)이 형성됨을 알 수 있다.
이어서, 제1b도와 같이 상기 P2O2계 자연산화막(4) 상부에 게이트전극패턴 형성을 위하여 포토리소그라피 공정에 의해 감광막패턴(5)을 형성한다.
다음으로, 제1c도와 같이, 상기 감광막패턴(5)을 식각장벽으로하여 노출된 상기 자연산화막(4), 폴리실리콘막(3) 및 게이트산화막(2)을 비등방성 식각한다.
끝으로, 제1d도와 같이, 상기 감광막패턴(5)을 제거한 다음에, 상기 자연산화막(4)을 HF등의 습식식각제로 제거함으로써 게이트전극 형성을 완료한다.
그러나 상기 종래기술은 제1d도에 도시된 바와 같이 게이트전극 하부의 게이트산화막(2)에도 과도식각에 의해 언더컷(U)이 유발되어 소자의 특성 및 신뢰성에 악영향을 끼치는 문제점이 따른다.
본 발명은 상기 종래기술의 문제점을 해결하기 위하여 안출된 것으로써, 게이트전극 형성시 게이트전극 하부의 게이트산화막에 유발되는 언더컷 현상을 방지하는 모스트랜지스터 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 모스트랜지스터 제조방법에 있어서, 실리콘기판 상에 게이트산화막 및 게이트전극용 폴리실리콘막을 적층하는 제1단계; 상기 폴리실리콘막에 POCl3을 이용하여 도핑을 실시하고 이에 의해 상기 폴리실리콘막 표면에 자연산화막을 형성하는 제2단계; 게이트전극 패턴을 형성하기 위하여 상기 자연산화막 및 폴리실리콘막을 차례로 선택식각하되, 상기 폴리실리콘막의 일부두께가 잔류하도록 식각하는 제3단계; 경사지게 저농도 불순물 이온주입을 실시하여 상기 실리콘기판에 저농도불순물영역을 형성하는 제4단계; 기판 전체구조 상부에 절연막을 형성한 후, 비등방성 식각하여 상기 식각된 폴리실리콘막 측벽에 절연막스페이서를 형성하는 제5단계; 상기 절연막스페이서 및 상기 자연산화막을 식각마스크로 이용하여 하부의 상기 폴리실리콘막 및 게이트산화막을 식각하여 상기 저농도불순물영역의 실리콘기판을 노출시키는 제6단계; 고농도 불순물 이온주입을 실시하여 노출된 상기 실리콘기판에 고농도불순물영역을 형성하는 제7단계; 기판전면에 전이금속을 증착하고 산소가스를 사용한 고온열처리를 수행하여, 상기 고농도불순물영역의 실리콘기판상에는 금속실리사이드막을 형성하고, 상기 자연산화막 및 상기 절연막스페이서 상에는 금속산화막을 형성하는 제8단계; 및 열산화공정으로 상기 금속실리사이드막상에 열산화막을 형성하는 제9단계를 포함하여 이루어진다.
즉, 본 발명은 게이트전극용 폴리실콘막을 증착한 후 POCl3를 이용하여 도핑하고 이에 의해 형성된 폴리실리콘막 표면의 자연산화막을 이후의 공정인식각 및 이온주입시 게이트 폴리실리콘의 보호막으로 이용하면서, 동시에 이를 제거함이 없이 소스/드레인영역에만 선택적으로 실리사이드를 형성시켜 게이트 산화막의 언더컷 현상을 방지하는데 특징적 구성을 갖는다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
제2a도 및 제2f도는 본 발명의 바람직한 실시예를 나타내는 공정 단면도이다.
먼저, 제2a도에 도시된 바와 같이 실리콘기판(11)에 리소그라피 공정을 실시하여 돌출부위를 형성한 후에 열산화막(12)을 형성하고, 모스트랜지스터의 문턱전압 조절을 위한 이온주입을 실시한다. 이때, 돌출부위는 게이트전극 형성영역중 일부에 형성되며, 돌출부위를 형성하지 않을 수도 있다.
이어서 제2b도와 같이 상기 열산화막(12)을 습식식각으로 제거한 다음, 게이트산화막(13) 및 폴리실리콘막(14)을 적충 형성하고, 상기 폴리실리콘막(14)내부에 POCl3을 이용하여 인을 도핑한다. 이때 상기 폴리실리콘막(14)의 표면에 P2O2계 자연산화막(15)이 형성된다. 계속해서 상기 P2O2계 자연산화막(15) 상부에 게이트전극 패턴 형성을 위한 감광막패턴(16)을 형성하다.
계속해서, 제2c도와 같이 상기 감광막패턴(16)을 식각장벽으로하여 비등방성 식각하되, 상기 폴리실리콘막(14)의 일부두께가 잔류하도록 식각한다.
계속해서, 제2d도와 같이 상기 감광막패턴(16)을 제거한 후에, 인(P)을 저농도로 이온주입하여 N-불순물영역(17)을 형성한다. 이때, 이온주입시 채널링 또는 쉐도우 효과(shadow effect)를 방지하기 위해 소정각도, 예를 들면 +7°또는 -7°로 경사지게 하여 2회 반복 주입한다.
다음으로, 제2e도와 같이, 전체구조 상부에 TEOS 산화막을 증착한 후에, 비등방성 식각하여 산화막스페이서(18)를 형성하고 비소(As)를 고농도로 이온주입하여 N+불순물영역(19)을 형성한다. 이때, TEOS 산화막 대신에 저온증착산화막 또는 질화막을 사용하여도 된다.
끝으로, 2f도에 도시된 바와 같이 노출된 실리콘기판(11) 상부에 예컨대 티타늄과 같은 전이금속을 증착한 후에, 산소가스를 사용한 고온 열처리에 의해 접합층의 실리콘기판(11)과 접합 부위의 전이금속을 실리사이드화 함으로써 티타늄실리사이드막(20)을 형성하고 동시에 상기 산화막 스페이서(18) 및 자연산화막(15) 상부의 불필요한 전이금속막을 전이금속산화막(21)으로 변화시킨후에 기판 전면에 열산화막(22)을 형성한다. 이때, 열산화막(22)의 형성 목적은 상기 실리사이드화된 막의 티타늄실리사이드막(20)이 다른 불순물 가스와 반응하는 것을 억제하기 위해서이며, 상기 고온 열처리와 열산화막(21)을 동일한 장치 내에서 인-시튜(in-situ)방식으로 동시에 형성할 수 있다.
한편, 제3도는 상기 실리사이드화되지 않은 전이금속막을 전이금속산화막으로 변화시키지 않고, 불필요한 전이금속을 황산과 과산화수소의 혼합액으로 제거한 경우를 나타낸다. 이때, 도면에서 미설명부호 31은 실리콘기판, 34는 게이트전극, 35는 자연산화막, 37은 N-불순물영역, 38은 산화막 스페이서, 39는 N+불순물영역, 40은 티타늄실리사이드막을 각각 나타낸다.
이상에서 설명한 바와 같이 본 발명은 게이트 폴리실리콘막 상에 형성된 자연산화막을 폴리실리콘막 표면을 보호하는 마스크절연막으로 이용하면서, 소스/드레인영역 상에 선택적으로 실리사이드를 형성함으로써 게이트산화막 하부의 언더컷 발생을 방지한다. 이에 의해 반도체 소자의 특성 및 신뢰성이 향상되는 효과를 얻을 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Claims (3)
- 모스트랜지스터 제조방법에 있어서, 실리콘기판 상에 게이트산화막 및 게이트전극용 폴리실리콘막을 적층하는 제1단계; 상기 폴리실리콘막에 POCl3을 이용하여 도핑을 실시하고 이에 의해 상기 폴리실리콘막 표면에 자연산화막을 형성하는 제2단계; 게이트 전극 패턴을 형성하기 위하여 상기 자연산화막 및 폴리실리콘막을 차례로 선택식각하되, 상기 폴리실리콘막의 일부두께가 잔류하도록 식각하는 제3단계; 경사지게 저농도 불순물 이온주입을 실시하여 상기 실리콘기판에 저농도 불순물영역을 형성하는 제4단계; 기판 전체구조 상부에 절연막을 형성한 후, 비등방성 식각하여 상기 식각된 폴리실리콘막 측벽에 절연막스페이서를 형성하는 제5단계; 상기 절연막스페이서 및 상기 자연산화막을 식각마스크로 이용하여 하부의 상기 폴리실리콘막 및 게이트산화막을 식각하여 상기 저농도불순물영역의 실리콘기판을 노출시키는 제6단계; 고농도 불순물 이온주입을 실시하여 노출된 상기 실리콘기판에 고농도불순물영역을 형성하는 제7단계; 기판전면에 전이금속을 증착하고 산소가스를 사용한 고온열처리를 수행하여, 상기 고농도불순물영역의 실리콘기판상에는 금속실리사이드막을 형성하고, 상기 자연산화막 및 상기 절연막스페이서 상에는 금속산화막을 형성하는 제8단계; 및 열산화공정으로 상기 금속실리사이드막상에 열산화막을 형성하는 제9단계를 포함하여 이루어진 모스트랜지스터 제조방법.
- 제1항에 있어서, 상기 제1단계에서, 상기 게이트산화막 형성전에, 상기 실리콘기판의 표면을 선택적으로 식각하여 게이트가 형성될 영역에 돌출부를 형성하는 제10단계; 기판 전면에 소정두께의 열산화막을 형성하고, 문턱전압 조절용 불순물을 이온주입한 후, 상기 열산화막을 제거하는 제11단계를 더 포함하여 이루어지는 것을 특징으로 하는 모스트랜지스터 제조방법.
- 제2항에 있어서, 상기 제4단계에서, 상기 저농도불순물이온주입은 +7° 및 -7°로 경사지게하여 2회 반복 실시하는 것을 특징으로 하는 모스트랜지스터 제조방법.
Priority Applications (1)
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|---|---|---|---|
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| KR960019768A KR960019768A (ko) | 1996-06-17 |
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ID=19396927
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030044340A (ko) * | 2001-11-29 | 2003-06-09 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조방법 |
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-
1994
- 1994-11-02 KR KR1019940028661A patent/KR0170436B1/ko not_active IP Right Cessation
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