JP2002164537A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2002164537A JP2002164537A JP2000363206A JP2000363206A JP2002164537A JP 2002164537 A JP2002164537 A JP 2002164537A JP 2000363206 A JP2000363206 A JP 2000363206A JP 2000363206 A JP2000363206 A JP 2000363206A JP 2002164537 A JP2002164537 A JP 2002164537A
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Abstract
(57)【要約】
【課題】 トランジスタの性能を維持しつつＧＩＤＬの
発生を抑制できる半導体装置及びその製造方法を提供す
る。 【解決手段】 本発明に係る半導体装置の製造方法は、
シリコン基板１の表面上にゲート酸化膜２を形成する工
程と、このゲート酸化膜上にポリシリコン膜を堆積し、
これをエッチングすることにより、ゲート酸化膜上に、
側壁下の端部にノッチ３ｂが形成されたゲート電極３を
形成する工程と、このゲート電極のノッチの部分を酸化
することにより、該ノッチの部分におけるゲート酸化膜
の膜厚をゲート電極の中央下におけるゲート酸化膜の膜
厚より厚くする工程と、シリコン基板１のソース／ドレ
イン領域に不純物拡散層６，７を形成する工程と、を具
備する。ゲート電極３の下面の幅はゲート電極の上面の
幅より狭く形成されている。
発生を抑制できる半導体装置及びその製造方法を提供す
る。 【解決手段】 本発明に係る半導体装置の製造方法は、
シリコン基板１の表面上にゲート酸化膜２を形成する工
程と、このゲート酸化膜上にポリシリコン膜を堆積し、
これをエッチングすることにより、ゲート酸化膜上に、
側壁下の端部にノッチ３ｂが形成されたゲート電極３を
形成する工程と、このゲート電極のノッチの部分を酸化
することにより、該ノッチの部分におけるゲート酸化膜
の膜厚をゲート電極の中央下におけるゲート酸化膜の膜
厚より厚くする工程と、シリコン基板１のソース／ドレ
イン領域に不純物拡散層６，７を形成する工程と、を具
備する。ゲート電極３の下面の幅はゲート電極の上面の
幅より狭く形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係わり、特に、ＧＩＤＬの発生を抑制でき
る半導体装置及びその製造方法に関する。
の製造方法に係わり、特に、ＧＩＤＬの発生を抑制でき
る半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】図９は、従来の半導体装置を示す断面図
である。シリコン基板１０１の表面上にはゲート酸化膜
１０２が形成されており、このゲート酸化膜１０２上に
はゲート電極１０３が形成されている。ゲート電極１０
３の側壁にはシリコン酸化膜などからなるサイドウォー
ル１０５が形成されている。また、シリコン基板１０１
のＬＤＤ（lightly doped drain）領域もしくはＳＤＥ
領域には低濃度の不純物拡散層１０４が形成されてい
る。シリコン基板１０１のソース／ドレイン領域には不
純物拡散層１０６，１０７が形成されている。
である。シリコン基板１０１の表面上にはゲート酸化膜
１０２が形成されており、このゲート酸化膜１０２上に
はゲート電極１０３が形成されている。ゲート電極１０
３の側壁にはシリコン酸化膜などからなるサイドウォー
ル１０５が形成されている。また、シリコン基板１０１
のＬＤＤ（lightly doped drain）領域もしくはＳＤＥ
領域には低濃度の不純物拡散層１０４が形成されてい
る。シリコン基板１０１のソース／ドレイン領域には不
純物拡散層１０６，１０７が形成されている。
【０００３】
【発明が解決しようとする課題】ところで、上記従来の
半導体装置では、ゲート電極１０３の側壁下に位置する
ゲート酸化膜１０２の厚さがゲート電極の中央下に位置
するゲート酸化膜の厚さと同程度の厚さで形成されてい
るため、ＧＩＤＬ(gate induced drain leakage)といっ
たリーク電流が発生することがある。
半導体装置では、ゲート電極１０３の側壁下に位置する
ゲート酸化膜１０２の厚さがゲート電極の中央下に位置
するゲート酸化膜の厚さと同程度の厚さで形成されてい
るため、ＧＩＤＬ(gate induced drain leakage)といっ
たリーク電流が発生することがある。
【０００４】このＧＩＤＬの発生を抑制する一つの方法
としては、ＳＤＥ領域の不純物拡散層１０４の不純物濃
度を低くすることが考えられる。しかし、この不純物濃
度をＧＩＤＬの発生を抑制できる程度まで低くすると、
トランジスタの能力が低下してしまい、必要なトランジ
スタの性能を得ることができない。
としては、ＳＤＥ領域の不純物拡散層１０４の不純物濃
度を低くすることが考えられる。しかし、この不純物濃
度をＧＩＤＬの発生を抑制できる程度まで低くすると、
トランジスタの能力が低下してしまい、必要なトランジ
スタの性能を得ることができない。
【０００５】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、トランジスタの性能を維
持しつつＧＩＤＬの発生を抑制できる半導体装置及びそ
の製造方法を提供することにある。
れたものであり、その目的は、トランジスタの性能を維
持しつつＧＩＤＬの発生を抑制できる半導体装置及びそ
の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係る半導体装置は、半導体基板の表面上に
形成されたゲート絶縁膜と、このゲート絶縁膜上に形成
され、側壁下の端部にノッチが形成されたゲート電極
と、半導体基板のソース／ドレイン領域に形成された不
純物拡散層と、を具備し、上記ゲート電極の下面の幅は
ゲート電極の上面の幅より狭く形成されており、上記ノ
ッチの部分におけるゲート絶縁膜はゲート電極の中央下
のゲート絶縁膜より厚く形成されていることを特徴とす
る。
め、本発明に係る半導体装置は、半導体基板の表面上に
形成されたゲート絶縁膜と、このゲート絶縁膜上に形成
され、側壁下の端部にノッチが形成されたゲート電極
と、半導体基板のソース／ドレイン領域に形成された不
純物拡散層と、を具備し、上記ゲート電極の下面の幅は
ゲート電極の上面の幅より狭く形成されており、上記ノ
ッチの部分におけるゲート絶縁膜はゲート電極の中央下
のゲート絶縁膜より厚く形成されていることを特徴とす
る。
【０００７】また、本発明に係る半導体装置において
は、上記ゲート電極の側壁下の端部がテーパー形状とな
っていることも可能である。また、本発明に係る半導体
装置においては、上記ゲート電極の側壁下の端部に位置
するゲート絶縁膜がバーズビーク形状を有していること
も可能である。
は、上記ゲート電極の側壁下の端部がテーパー形状とな
っていることも可能である。また、本発明に係る半導体
装置においては、上記ゲート電極の側壁下の端部に位置
するゲート絶縁膜がバーズビーク形状を有していること
も可能である。
【０００８】また、本発明に係る半導体装置において、
上記ゲート電極は、上層と下層からなる２層構造を有
し、上層の不純物濃度より下層の不純物濃度が高く形成
されていることも可能である。
上記ゲート電極は、上層と下層からなる２層構造を有
し、上層の不純物濃度より下層の不純物濃度が高く形成
されていることも可能である。
【０００９】本発明に係る半導体装置の製造方法は、半
導体基板の表面上にゲート絶縁膜を形成する工程と、こ
のゲート絶縁膜上に導電層を堆積し、この導電層をエッ
チングすることにより、ゲート絶縁膜上に、側壁下の端
部にノッチが形成されたゲート電極を形成する工程と、
このゲート電極のノッチの部分を酸化することにより、
該ノッチの部分におけるゲート絶縁膜の膜厚をゲート電
極の中央下におけるゲート絶縁膜の膜厚より厚くする工
程と、半導体基板のソース／ドレイン領域に不純物拡散
層を形成する工程と、を具備し、上記ゲート電極の下面
の幅はゲート電極の上面の幅より狭く形成されているこ
とを特徴とする。
導体基板の表面上にゲート絶縁膜を形成する工程と、こ
のゲート絶縁膜上に導電層を堆積し、この導電層をエッ
チングすることにより、ゲート絶縁膜上に、側壁下の端
部にノッチが形成されたゲート電極を形成する工程と、
このゲート電極のノッチの部分を酸化することにより、
該ノッチの部分におけるゲート絶縁膜の膜厚をゲート電
極の中央下におけるゲート絶縁膜の膜厚より厚くする工
程と、半導体基板のソース／ドレイン領域に不純物拡散
層を形成する工程と、を具備し、上記ゲート電極の下面
の幅はゲート電極の上面の幅より狭く形成されているこ
とを特徴とする。
【００１０】上記半導体装置の製造方法によれば、導電
層をエッチングしてゲート電極を形成する際、ゲート電
極の側壁下の端部にノッチを形成している。このため、
その後の半導体基板を短時間で酸化することにより、ゲ
ート電極の下端部に膜厚の厚いゲート絶縁膜を効率的に
形成することができる。これにより、ＧＩＤＬといった
リーク電流の発生を抑制することができる。
層をエッチングしてゲート電極を形成する際、ゲート電
極の側壁下の端部にノッチを形成している。このため、
その後の半導体基板を短時間で酸化することにより、ゲ
ート電極の下端部に膜厚の厚いゲート絶縁膜を効率的に
形成することができる。これにより、ＧＩＤＬといった
リーク電流の発生を抑制することができる。
【００１１】本発明に係る半導体装置の製造方法は、半
導体基板の表面上にゲート絶縁膜を形成する工程と、こ
のゲート絶縁膜上に第１の導電層を堆積し、第１の導電
層上に第２の導電層を堆積し、第１及び第２の導電層を
エッチングすることにより、ゲート絶縁膜上に、側壁下
の端部にノッチが形成されたゲート電極を形成する工程
と、このゲート電極のノッチの部分を酸化することによ
り、該ノッチの部分におけるゲート絶縁膜の膜厚をゲー
ト電極の中央下におけるゲート絶縁膜の膜厚より厚くす
る工程と、半導体基板のソース／ドレイン領域に不純物
拡散層を形成する工程と、を具備し、第１の導電層の不
純物濃度が第２の導電層の不純物濃度より高く形成され
ており、上記ノッチは第１の導電層部分に形成されたも
のであり、上記ゲート電極の下面の幅はゲート電極の上
面の幅より狭く形成されていることを特徴とする。
導体基板の表面上にゲート絶縁膜を形成する工程と、こ
のゲート絶縁膜上に第１の導電層を堆積し、第１の導電
層上に第２の導電層を堆積し、第１及び第２の導電層を
エッチングすることにより、ゲート絶縁膜上に、側壁下
の端部にノッチが形成されたゲート電極を形成する工程
と、このゲート電極のノッチの部分を酸化することによ
り、該ノッチの部分におけるゲート絶縁膜の膜厚をゲー
ト電極の中央下におけるゲート絶縁膜の膜厚より厚くす
る工程と、半導体基板のソース／ドレイン領域に不純物
拡散層を形成する工程と、を具備し、第１の導電層の不
純物濃度が第２の導電層の不純物濃度より高く形成され
ており、上記ノッチは第１の導電層部分に形成されたも
のであり、上記ゲート電極の下面の幅はゲート電極の上
面の幅より狭く形成されていることを特徴とする。
【００１２】上記半導体装置の製造方法によれば、ゲー
ト電極にノッチが入りやすいように、ゲート電極を２層
構造とし、第１の導電層の不純物濃度を第２の導電層の
不純物濃度より高くすることにより、第１の導電層のエ
ッチングレートを速くすることができる。その結果、ゲ
ート電極の側壁下の端部に容易にノッチを入れることが
できる。これと共に、その後のゲート電極のノッチの部
分を酸化する際においても不純物濃度の高い第１の導電
層の方が酸化レートを速くすることができるため、ゲー
ト電極の下端部に膜厚の厚いゲート絶縁膜を効率的に形
成することが可能となる。従って、ＧＩＤＬといったリ
ーク電流の発生を抑制することができる。
ト電極にノッチが入りやすいように、ゲート電極を２層
構造とし、第１の導電層の不純物濃度を第２の導電層の
不純物濃度より高くすることにより、第１の導電層のエ
ッチングレートを速くすることができる。その結果、ゲ
ート電極の側壁下の端部に容易にノッチを入れることが
できる。これと共に、その後のゲート電極のノッチの部
分を酸化する際においても不純物濃度の高い第１の導電
層の方が酸化レートを速くすることができるため、ゲー
ト電極の下端部に膜厚の厚いゲート絶縁膜を効率的に形
成することが可能となる。従って、ＧＩＤＬといったリ
ーク電流の発生を抑制することができる。
【００１３】また、本発明に係る半導体装置の製造方法
においては、上記ゲート電極の側壁下の端部がテーパー
形状となっていることも可能である。また、本発明に係
る半導体装置の製造方法においては、上記ゲート電極の
側壁下の端部に位置するゲート絶縁膜がバーズビーク形
状を有していることも可能である。
においては、上記ゲート電極の側壁下の端部がテーパー
形状となっていることも可能である。また、本発明に係
る半導体装置の製造方法においては、上記ゲート電極の
側壁下の端部に位置するゲート絶縁膜がバーズビーク形
状を有していることも可能である。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図１〜図４は、本発明に係
る第１の実施の形態による半導体装置の製造方法を示す
断面図である。
施の形態について説明する。図１〜図４は、本発明に係
る第１の実施の形態による半導体装置の製造方法を示す
断面図である。
【００１５】まず、図１に示すように、シリコン基板１
の表面に熱酸化法によりゲート酸化膜２を形成する。次
に、ゲート酸化膜２上にＣＶＤ（Chemical Vapor Depos
ition）法によりポリシリコン膜３ａを堆積する。この
後、このポリシリコン膜３ａ上にフォトレジストを塗布
し、このフォトレジストをパターニングすることによ
り、ポリシリコン膜３ａ上にはレジストパターン８が形
成される。
の表面に熱酸化法によりゲート酸化膜２を形成する。次
に、ゲート酸化膜２上にＣＶＤ（Chemical Vapor Depos
ition）法によりポリシリコン膜３ａを堆積する。この
後、このポリシリコン膜３ａ上にフォトレジストを塗布
し、このフォトレジストをパターニングすることによ
り、ポリシリコン膜３ａ上にはレジストパターン８が形
成される。
【００１６】次に、図２に示すように、レジストパター
ン８をマスクとしてポリシリコン膜３ａをエッチングす
ることにより、ゲート酸化膜２上にはポリシリコン膜か
らなるゲート電極３が形成される。この際のエッチング
において、ゲート電極３の側壁（側面）下の端部にはノ
ッチ３ｂが形成される。このノッチ３ｂは、ゲート電極
の側壁下の端部がゲート電極の内側に過剰にエッチング
された部分であり、ゲート電極の下端部はテーパー形状
となっている。即ち、ゲート電極３ａの側壁における上
部から下部にかけてのエッチング面は平らであるが、側
壁下の端部では内側に削られた状態となっており、ゲー
ト電極の下面（底面）の幅はゲート電極の上面の幅より
狭く形成される。
ン８をマスクとしてポリシリコン膜３ａをエッチングす
ることにより、ゲート酸化膜２上にはポリシリコン膜か
らなるゲート電極３が形成される。この際のエッチング
において、ゲート電極３の側壁（側面）下の端部にはノ
ッチ３ｂが形成される。このノッチ３ｂは、ゲート電極
の側壁下の端部がゲート電極の内側に過剰にエッチング
された部分であり、ゲート電極の下端部はテーパー形状
となっている。即ち、ゲート電極３ａの側壁における上
部から下部にかけてのエッチング面は平らであるが、側
壁下の端部では内側に削られた状態となっており、ゲー
ト電極の下面（底面）の幅はゲート電極の上面の幅より
狭く形成される。
【００１７】なお、この際のエッチング条件は、ゲート
電極が上述した形状となるような条件であれば種々の条
件を用いることが可能であるが、例えば、第１段階とし
て、ＨＢｒ、塩素、酸素系のガスを用いエッチングを開
始し、ゲート電極を下地のゲート絶縁膜に達するまで垂
直に加工した後、ＨＢｒ、酸素系のガスに変更しエッチ
ングを続行することも可能である。
電極が上述した形状となるような条件であれば種々の条
件を用いることが可能であるが、例えば、第１段階とし
て、ＨＢｒ、塩素、酸素系のガスを用いエッチングを開
始し、ゲート電極を下地のゲート絶縁膜に達するまで垂
直に加工した後、ＨＢｒ、酸素系のガスに変更しエッチ
ングを続行することも可能である。
【００１８】この後、図３に示すように、レジストパタ
ーン８を剥離した後、シリコン基板１の表面にライト酸
化（熱酸化）を施す。この際の酸化条件は、ノッチの部
分が酸化膜により全て埋め込まれるような膜厚が必要で
あり、例えば７６０℃から８５０℃のドライ酸化を用い
る事が好ましい。これにより、ゲート電極３の側壁下の
ノッチ３ｂにバーズビーク形状の酸化膜が形成され、ゲ
ート電極の側壁下に位置するゲート酸化膜２の厚さがゲ
ート電極の中央下に位置するゲート酸化膜の厚さより厚
く形成される。
ーン８を剥離した後、シリコン基板１の表面にライト酸
化（熱酸化）を施す。この際の酸化条件は、ノッチの部
分が酸化膜により全て埋め込まれるような膜厚が必要で
あり、例えば７６０℃から８５０℃のドライ酸化を用い
る事が好ましい。これにより、ゲート電極３の側壁下の
ノッチ３ｂにバーズビーク形状の酸化膜が形成され、ゲ
ート電極の側壁下に位置するゲート酸化膜２の厚さがゲ
ート電極の中央下に位置するゲート酸化膜の厚さより厚
く形成される。
【００１９】次に、図４に示すように、ゲート電極３を
マスクとしてシリコン基板１のＬＤＤ領域又はＳＤＥ領
域に低濃度の不純物イオンをイオン注入する。この後、
ゲート電極３を含む全面上にシリコン窒化膜を堆積し、
このシリコン窒化膜をエッチバックすることにより、ゲ
ート電極の側壁にはシリコン窒化膜からなるサイドウォ
ール５が形成される。
マスクとしてシリコン基板１のＬＤＤ領域又はＳＤＥ領
域に低濃度の不純物イオンをイオン注入する。この後、
ゲート電極３を含む全面上にシリコン窒化膜を堆積し、
このシリコン窒化膜をエッチバックすることにより、ゲ
ート電極の側壁にはシリコン窒化膜からなるサイドウォ
ール５が形成される。
【００２０】次に、サイドウォール５及びゲート電極３
をマスクとしてシリコン基板１のソース／ドレイン領域
に不純物イオンをイオン注入する。この後、シリコン基
板１に熱処理を施すことにより、シリコン基板１には、
ソース／ドレイン領域の拡散層６，７が形成され、ＳＤ
Ｅ領域には低濃度の不純物拡散層４が形成される。
をマスクとしてシリコン基板１のソース／ドレイン領域
に不純物イオンをイオン注入する。この後、シリコン基
板１に熱処理を施すことにより、シリコン基板１には、
ソース／ドレイン領域の拡散層６，７が形成され、ＳＤ
Ｅ領域には低濃度の不純物拡散層４が形成される。
【００２１】上記第１の実施の形態によれば、ポリシリ
コン膜３ａをパターニングしてゲート電極３を形成する
際、ゲート電極３の側壁下の端部にノッチ３ｂを形成し
ている。このため、その後の短時間のライト酸化によ
り、ゲート電極の下端部に比較的大きなバーズビーク形
状の酸化膜を効率的に形成することができる。このよう
にゲート電極３の側壁下に位置するゲート酸化膜２の厚
さをゲート電極の中央下に位置するゲート酸化膜の厚さ
に比べて厚く形成することにより、ＧＩＤＬといったリ
ーク電流の発生を抑制することができる。
コン膜３ａをパターニングしてゲート電極３を形成する
際、ゲート電極３の側壁下の端部にノッチ３ｂを形成し
ている。このため、その後の短時間のライト酸化によ
り、ゲート電極の下端部に比較的大きなバーズビーク形
状の酸化膜を効率的に形成することができる。このよう
にゲート電極３の側壁下に位置するゲート酸化膜２の厚
さをゲート電極の中央下に位置するゲート酸化膜の厚さ
に比べて厚く形成することにより、ＧＩＤＬといったリ
ーク電流の発生を抑制することができる。
【００２２】また、バーズビーク形状の酸化膜を短時間
のライト酸化により形成しているため、それより前工程
で形成されている拡散層やチャネル領域の不純物の再分
布を抑制することができる。
のライト酸化により形成しているため、それより前工程
で形成されている拡散層やチャネル領域の不純物の再分
布を抑制することができる。
【００２３】図５〜図８は、本発明に係る第２の実施の
形態による半導体装置の製造方法を示す断面図である。
形態による半導体装置の製造方法を示す断面図である。
【００２４】まず、図５に示すように、シリコン基板１
の表面に熱酸化法によりゲート酸化膜２を形成する。次
に、ゲート酸化膜２上にＣＶＤ法により高濃度の不純物
が導入された第１のポリシリコン膜１３ａを堆積する。
この後、第１のポリシリコン膜１３ａ上にＣＶＤ法によ
り第１のポリシリコン膜より低濃度の不純物が導入され
た第２のポリシリコン膜１３ｂを堆積する。なお、第１
のポリシリコン膜１３ａの不純物濃度は、４×１０20ｃ
ｍ-3〜１×１０21ｃｍ-3程度が好ましく、第２のポリシ
リコン膜１３ｂの不純物濃度は１×１０19ｃｍ-3〜１×
１０20ｃｍ-3程度が好ましい。次に、第２のポリシリコ
ン膜１３ｂ上にフォトレジストを塗布し、このフォトレ
ジストをパターニングすることにより、第２のポリシリ
コン膜１３ｂ上にはレジストパターン８が形成される。
の表面に熱酸化法によりゲート酸化膜２を形成する。次
に、ゲート酸化膜２上にＣＶＤ法により高濃度の不純物
が導入された第１のポリシリコン膜１３ａを堆積する。
この後、第１のポリシリコン膜１３ａ上にＣＶＤ法によ
り第１のポリシリコン膜より低濃度の不純物が導入され
た第２のポリシリコン膜１３ｂを堆積する。なお、第１
のポリシリコン膜１３ａの不純物濃度は、４×１０20ｃ
ｍ-3〜１×１０21ｃｍ-3程度が好ましく、第２のポリシ
リコン膜１３ｂの不純物濃度は１×１０19ｃｍ-3〜１×
１０20ｃｍ-3程度が好ましい。次に、第２のポリシリコ
ン膜１３ｂ上にフォトレジストを塗布し、このフォトレ
ジストをパターニングすることにより、第２のポリシリ
コン膜１３ｂ上にはレジストパターン８が形成される。
【００２５】この後、図６に示すように、レジストパタ
ーン８をマスクとして第１及び第２のポリシリコン膜１
３ａ，１３ｂをエッチングすることにより、ゲート酸化
膜２上には第１及び第２のポリシリコン膜からなるゲー
ト電極１３が形成される。この際、上述したように第１
のポリシリコン膜１３ａの不純物濃度を第２のポリシリ
コン膜１３ｂのそれより高くしているため、第１のポリ
シリコン膜１３ａのエッチングレートは第２のポリシリ
コン膜１３ｂのそれより速くなっている。従って、ゲー
ト電極１３の側壁（側面）下の端部にはノッチ１３ｃが
形成される。このノッチ３ｂは、第１のポリシリコン膜
１３ａの部分に位置しており、ゲート電極の側壁下の端
部がゲート電極の内側に過剰にエッチングされた部分で
あり、ゲート電極の下端部はテーパー形状となってい
る。即ち、ゲート電極３ａの側壁における上部から下部
にかけてのエッチング面は平らであるが、側壁下の端部
では内側に削られた状態となっており、ゲート電極の下
面（底面）の幅はゲート電極の上面の幅より狭く形成さ
れる。
ーン８をマスクとして第１及び第２のポリシリコン膜１
３ａ，１３ｂをエッチングすることにより、ゲート酸化
膜２上には第１及び第２のポリシリコン膜からなるゲー
ト電極１３が形成される。この際、上述したように第１
のポリシリコン膜１３ａの不純物濃度を第２のポリシリ
コン膜１３ｂのそれより高くしているため、第１のポリ
シリコン膜１３ａのエッチングレートは第２のポリシリ
コン膜１３ｂのそれより速くなっている。従って、ゲー
ト電極１３の側壁（側面）下の端部にはノッチ１３ｃが
形成される。このノッチ３ｂは、第１のポリシリコン膜
１３ａの部分に位置しており、ゲート電極の側壁下の端
部がゲート電極の内側に過剰にエッチングされた部分で
あり、ゲート電極の下端部はテーパー形状となってい
る。即ち、ゲート電極３ａの側壁における上部から下部
にかけてのエッチング面は平らであるが、側壁下の端部
では内側に削られた状態となっており、ゲート電極の下
面（底面）の幅はゲート電極の上面の幅より狭く形成さ
れる。
【００２６】次に、図７に示すように、レジストパター
ン８を剥離した後、シリコン基板１の表面にライト酸化
（熱酸化）を施す。この際の酸化条件は、ノッチの部分
が酸化膜により全て埋め込まれるような膜厚が必要であ
り、例えば７６０℃から８５０℃のドライ酸化を用いる
事が好ましい。これにより、ゲート電極１３の側壁下の
ノッチ１３ｃにバーズビーク形状の酸化膜が形成され、
ゲート電極の側壁下に位置するゲート酸化膜２の厚さが
ゲート電極の中央下に位置するゲート酸化膜の厚さより
厚く形成される。
ン８を剥離した後、シリコン基板１の表面にライト酸化
（熱酸化）を施す。この際の酸化条件は、ノッチの部分
が酸化膜により全て埋め込まれるような膜厚が必要であ
り、例えば７６０℃から８５０℃のドライ酸化を用いる
事が好ましい。これにより、ゲート電極１３の側壁下の
ノッチ１３ｃにバーズビーク形状の酸化膜が形成され、
ゲート電極の側壁下に位置するゲート酸化膜２の厚さが
ゲート電極の中央下に位置するゲート酸化膜の厚さより
厚く形成される。
【００２７】この後は上記第１の実施の形態と同様の工
程が施される。すなわち、図８に示すように、ゲート電
極１３をマスクとしてシリコン基板１のＬＤＤ領域又は
ＳＤＥ領域に低濃度の不純物イオンをイオン注入する。
この後、ゲート電極１３を含む全面上にシリコン窒化膜
を堆積し、このシリコン窒化膜をエッチバックすること
により、ゲート電極の側壁にはシリコン窒化膜からなる
サイドウォール５が形成される。
程が施される。すなわち、図８に示すように、ゲート電
極１３をマスクとしてシリコン基板１のＬＤＤ領域又は
ＳＤＥ領域に低濃度の不純物イオンをイオン注入する。
この後、ゲート電極１３を含む全面上にシリコン窒化膜
を堆積し、このシリコン窒化膜をエッチバックすること
により、ゲート電極の側壁にはシリコン窒化膜からなる
サイドウォール５が形成される。
【００２８】次に、サイドウォール５及びゲート電極３
をマスクとしてシリコン基板１のソース／ドレイン領域
に不純物イオンをイオン注入する。この後、シリコン基
板１に熱処理を施すことにより、シリコン基板１には、
ソース／ドレイン領域の拡散層６，７が形成され、ＳＤ
Ｅ領域には低濃度の不純物拡散層４が形成される。
をマスクとしてシリコン基板１のソース／ドレイン領域
に不純物イオンをイオン注入する。この後、シリコン基
板１に熱処理を施すことにより、シリコン基板１には、
ソース／ドレイン領域の拡散層６，７が形成され、ＳＤ
Ｅ領域には低濃度の不純物拡散層４が形成される。
【００２９】上記第２の実施の形態においても第１の実
施の形態と同様の効果を得ることができる。すなわち、
ゲート電極にノッチが入りやすいように、ゲート電極を
２膜構造とし、下膜の不純物濃度を上膜の不純物濃度よ
り高くすることにより、下膜のポリシリコン膜のエッチ
ングレートを速くしている。これと共に、その後のライ
ト酸化においても不純物濃度の高い下膜の方が酸化レー
トを速くすることができるため、ゲート酸化膜における
バーズビークを効率的に短時間で形成することが可能と
なる。
施の形態と同様の効果を得ることができる。すなわち、
ゲート電極にノッチが入りやすいように、ゲート電極を
２膜構造とし、下膜の不純物濃度を上膜の不純物濃度よ
り高くすることにより、下膜のポリシリコン膜のエッチ
ングレートを速くしている。これと共に、その後のライ
ト酸化においても不純物濃度の高い下膜の方が酸化レー
トを速くすることができるため、ゲート酸化膜における
バーズビークを効率的に短時間で形成することが可能と
なる。
【００３０】尚、本発明は上記第１及び第２の実施の形
態に限定されず、種々変更して実施することが可能であ
る。例えば、上記第２の実施の形態では、ゲート酸化膜
２上にＣＶＤ法により高濃度の不純物が導入された第１
のポリシリコン膜１３ａを堆積しているが、ゲート酸化
膜２上に不純物が導入されていない第１のポリシリコン
膜１３ａを堆積した後、第１のポリシリコン膜１３ａに
高濃度の不純物をイオン注入等により導入することも可
能である。
態に限定されず、種々変更して実施することが可能であ
る。例えば、上記第２の実施の形態では、ゲート酸化膜
２上にＣＶＤ法により高濃度の不純物が導入された第１
のポリシリコン膜１３ａを堆積しているが、ゲート酸化
膜２上に不純物が導入されていない第１のポリシリコン
膜１３ａを堆積した後、第１のポリシリコン膜１３ａに
高濃度の不純物をイオン注入等により導入することも可
能である。
【００３１】また、上記第２の実施の形態では、第１の
ポリシリコン膜１３ａ上にＣＶＤ法により第１のポリシ
リコン膜より低濃度の不純物が導入された第２のポリシ
リコン膜１３ｂを堆積しているが、第１のポリシリコン
膜１３ａ上に不純物が導入されていない第２のポリシリ
コン膜１３ｂを堆積した後、第２のポリシリコン膜１３
ｂに第１のポリシリコン膜より低濃度の不純物をイオン
注入等により導入することも可能である。
ポリシリコン膜１３ａ上にＣＶＤ法により第１のポリシ
リコン膜より低濃度の不純物が導入された第２のポリシ
リコン膜１３ｂを堆積しているが、第１のポリシリコン
膜１３ａ上に不純物が導入されていない第２のポリシリ
コン膜１３ｂを堆積した後、第２のポリシリコン膜１３
ｂに第１のポリシリコン膜より低濃度の不純物をイオン
注入等により導入することも可能である。
【００３２】
【発明の効果】以上説明したように本発明によれば、ゲ
ート電極の側壁下の端部にノッチを形成し、ゲート電極
の側壁下の端部に膜厚の厚いゲート絶縁膜を形成してい
る。したがって、トランジスタの性能を維持しつつＧＩ
ＤＬの発生を抑制できる半導体装置及びその製造方法を
提供することができる。
ート電極の側壁下の端部にノッチを形成し、ゲート電極
の側壁下の端部に膜厚の厚いゲート絶縁膜を形成してい
る。したがって、トランジスタの性能を維持しつつＧＩ
ＤＬの発生を抑制できる半導体装置及びその製造方法を
提供することができる。
【図１】本発明に係る第１の実施の形態による半導体装
置の製造方法を示す断面図である。
置の製造方法を示す断面図である。
【図２】本発明に係る第１の実施の形態による半導体装
置の製造方法を示すものであり、図１の次の工程を示す
断面図である。
置の製造方法を示すものであり、図１の次の工程を示す
断面図である。
【図３】本発明に係る第１の実施の形態による半導体装
置の製造方法を示すものであり、図２の次の工程を示す
断面図である。
置の製造方法を示すものであり、図２の次の工程を示す
断面図である。
【図４】本発明に係る第１の実施の形態による半導体装
置の製造方法を示すものであり、図３の次の工程を示す
断面図である。
置の製造方法を示すものであり、図３の次の工程を示す
断面図である。
【図５】本発明に係る第２の実施の形態による半導体装
置の製造方法を示す断面図である。
置の製造方法を示す断面図である。
【図６】本発明に係る第２の実施の形態による半導体装
置の製造方法を示すものであり、図５の次の工程を示す
断面図である。
置の製造方法を示すものであり、図５の次の工程を示す
断面図である。
【図７】本発明に係る第２の実施の形態による半導体装
置の製造方法を示すものであり、図６の次の工程を示す
断面図である。
置の製造方法を示すものであり、図６の次の工程を示す
断面図である。
【図８】本発明に係る第２の実施の形態による半導体装
置の製造方法を示すものであり、図７の次の工程を示す
断面図である。
置の製造方法を示すものであり、図７の次の工程を示す
断面図である。
【図９】従来の半導体装置を示す断面図である。
１，１０１…シリコン基板 ２，１０２…ゲート酸化膜 ３，１０３…ゲート電極 ３ａ…ポリシリコン膜 ３ｂ…ノッチ ４，１０４…ＳＤＥ領域の低濃度の不純物拡散層 ５，１０５…サイドウォール ６，７，１０６，１０７…ソース／ドレイン領域の拡散
層 ８…レジストパターン １３…ゲート電極 １３ａ…第１のポリシリコン膜 １３ｂ…第２のポリシリコン膜
層 ８…レジストパターン １３…ゲート電極 １３ａ…第１のポリシリコン膜 １３ｂ…第２のポリシリコン膜
Claims (8)
- 【請求項１】 半導体基板の表面上に形成されたゲート
絶縁膜と、 このゲート絶縁膜上に形成され、側壁下の端部にノッチ
が形成されたゲート電極と、 半導体基板のソース／ドレイン領域に形成された不純物
拡散層と、 を具備し、 上記ゲート電極の下面の幅はゲート電極の上面の幅より
狭く形成されており、上記ノッチの部分におけるゲート
絶縁膜はゲート電極の中央下のゲート絶縁膜より厚く形
成されていることを特徴とする半導体装置。 - 【請求項２】 上記ゲート電極の側壁下の端部がテーパ
ー形状となっていることを特徴とする請求項１記載の半
導体装置。 - 【請求項３】 上記ゲート電極の側壁下の端部に位置す
るゲート絶縁膜がバーズビーク形状を有していることを
特徴とする請求項１又は２記載の半導体装置。 - 【請求項４】 上記ゲート電極は、上層と下層からなる
２層構造を有し、上層の不純物濃度より下層の不純物濃
度が高く形成されていることを特徴とする請求項１〜３
のうちいずれか１項記載の半導体装置。 - 【請求項５】 半導体基板の表面上にゲート絶縁膜を形
成する工程と、 このゲート絶縁膜上に導電層を堆積し、この導電層をエ
ッチングすることにより、ゲート絶縁膜上に、側壁下の
端部にノッチが形成されたゲート電極を形成する工程
と、 このゲート電極のノッチの部分を酸化することにより、
該ノッチの部分におけるゲート絶縁膜の膜厚をゲート電
極の中央下におけるゲート絶縁膜の膜厚より厚くする工
程と、 半導体基板のソース／ドレイン領域に不純物拡散層を形
成する工程と、 を具備し、 上記ゲート電極の下面の幅はゲート電極の上面の幅より
狭く形成されていることを特徴とする半導体装置の製造
方法。 - 【請求項６】 半導体基板の表面上にゲート絶縁膜を形
成する工程と、 このゲート絶縁膜上に第１の導電層を堆積し、第１の導
電層上に第２の導電層を堆積し、第１及び第２の導電層
をエッチングすることにより、ゲート絶縁膜上に、側壁
下の端部にノッチが形成されたゲート電極を形成する工
程と、 このゲート電極のノッチの部分を酸化することにより、
該ノッチの部分におけるゲート絶縁膜の膜厚をゲート電
極の中央下におけるゲート絶縁膜の膜厚より厚くする工
程と、 半導体基板のソース／ドレイン領域に不純物拡散層を形
成する工程と、 を具備し、 第１の導電層の不純物濃度が第２の導電層の不純物濃度
より高く形成されており、上記ノッチは第１の導電層部
分に形成されたものであり、上記ゲート電極の下面の幅
はゲート電極の上面の幅より狭く形成されていることを
特徴とする半導体装置の製造方法。 - 【請求項７】 上記ゲート電極の側壁下の端部がテーパ
ー形状となっていることを特徴とする請求項５又は６記
載の半導体装置の製造方法。 - 【請求項８】 上記ゲート電極の側壁下の端部に位置す
るゲート絶縁膜がバーズビーク形状を有していることを
特徴とする請求項５〜７のうちいずれか１項記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000363206A JP2002164537A (ja) | 2000-11-29 | 2000-11-29 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000363206A JP2002164537A (ja) | 2000-11-29 | 2000-11-29 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002164537A true JP2002164537A (ja) | 2002-06-07 |
Family
ID=18834353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000363206A Withdrawn JP2002164537A (ja) | 2000-11-29 | 2000-11-29 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002164537A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100538194B1 (ko) * | 2002-09-18 | 2005-12-22 | 가부시끼가이샤 르네사스 테크놀로지 | 반도체 장치 및 그 제조 방법 |
| JP2010021239A (ja) * | 2008-07-09 | 2010-01-28 | Sony Corp | 半導体装置の製造方法及び半導体装置 |
| CN101447514B (zh) * | 2008-12-30 | 2012-06-20 | 上海宏力半导体制造有限公司 | 金属氧化物半导体场效应晶体管 |
| CN103456631A (zh) * | 2012-05-30 | 2013-12-18 | 上海华虹Nec电子有限公司 | 一种低压ldmos器件的制造方法 |
| CN104992943A (zh) * | 2015-05-25 | 2015-10-21 | 上海华虹宏力半导体制造有限公司 | Sonos存储器的制作工艺方法 |
| CN110112065A (zh) * | 2019-05-10 | 2019-08-09 | 德淮半导体有限公司 | 半导体器件及其形成方法 |
-
2000
- 2000-11-29 JP JP2000363206A patent/JP2002164537A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100538194B1 (ko) * | 2002-09-18 | 2005-12-22 | 가부시끼가이샤 르네사스 테크놀로지 | 반도체 장치 및 그 제조 방법 |
| US7045867B2 (en) | 2002-09-18 | 2006-05-16 | Renesas Technology Corp. | Semiconductor device of reduced gate overlap capacitance and method of manufacturing the semiconductor device |
| JP2010021239A (ja) * | 2008-07-09 | 2010-01-28 | Sony Corp | 半導体装置の製造方法及び半導体装置 |
| JP4548521B2 (ja) * | 2008-07-09 | 2010-09-22 | ソニー株式会社 | 半導体装置の製造方法及び半導体装置 |
| US8384166B2 (en) | 2008-07-09 | 2013-02-26 | Sony Corporation | Method for manufacturing semiconductor device and semiconductor device |
| CN101447514B (zh) * | 2008-12-30 | 2012-06-20 | 上海宏力半导体制造有限公司 | 金属氧化物半导体场效应晶体管 |
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| CN104992943B (zh) * | 2015-05-25 | 2017-10-24 | 上海华虹宏力半导体制造有限公司 | Sonos存储器的制作工艺方法 |
| CN110112065A (zh) * | 2019-05-10 | 2019-08-09 | 德淮半导体有限公司 | 半导体器件及其形成方法 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080205 |