JPH11274492A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11274492A JPH11274492A JP9529098A JP9529098A JPH11274492A JP H11274492 A JPH11274492 A JP H11274492A JP 9529098 A JP9529098 A JP 9529098A JP 9529098 A JP9529098 A JP 9529098A JP H11274492 A JPH11274492 A JP H11274492A
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Abstract
(57)【要約】
【課題】 ＭＯＳトランジスタを有する半導体装置にお
いて、ドレイン側の高濃度不純物拡散層をゲート電極か
ら十分に離間させることにより、素子特性低下を阻止す
る。 【解決手段】 段差を境にドレイン側が厚膜に形成され
たゲート電極（導電膜４）の側縁にドレイン側がソース
側に比して厚膜に形成されたサイドウォール９ａを形成
する。サイドウォール９ａをマスクとして不純物をイオ
ン注入することにより、ドレイン側に形成される高濃度
不純物拡散層１０をソース側よりも離間させることがで
きる。
いて、ドレイン側の高濃度不純物拡散層をゲート電極か
ら十分に離間させることにより、素子特性低下を阻止す
る。 【解決手段】 段差を境にドレイン側が厚膜に形成され
たゲート電極（導電膜４）の側縁にドレイン側がソース
側に比して厚膜に形成されたサイドウォール９ａを形成
する。サイドウォール９ａをマスクとして不純物をイオ
ン注入することにより、ドレイン側に形成される高濃度
不純物拡散層１０をソース側よりも離間させることがで
きる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にＬＤＤ構造を有するＭＯＳトランジス
タの不純物拡散層の形成方法に関するものである。
方法に関し、特にＬＤＤ構造を有するＭＯＳトランジス
タの不純物拡散層の形成方法に関するものである。
【０００２】
【従来の技術】ＭＯＳトランジスタにおいて、ドレイン
近傍の電界集中を緩和させるための構造としていわゆる
ＬＤＤ構造が知られている。このＬＤＤ構造はゲート電
極近傍の半導体基板の表面領域に低濃度の不純物拡散層
が形成された構造であって、これによりドレイン近傍に
おいて段階的に電界を生じさせることができる。
近傍の電界集中を緩和させるための構造としていわゆる
ＬＤＤ構造が知られている。このＬＤＤ構造はゲート電
極近傍の半導体基板の表面領域に低濃度の不純物拡散層
が形成された構造であって、これによりドレイン近傍に
おいて段階的に電界を生じさせることができる。
【０００３】このようなＬＤＤ構造を有するＭＯＳトラ
ンジスタを備え、素子分離にいわゆるＬＯＣＯＳ法（選
択酸化法）を用いた半導体装置の一般的な形成方法を、
図６及び図７を参照しながら説明する。
ンジスタを備え、素子分離にいわゆるＬＯＣＯＳ法（選
択酸化法）を用いた半導体装置の一般的な形成方法を、
図６及び図７を参照しながら説明する。
【０００４】先ず、図６（ａ）に示すように、素子分離
構造の形成を行うに際し、シリコン基板１０ｌの表面を
酸化させてパッド酸化膜１１２を形成した後、パッド酸
化膜１１２上に耐酸化性絶縁膜として一般的なシリコン
窒化膜１１１を形成する。
構造の形成を行うに際し、シリコン基板１０ｌの表面を
酸化させてパッド酸化膜１１２を形成した後、パッド酸
化膜１１２上に耐酸化性絶縁膜として一般的なシリコン
窒化膜１１１を形成する。
【０００５】次に、図６（ｂ）に示すように、公知のフ
ォトリソグラフィーにより素子分離領域のみを選択的に
開口するように、すなわち素子活性領域となる領域上に
図示せぬレジストパターンを形成する。そして、このレ
ジストパターンをマスクとしてシリコン窒化膜１１１を
ケミカルドライエッチング、ないしはリアクティブイオ
ンエッチングにより除去する。その後、酸素アッシン
グ、もしくは硫酸と過酸化水素水との混合薬液を用いる
ことによりレジストパターンを除去する。
ォトリソグラフィーにより素子分離領域のみを選択的に
開口するように、すなわち素子活性領域となる領域上に
図示せぬレジストパターンを形成する。そして、このレ
ジストパターンをマスクとしてシリコン窒化膜１１１を
ケミカルドライエッチング、ないしはリアクティブイオ
ンエッチングにより除去する。その後、酸素アッシン
グ、もしくは硫酸と過酸化水素水との混合薬液を用いる
ことによりレジストパターンを除去する。
【０００６】次に、図６（ｃ）に示すように、上述した
エッチングにより所定形状に形成されたシリコン窒化膜
１１１をマスクとして、フィールド酸化を行い、シリコ
ン窒化膜１１１で被覆されていない領域、すなわち素子
分離領域に厚いフィールド酸化膜１０２を形成する。
エッチングにより所定形状に形成されたシリコン窒化膜
１１１をマスクとして、フィールド酸化を行い、シリコ
ン窒化膜１１１で被覆されていない領域、すなわち素子
分離領域に厚いフィールド酸化膜１０２を形成する。
【０００７】次に、図６（ｄ）に示すように、素子活性
領域上のシリコン窒化膜１１１の除去を行い、続いてパ
ッド酸化膜１１２の除去を行うことによりフィ−ルド酸
化膜１０２による素子分離構造が完成する。そして、フ
ィ−ルド酸化膜１０２により素子活性領域が画定され
る。
領域上のシリコン窒化膜１１１の除去を行い、続いてパ
ッド酸化膜１１２の除去を行うことによりフィ−ルド酸
化膜１０２による素子分離構造が完成する。そして、フ
ィ−ルド酸化膜１０２により素子活性領域が画定され
る。
【０００８】次に、図６（ｅ）に示すように、ドライ酸
化法等によりゲート酸化膜として機能するシリコン酸化
膜１０３を形成し、シリコン酸化膜１０３上にゲート電
極として多結晶シリコン膜、ＷＳｉ等からなる導電膜１
０４を形成する。
化法等によりゲート酸化膜として機能するシリコン酸化
膜１０３を形成し、シリコン酸化膜１０３上にゲート電
極として多結晶シリコン膜、ＷＳｉ等からなる導電膜１
０４を形成する。
【０００９】次に、図７（ａ）に示すように、レジスト
を塗布後、フォトリソグラフィーによりゲート構造形成
箇所にレジストパターン１０７を形成する。
を塗布後、フォトリソグラフィーによりゲート構造形成
箇所にレジストパターン１０７を形成する。
【００１０】次に、図７（ｂ）に示すように、レジスト
パターン１０７をマスクとしてゲート電極に相当する導
電膜１０４を異方性ドライエッチングにより除去するこ
とによりゲート電極を形成する。
パターン１０７をマスクとしてゲート電極に相当する導
電膜１０４を異方性ドライエッチングにより除去するこ
とによりゲート電極を形成する。
【００１１】次に、図７（ｃ）に示すように、レジスト
パターン１０７を酸素アッシング、もしくは硫酸と過酸
化水素水との混合薬液にて除去する。そして、低濃度不
純物拡散層を形成するために素子活性領域におけるシリ
コン基板１０１にイオン注入を行った後、シリコン基板
１０１上の全面にシリコン酸化膜等の絶縁膜１０９を形
成する。
パターン１０７を酸素アッシング、もしくは硫酸と過酸
化水素水との混合薬液にて除去する。そして、低濃度不
純物拡散層を形成するために素子活性領域におけるシリ
コン基板１０１にイオン注入を行った後、シリコン基板
１０１上の全面にシリコン酸化膜等の絶縁膜１０９を形
成する。
【００１２】次に、図７（ｄ）に示すように、異方性エ
ッチングによりゲート電極側壁部のみに絶縁膜１０９を
残すように絶縁膜１０９を除去して，側壁１０９ａを形
成する。
ッチングによりゲート電極側壁部のみに絶縁膜１０９を
残すように絶縁膜１０９を除去して，側壁１０９ａを形
成する。
【００１３】側壁１０９ａの形成後、高濃度不純物拡散
層を形成するために、素子活性領域のシリコン基板１０
１にイオン注入を行う。このイオン注入の際、ゲート電
極とともにサイドウォール１０９ａがマスクとなるた
め、不純物はゲート電極から離間してイオン注入され
る。
層を形成するために、素子活性領域のシリコン基板１０
１にイオン注入を行う。このイオン注入の際、ゲート電
極とともにサイドウォール１０９ａがマスクとなるた
め、不純物はゲート電極から離間してイオン注入され
る。
【００１４】その後、図７（ｅ）に示すように、シリコ
ン基板に熱処理を施し、イオン注入された低濃度不純物
と高濃度不純物を活性化させ、低濃度不純物拡散層１０
８と高濃度不純物拡散層１１０を形成する。
ン基板に熱処理を施し、イオン注入された低濃度不純物
と高濃度不純物を活性化させ、低濃度不純物拡散層１０
８と高濃度不純物拡散層１１０を形成する。
【００１５】その後は、層間絶縁膜の形成、コンタクト
ホールの開孔、配線層を形成して、ＬＤＤ構造を有する
ＭＯＳトランジスタを完成させていた。
ホールの開孔、配線層を形成して、ＬＤＤ構造を有する
ＭＯＳトランジスタを完成させていた。
【００１６】
【発明が解決しようとする課題】しかしながら、上述し
たような従来技術においては、ＭＯＳトランジスタのド
レイン側の高濃度不純物拡散層１１０はゲート電極直下
に位置することとなる。従って、ゲート電極直下におい
て高濃度不純物拡散層１１０による寄生容量が増加し、
ドレインコンダクタンスが増加する結果となる。
たような従来技術においては、ＭＯＳトランジスタのド
レイン側の高濃度不純物拡散層１１０はゲート電極直下
に位置することとなる。従って、ゲート電極直下におい
て高濃度不純物拡散層１１０による寄生容量が増加し、
ドレインコンダクタンスが増加する結果となる。
【００１７】さらに、ソース／ドレイン間の高濃度不純
物拡散の間隔が狭まり、耐圧低下等の素子特性の劣化が
生じていた。
物拡散の間隔が狭まり、耐圧低下等の素子特性の劣化が
生じていた。
【００１８】本発明は、このような問題を解決するため
に成されたものであり、ＭＯＳトランジスタを有する半
導体装置において、ドレイン側の高濃度不純物拡散層を
ゲート電極から十分に離間させることにより、素子特性
低下を阻止することを可能とした半導体装置及びその製
造方法を提供することにある。
に成されたものであり、ＭＯＳトランジスタを有する半
導体装置において、ドレイン側の高濃度不純物拡散層を
ゲート電極から十分に離間させることにより、素子特性
低下を阻止することを可能とした半導体装置及びその製
造方法を提供することにある。
【００１９】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に形成された第１の絶縁膜と、前記第１の
絶縁膜上に形成された所定形状の第１の導電膜と、前記
第１の導電膜の側縁部位を覆うように形成された第２の
絶縁膜と、前記第１の導電膜に隣接するように前記半導
体基板の表面領域に形成された１対の不純物拡散層とを
有する半導体装置であって、前記第１の導電膜は厚く形
成された領域と薄く形成された領域とを有しており、前
記厚く形成された領域における前記第２の絶縁膜は、前
記薄く形成された領域における前記第２の絶縁膜よりも
幅広に形成されている。
半導体基板上に形成された第１の絶縁膜と、前記第１の
絶縁膜上に形成された所定形状の第１の導電膜と、前記
第１の導電膜の側縁部位を覆うように形成された第２の
絶縁膜と、前記第１の導電膜に隣接するように前記半導
体基板の表面領域に形成された１対の不純物拡散層とを
有する半導体装置であって、前記第１の導電膜は厚く形
成された領域と薄く形成された領域とを有しており、前
記厚く形成された領域における前記第２の絶縁膜は、前
記薄く形成された領域における前記第２の絶縁膜よりも
幅広に形成されている。
【００２０】本発明の半導体装置の一態様例において、
前記第１の導電膜はゲート電極形状に形成されるととも
に、上面に段差が形成されており、前記段差を境に前記
第１の導電膜の幅方向の一方が前記厚く形成された領域
であり、他方が前記薄く形成された領域である。
前記第１の導電膜はゲート電極形状に形成されるととも
に、上面に段差が形成されており、前記段差を境に前記
第１の導電膜の幅方向の一方が前記厚く形成された領域
であり、他方が前記薄く形成された領域である。
【００２１】本発明の半導体装置の一態様例において、
前記１対の不純物拡散層の各々は低濃度部と高濃度部を
有しており、前記低濃度部は前記高濃度部よりも前記第
１の導電膜に隣接しており、前記厚く形成された領域に
隣接する前記高濃度部は、前記薄く形成された領域に隣
接する前記高濃度部よりも前記第１の導電膜から離間し
ている。
前記１対の不純物拡散層の各々は低濃度部と高濃度部を
有しており、前記低濃度部は前記高濃度部よりも前記第
１の導電膜に隣接しており、前記厚く形成された領域に
隣接する前記高濃度部は、前記薄く形成された領域に隣
接する前記高濃度部よりも前記第１の導電膜から離間し
ている。
【００２２】本発明の半導体装置の一態様例において
は、前記段差の側縁部位を覆うように第３の絶縁膜が形
成されている。
は、前記段差の側縁部位を覆うように第３の絶縁膜が形
成されている。
【００２３】本発明の半導体装置の製造方法は、半導体
基板上に素子分離構造を形成して素子活性領域を画定す
る第１の工程と、前記素子活性領域における前記半導体
基板の表層に第１の絶縁膜を形成する第２の工程と、前
記第１の絶縁膜上を含む前記半導体基板上に第１の導電
膜を形成する第３の工程と、前記第１の導電膜上にレジ
ストを形成する第４の工程と、前記レジストをパターニ
ングして、厚膜領域と薄膜領域とが幅方向に形成された
帯状のレジストパターンを形成する第５の工程と、前記
レジストパターンに倣って前記第１の導電膜を前記素子
活性領域を横断する帯形状にパターニングするととも
に、前記薄膜領域の前記レジストパターンを除去するこ
とにより前記薄膜領域の下層の前記第１の導電膜を所定
量除去して前記厚膜領域の下層の前記第１の導電膜より
も薄くする第６の工程と、前記レジストパターンを除去
する第７の工程と、前記素子活性領域における前記半導
体基板に第１の不純物を導入する第８の工程と、前記素
子活性領域上を含む領域に第２の絶縁膜を形成して前記
第１の導電膜を覆う第９の工程と、前記第２の絶縁膜を
除去して、前記第２の絶縁膜からなり前記第１の導電膜
の膜厚に応じて横幅の異なるサイドウォールを前記第１
の導電膜の両側縁に残存させる第１０の工程と、前記素
子活性領域における前記半導体基板に前記第１の不純物
に比して高濃度の第２の不純物を導入して、前記サイド
ウォールの横幅に応じて前記第２の不純物を前記第１の
導電膜から離間させる第１１の工程と、前記半導体基板
に熱処理を施して、前記第１の不純物を拡散させて前記
第１の導電膜の両側に１対の低濃度不純物拡散層を形成
するとともに、前記第２の不純物を拡散させて前記第１
の導電膜の両側に一方が他方よりも前記第１の導電膜か
ら離間した１対の高濃度不純物拡散層を形成する第１２
の工程とを有する。
基板上に素子分離構造を形成して素子活性領域を画定す
る第１の工程と、前記素子活性領域における前記半導体
基板の表層に第１の絶縁膜を形成する第２の工程と、前
記第１の絶縁膜上を含む前記半導体基板上に第１の導電
膜を形成する第３の工程と、前記第１の導電膜上にレジ
ストを形成する第４の工程と、前記レジストをパターニ
ングして、厚膜領域と薄膜領域とが幅方向に形成された
帯状のレジストパターンを形成する第５の工程と、前記
レジストパターンに倣って前記第１の導電膜を前記素子
活性領域を横断する帯形状にパターニングするととも
に、前記薄膜領域の前記レジストパターンを除去するこ
とにより前記薄膜領域の下層の前記第１の導電膜を所定
量除去して前記厚膜領域の下層の前記第１の導電膜より
も薄くする第６の工程と、前記レジストパターンを除去
する第７の工程と、前記素子活性領域における前記半導
体基板に第１の不純物を導入する第８の工程と、前記素
子活性領域上を含む領域に第２の絶縁膜を形成して前記
第１の導電膜を覆う第９の工程と、前記第２の絶縁膜を
除去して、前記第２の絶縁膜からなり前記第１の導電膜
の膜厚に応じて横幅の異なるサイドウォールを前記第１
の導電膜の両側縁に残存させる第１０の工程と、前記素
子活性領域における前記半導体基板に前記第１の不純物
に比して高濃度の第２の不純物を導入して、前記サイド
ウォールの横幅に応じて前記第２の不純物を前記第１の
導電膜から離間させる第１１の工程と、前記半導体基板
に熱処理を施して、前記第１の不純物を拡散させて前記
第１の導電膜の両側に１対の低濃度不純物拡散層を形成
するとともに、前記第２の不純物を拡散させて前記第１
の導電膜の両側に一方が他方よりも前記第１の導電膜か
ら離間した１対の高濃度不純物拡散層を形成する第１２
の工程とを有する。
【００２４】本発明の半導体装置の製造方法の一態様例
においては、前記第１の導電膜に対する前記レジストパ
ターンのエッチング速度選択比は、前記第１の導電膜の
膜厚に対する前記レジストパターンの膜厚の比と略等し
い。
においては、前記第１の導電膜に対する前記レジストパ
ターンのエッチング速度選択比は、前記第１の導電膜の
膜厚に対する前記レジストパターンの膜厚の比と略等し
い。
【００２５】本発明の半導体装置の製造方法は、半導体
基板上に素子分離構造を形成して素子活性領域を画定す
る第１の工程と、前記素子活性領域における前記半導体
基板の表層に第１の絶縁膜を形成する第２の工程と、前
記第１の絶縁膜上を含む前記半導体基板上に第１の導電
膜を形成する第３の工程と、前記第１の導電膜上にレジ
ストを形成する第４の工程と、前記レジストをパターニ
ングして、厚膜領域と薄膜領域とが幅方向に形成された
帯状のレジストパターンを形成する第５の工程と、前記
レジストパターンに倣って前記第１の導電膜を前記素子
活性領域を横断する帯形状にパターニングする第６の工
程と、前記レジストパターンを除去して前記薄膜領域の
下層の前記第１の導電膜を露出させる第７の工程と、前
記厚膜領域の前記レジストパターンに倣って露出した前
記第１の導電膜を所定量除去して、前記厚膜領域の下層
の前記第１の導電膜よりも薄くする第８の工程と、前記
レジストパターンを除去する第９の工程と、前記素子活
性領域における前記半導体基板に第１の不純物を導入す
る第１０の工程と、前記素子活性領域上を含む領域に第
２の絶縁膜を形成して前記第１の導電膜を覆う第１１の
工程と、前記第２の絶縁膜を除去して、前記第２の絶縁
膜からなり前記第１の導電膜の膜厚に応じて横幅の異な
るサイドウォールを前記第１の導電膜の両側縁に残存さ
せる第１２の工程と、前記素子活性領域における前記半
導体基板に前記第１の不純物に比して高濃度の第２の不
純物を導入して、前記サイドウォールの横幅に応じて前
記第２の不純物を前記第１の導電膜から離間させる第１
３の工程と、前記半導体基板に熱処理を施して、前記第
１の不純物を拡散させて前記第１の導電膜の両側に１対
の低濃度不純物拡散層を形成するとともに、前記第２の
不純物を拡散させて前記第１の導電膜の両側に一方が他
方よりも前記第１の導電膜から離間した１対の高濃度不
純物拡散層を形成する第１４の工程とを有する。
基板上に素子分離構造を形成して素子活性領域を画定す
る第１の工程と、前記素子活性領域における前記半導体
基板の表層に第１の絶縁膜を形成する第２の工程と、前
記第１の絶縁膜上を含む前記半導体基板上に第１の導電
膜を形成する第３の工程と、前記第１の導電膜上にレジ
ストを形成する第４の工程と、前記レジストをパターニ
ングして、厚膜領域と薄膜領域とが幅方向に形成された
帯状のレジストパターンを形成する第５の工程と、前記
レジストパターンに倣って前記第１の導電膜を前記素子
活性領域を横断する帯形状にパターニングする第６の工
程と、前記レジストパターンを除去して前記薄膜領域の
下層の前記第１の導電膜を露出させる第７の工程と、前
記厚膜領域の前記レジストパターンに倣って露出した前
記第１の導電膜を所定量除去して、前記厚膜領域の下層
の前記第１の導電膜よりも薄くする第８の工程と、前記
レジストパターンを除去する第９の工程と、前記素子活
性領域における前記半導体基板に第１の不純物を導入す
る第１０の工程と、前記素子活性領域上を含む領域に第
２の絶縁膜を形成して前記第１の導電膜を覆う第１１の
工程と、前記第２の絶縁膜を除去して、前記第２の絶縁
膜からなり前記第１の導電膜の膜厚に応じて横幅の異な
るサイドウォールを前記第１の導電膜の両側縁に残存さ
せる第１２の工程と、前記素子活性領域における前記半
導体基板に前記第１の不純物に比して高濃度の第２の不
純物を導入して、前記サイドウォールの横幅に応じて前
記第２の不純物を前記第１の導電膜から離間させる第１
３の工程と、前記半導体基板に熱処理を施して、前記第
１の不純物を拡散させて前記第１の導電膜の両側に１対
の低濃度不純物拡散層を形成するとともに、前記第２の
不純物を拡散させて前記第１の導電膜の両側に一方が他
方よりも前記第１の導電膜から離間した１対の高濃度不
純物拡散層を形成する第１４の工程とを有する。
【００２６】本発明の半導体装置の製造方法の一態様例
においては、前記第１の導電膜に対する前記レジストパ
ターンのエッチング速度選択比が２０倍以上である。
においては、前記第１の導電膜に対する前記レジストパ
ターンのエッチング速度選択比が２０倍以上である。
【００２７】本発明の半導体装置の製造方法の一態様例
において、前記レジストはポジ型レジストであって、前
記第５の工程は、前記レジストパターンが形成される領
域外の前記レジストの全膜厚に第１の露光光線を照射す
る工程と、前記レジストパターンが形成される領域内の
一部に前記レジストの下層に到達しないように第２の露
光光線を照射する工程とを有する。
において、前記レジストはポジ型レジストであって、前
記第５の工程は、前記レジストパターンが形成される領
域外の前記レジストの全膜厚に第１の露光光線を照射す
る工程と、前記レジストパターンが形成される領域内の
一部に前記レジストの下層に到達しないように第２の露
光光線を照射する工程とを有する。
【００２８】
【作用】本発明においては、段差を境にソース側よりも
ドレイン側が厚膜となるゲート電極を形成する。そし
て、ゲート電極の側縁に形成されたサイドウォールは、
横方向の幅が略ゲート電極の膜厚に比例して形成される
ため、厚膜に形成されたドレイン側には横幅の大きな側
壁を形成することが可能となる。そして、このサイドウ
ォールをマスクとしてイオン注入を行うことにより、ド
レイン側の不純物拡散層をソース側よりもゲート電極か
ら離間させることができる。
ドレイン側が厚膜となるゲート電極を形成する。そし
て、ゲート電極の側縁に形成されたサイドウォールは、
横方向の幅が略ゲート電極の膜厚に比例して形成される
ため、厚膜に形成されたドレイン側には横幅の大きな側
壁を形成することが可能となる。そして、このサイドウ
ォールをマスクとしてイオン注入を行うことにより、ド
レイン側の不純物拡散層をソース側よりもゲート電極か
ら離間させることができる。
【００２９】
【発明の実施の形態】以下、本発明の一実施形態を図１
〜図５を参照しながら説明する。図１〜図３は本発明の
一実施形態に係るＭＯＳトランジスタの製造方法を工程
順に示す概略断面図である。また、図４及び図５は、図
２（ａ）から図２（ｂ）に至るまでの階段形状を有する
ゲート電極の製造工程を詳細に示した概略断面図であ
る。なお、素子分離構造の形成に関しては、従来の技術
にて述べた図６と同一であるため図示を省略して説明す
る。
〜図５を参照しながら説明する。図１〜図３は本発明の
一実施形態に係るＭＯＳトランジスタの製造方法を工程
順に示す概略断面図である。また、図４及び図５は、図
２（ａ）から図２（ｂ）に至るまでの階段形状を有する
ゲート電極の製造工程を詳細に示した概略断面図であ
る。なお、素子分離構造の形成に関しては、従来の技術
にて述べた図６と同一であるため図示を省略して説明す
る。
【００３０】先ず、図１（ａ）に示すように、いわゆる
ＬＯＣＯＳ法により素子分離領域にフィ−ルド酸化膜２
を形成する。このフィ−ルド酸化膜２の形成は以下の工
程にて行う。先ず始めに、ドライ酸化、もしくは水素を
燃焼し、水を生成して酸化させるパイロジェニック法に
より膜厚１００Åから３００Å程度のシリコン酸化膜を
シリコン基板１上に形成する。このシリコン酸化膜は上
層に形成するシリコン窒化膜のパッドの役割を担う。そ
して、シリコン酸化膜上にシリコン窒化膜を１０００Å
から１５００Åの膜厚に形成する。
ＬＯＣＯＳ法により素子分離領域にフィ−ルド酸化膜２
を形成する。このフィ−ルド酸化膜２の形成は以下の工
程にて行う。先ず始めに、ドライ酸化、もしくは水素を
燃焼し、水を生成して酸化させるパイロジェニック法に
より膜厚１００Åから３００Å程度のシリコン酸化膜を
シリコン基板１上に形成する。このシリコン酸化膜は上
層に形成するシリコン窒化膜のパッドの役割を担う。そ
して、シリコン酸化膜上にシリコン窒化膜を１０００Å
から１５００Åの膜厚に形成する。
【００３１】続いて、素子分離領域のみを選択的に開口
するように図示せぬレジストパターンを形成する。その
後、ドライエッチングを施して、素子分離領域のシリコ
ン窒化膜を除去して下層のシリコン酸化膜を露出させ
る。このドライエッチングには、ＣＦ4 ／Ｏ2 ／Ｎ2 か
らなる混合雰囲気を用いたエッチングを行う。そして、
酸素アッシング、もしくは硫酸と過酸化水素水の混合溶
液等を用いて図示せぬレジストパターンを除去する。
するように図示せぬレジストパターンを形成する。その
後、ドライエッチングを施して、素子分離領域のシリコ
ン窒化膜を除去して下層のシリコン酸化膜を露出させ
る。このドライエッチングには、ＣＦ4 ／Ｏ2 ／Ｎ2 か
らなる混合雰囲気を用いたエッチングを行う。そして、
酸素アッシング、もしくは硫酸と過酸化水素水の混合溶
液等を用いて図示せぬレジストパターンを除去する。
【００３２】次に、フィールド酸化膜を形成することを
目的として、パイロジェニック法により温度を９５０〜
１０００℃程度に設定し、５０００Åから７０００Å程
度の膜厚のフィールド酸化膜２を形成する。そして、温
度７０℃程度に設定されたリン酸薬液を用いてシリコン
窒化膜を除去する。その後、バッファード弗酸等を用い
てシリコン酸化膜を除去する。これにより、フィ−ルド
酸化膜２により素子活性領域が画定される。
目的として、パイロジェニック法により温度を９５０〜
１０００℃程度に設定し、５０００Åから７０００Å程
度の膜厚のフィールド酸化膜２を形成する。そして、温
度７０℃程度に設定されたリン酸薬液を用いてシリコン
窒化膜を除去する。その後、バッファード弗酸等を用い
てシリコン酸化膜を除去する。これにより、フィ−ルド
酸化膜２により素子活性領域が画定される。
【００３３】次に、図１（ｂ）に示すように、シリコン
基板１が露出した素子活性領域上にゲート酸化膜を形成
する事を目的としてドライ酸化法等により、例えば温度
９５０℃程度、Ｎ2 ／Ｏ2 雰囲気にて酸化を行うことに
より、膜厚１５０Å程度のシリコン酸化膜３を形成す
る。
基板１が露出した素子活性領域上にゲート酸化膜を形成
する事を目的としてドライ酸化法等により、例えば温度
９５０℃程度、Ｎ2 ／Ｏ2 雰囲気にて酸化を行うことに
より、膜厚１５０Å程度のシリコン酸化膜３を形成す
る。
【００３４】そして、低圧化学気相成長（ＬＰＣＶＤ）
法により、ゲート電極として機能する多結晶ポリシリコ
ン膜等からなる導電膜４を２０００Å程度の膜厚で形成
する。なお、図１（ａ）以降の工程を示す図１（ｂ）〜
図３（ｄ）においては、図１（ａ）におけるフィ−ルド
酸化膜２により画定された素子活性領域の中央部、ゲー
ト形成領域における概略断面図を示す。
法により、ゲート電極として機能する多結晶ポリシリコ
ン膜等からなる導電膜４を２０００Å程度の膜厚で形成
する。なお、図１（ａ）以降の工程を示す図１（ｂ）〜
図３（ｄ）においては、図１（ａ）におけるフィ−ルド
酸化膜２により画定された素子活性領域の中央部、ゲー
ト形成領域における概略断面図を示す。
【００３５】次に、図１（ｃ）に示すように、フォトリ
ソグラフィにより、ゲート電極を所定形状に加工するた
めのレジストパターンを形成する。この際、例えばポジ
型レジスト７（富士フィルムオーリン社製、商品名ＦＨ
−６１００）を１．２μｍ程度の膜厚で塗布し、１３５
ｍｊにて１回目の露光処理を行う。１回目の露光処理に
よる露光光線は、レチクル５により遮られた領域以外の
レジスト７の全面に照射され、図１（ｃ）に示すように
レジスト７の露光領域７ａはレジスト７の下層まで到達
する。
ソグラフィにより、ゲート電極を所定形状に加工するた
めのレジストパターンを形成する。この際、例えばポジ
型レジスト７（富士フィルムオーリン社製、商品名ＦＨ
−６１００）を１．２μｍ程度の膜厚で塗布し、１３５
ｍｊにて１回目の露光処理を行う。１回目の露光処理に
よる露光光線は、レチクル５により遮られた領域以外の
レジスト７の全面に照射され、図１（ｃ）に示すように
レジスト７の露光領域７ａはレジスト７の下層まで到達
する。
【００３６】次に、図１（ｄ）に示すように、未露光領
域７ｂのソース領域側（図１（ｄ）において左側）の一
部領域が露出するようにマスクパターンが形成されたレ
チクル５’を用いて２回目の露光処理を行う。この２回
目の露光処理は、露光光線がレジスト７の下層まで到達
しないように条件を設定して行う。本実施形態において
は、５０ｍｊの露光エネルギーにて２回目の露光処理を
行った。
域７ｂのソース領域側（図１（ｄ）において左側）の一
部領域が露出するようにマスクパターンが形成されたレ
チクル５’を用いて２回目の露光処理を行う。この２回
目の露光処理は、露光光線がレジスト７の下層まで到達
しないように条件を設定して行う。本実施形態において
は、５０ｍｊの露光エネルギーにて２回目の露光処理を
行った。
【００３７】これにより、１回目の露光処理により露光
が成された露光領域７ａに加えて、レジストの下層に達
しない露光領域７ａ’が形成される。
が成された露光領域７ａに加えて、レジストの下層に達
しない露光領域７ａ’が形成される。
【００３８】次に、露光処理の施されたシリコン基板１
の現像処理を行う。図２（ａ）は現像処理を行った後の
状態を示している。このように、導電膜４上にはドレイ
ン領域側においては厚膜、ソース領域側においては薄膜
に形成された階段形状を有するレジストパターン７ｃが
形成される。
の現像処理を行う。図２（ａ）は現像処理を行った後の
状態を示している。このように、導電膜４上にはドレイ
ン領域側においては厚膜、ソース領域側においては薄膜
に形成された階段形状を有するレジストパターン７ｃが
形成される。
【００３９】このように、１回目の露光により形成する
ゲート電極のパターン幅で未露光領域７ｂを形成し、現
像処理を行わずに未露光領域７ｂのソース領域側のみ任
意の幅でハーフ露光を行うことにより、階段状の段差を
有するレジストパターン７ｃを形成することが可能とな
る。
ゲート電極のパターン幅で未露光領域７ｂを形成し、現
像処理を行わずに未露光領域７ｂのソース領域側のみ任
意の幅でハーフ露光を行うことにより、階段状の段差を
有するレジストパターン７ｃを形成することが可能とな
る。
【００４０】次に、図２（ｂ）に示すように、階段形状
を有するレジストパターン７ｃをエッチングマスクとし
て機能させ、レジストパターン７ｃと導電膜４のエッチ
ング速度比（選択比）を制御してエッチングを行う。こ
れにより、図２（ｂ）に示すような導電膜４から成り、
上面が階段形状に形成されたゲート電極を形成する。
を有するレジストパターン７ｃをエッチングマスクとし
て機能させ、レジストパターン７ｃと導電膜４のエッチ
ング速度比（選択比）を制御してエッチングを行う。こ
れにより、図２（ｂ）に示すような導電膜４から成り、
上面が階段形状に形成されたゲート電極を形成する。
【００４１】本実施形態において特徴的な、図２（ａ）
から図２（ｂ）に示すような段差形状を有するゲート電
極の形成方法としては２通りの方法がある。この２つの
方法を図４及び図５を参照しながら以下詳細に説明す
る。
から図２（ｂ）に示すような段差形状を有するゲート電
極の形成方法としては２通りの方法がある。この２つの
方法を図４及び図５を参照しながら以下詳細に説明す
る。
【００４２】第１の方法としては、ゲート電極形成の際
の異方性ドライエッチングにおいて、レジストパターン
７ｃと多結晶ポリシリコン膜等からなる導電膜４の選択
比を、導電膜４を１とした場合に、レジストパターン７
ｃが６程度となるように設定する。すなわち、エッチン
グ選択比が、導電膜４レジスト７の膜厚比と略等しくな
るように設定する。
の異方性ドライエッチングにおいて、レジストパターン
７ｃと多結晶ポリシリコン膜等からなる導電膜４の選択
比を、導電膜４を１とした場合に、レジストパターン７
ｃが６程度となるように設定する。すなわち、エッチン
グ選択比が、導電膜４レジスト７の膜厚比と略等しくな
るように設定する。
【００４３】この条件でエッチングを行うことにより、
図４（ａ）〜図４（ｃ）にエッチング進行の状態を示す
ように、レジストパターン７ｃの膜厚は順次除去されて
薄膜化され、導電膜４が１／２程度までエッチングされ
た段階においては、図４（ｃ）に示すように、ソース領
域側のレジストパターン７ｃが完全に除去されて、この
部分において導電膜４が露出する。
図４（ａ）〜図４（ｃ）にエッチング進行の状態を示す
ように、レジストパターン７ｃの膜厚は順次除去されて
薄膜化され、導電膜４が１／２程度までエッチングされ
た段階においては、図４（ｃ）に示すように、ソース領
域側のレジストパターン７ｃが完全に除去されて、この
部分において導電膜４が露出する。
【００４４】更にエッチングを進行させると、ソース領
域側に露出した導電膜４の上部が自己整合的にマスクと
なり、図４（ｄ）に示す構造が形成される。すなわち、
図４（ｃ）に示す状態から引き続きエッチングを行う
と、残存するレジストパターン７ｃに覆われた領域外の
導電膜４は均一な厚みで除去されて、図４（ｄ）に示す
ように導電膜４に階段形状を形成することが可能とな
る。
域側に露出した導電膜４の上部が自己整合的にマスクと
なり、図４（ｄ）に示す構造が形成される。すなわち、
図４（ｃ）に示す状態から引き続きエッチングを行う
と、残存するレジストパターン７ｃに覆われた領域外の
導電膜４は均一な厚みで除去されて、図４（ｄ）に示す
ように導電膜４に階段形状を形成することが可能とな
る。
【００４５】このように第１の方法では、レジストパタ
ーン７ｃのエッチング選択比を導電膜４の６倍程度に設
定することにより、導電膜４とともにレジストパターン
７ｃの薄膜に形成された領域のみを除去することができ
る。そして、薄膜に形成された領域の下層に露出した導
電膜４を続けてエッチングすることができるため、ゲー
ト電極の上面を階段状の形状に形成することができる。
ーン７ｃのエッチング選択比を導電膜４の６倍程度に設
定することにより、導電膜４とともにレジストパターン
７ｃの薄膜に形成された領域のみを除去することができ
る。そして、薄膜に形成された領域の下層に露出した導
電膜４を続けてエッチングすることができるため、ゲー
ト電極の上面を階段状の形状に形成することができる。
【００４６】第２の方法としては、異方性を有するドラ
イエッチングの際に、レジストパターン７ｃと多結晶ポ
リシリコン膜等からなる導電膜４の選択比を、導電膜４
を１とした場合、レジスト膜７が２０以上となるように
出来る限り大きく設定する。
イエッチングの際に、レジストパターン７ｃと多結晶ポ
リシリコン膜等からなる導電膜４の選択比を、導電膜４
を１とした場合、レジスト膜７が２０以上となるように
出来る限り大きく設定する。
【００４７】この条件でエッチングを行うことにより、
図５（ａ）及び図５（ｂ）にエッチング進行の状態を示
すように、レジストパターン７ｃは殆どエッチングされ
ることなく、レジストパターン７ｃに覆われていない領
域の導電膜４が通常通りエッチングされる。
図５（ａ）及び図５（ｂ）にエッチング進行の状態を示
すように、レジストパターン７ｃは殆どエッチングされ
ることなく、レジストパターン７ｃに覆われていない領
域の導電膜４が通常通りエッチングされる。
【００４８】続いて、レジストパターン７ｃのみをエッ
チバック法によりエッチングして、図５（ｃ）に示すよ
うに薄膜に形成された部分において下層の導電膜４を露
出させる。
チバック法によりエッチングして、図５（ｃ）に示すよ
うに薄膜に形成された部分において下層の導電膜４を露
出させる。
【００４９】その後、レジストパターン７ｃと導電膜４
の選択比を、導電膜４を１とした場合にレジストパター
ン７ｃを２０以上となるように極力大きく設定し、再
度、異方性ドライエッチングを行う。これにより、図５
（ｄ）に示すように導電膜４に階段形状を形成する。
の選択比を、導電膜４を１とした場合にレジストパター
ン７ｃを２０以上となるように極力大きく設定し、再
度、異方性ドライエッチングを行う。これにより、図５
（ｄ）に示すように導電膜４に階段形状を形成する。
【００５０】このように、第２の方法では、ゲート電極
材をパターニングする際、レジストパターン７ｃのエッ
チング選択比を導電膜４の２０倍程度に設定することに
より導電膜４をゲート電極形状にパターニングする。そ
の後、レジストパターン７ｃを所定量除去し、薄膜に形
成された領域の下層に露出した部位のゲート電極を再度
エッチングすることにより、ゲート電極上面に段差を形
成することができる。
材をパターニングする際、レジストパターン７ｃのエッ
チング選択比を導電膜４の２０倍程度に設定することに
より導電膜４をゲート電極形状にパターニングする。そ
の後、レジストパターン７ｃを所定量除去し、薄膜に形
成された領域の下層に露出した部位のゲート電極を再度
エッチングすることにより、ゲート電極上面に段差を形
成することができる。
【００５１】上述した２通りの方法のいずれかにより、
階段形状を有する導電膜４を形成した後、図２（ｃ）に
示すように低濃度不純物拡散層を形成するためのイオン
注入を行う。
階段形状を有する導電膜４を形成した後、図２（ｃ）に
示すように低濃度不純物拡散層を形成するためのイオン
注入を行う。
【００５２】続いて、図２（ｄ）に示すように、化学気
相成長（ＬＰＣＶＤ）法等により、シリコン基板１上の
全面にシリコン酸化膜等からなる絶縁膜９を３０００Å
程度の膜厚で形成する。
相成長（ＬＰＣＶＤ）法等により、シリコン基板１上の
全面にシリコン酸化膜等からなる絶縁膜９を３０００Å
程度の膜厚で形成する。
【００５３】次に、図３（ａ）に示すように、異方性ド
ライエッチングを行うことにより、絶縁膜９をエッチン
グ除去する。これにより、ゲート電極側壁に絶縁膜９か
らなるサイドウォール９ａ，９ｂ，９ｃを形成する。具
体的には、ドレイン領域側には側壁９ａが、ソース領域
側には側壁９ｃが、導電膜４の階段状箇所には側壁９ｂ
が形成されることになる。
ライエッチングを行うことにより、絶縁膜９をエッチン
グ除去する。これにより、ゲート電極側壁に絶縁膜９か
らなるサイドウォール９ａ，９ｂ，９ｃを形成する。具
体的には、ドレイン領域側には側壁９ａが、ソース領域
側には側壁９ｃが、導電膜４の階段状箇所には側壁９ｂ
が形成されることになる。
【００５４】この際、サイドウォール９ａ，９ｃの横方
向の幅は、ほぼゲート電極の膜厚に比例して形成される
ため、ゲート電極が厚膜に形成されたドレイン側には、
ソース領域側のサイドウォール９ｃに比して横幅の広い
サイドウォール９ａを形成することができる。
向の幅は、ほぼゲート電極の膜厚に比例して形成される
ため、ゲート電極が厚膜に形成されたドレイン側には、
ソース領域側のサイドウォール９ｃに比して横幅の広い
サイドウォール９ａを形成することができる。
【００５５】次に、図３（ｂ）に示すように、高濃度不
純物拡散層を形成するためのイオン注入を行う。その
後、イオン注入がなされた不純物を活性化するために、
例えば温度９５０℃程度、Ｎ2 ／Ｏ2 雰囲気にて熱処理
を行い、図３（ｃ）に示すように高濃度不純物拡散層１
０及び低濃度不純物拡散層８を導電膜４の両側のシリコ
ン基板１の表面領域に形成する。
純物拡散層を形成するためのイオン注入を行う。その
後、イオン注入がなされた不純物を活性化するために、
例えば温度９５０℃程度、Ｎ2 ／Ｏ2 雰囲気にて熱処理
を行い、図３（ｃ）に示すように高濃度不純物拡散層１
０及び低濃度不純物拡散層８を導電膜４の両側のシリコ
ン基板１の表面領域に形成する。
【００５６】ここで、導電膜４の両脇において横幅の異
なるサイドウォール９ａ，９ｃが高濃度の不純物イオン
注入のマスクとして機能するため、ドレイン領域側がソ
ース領域側に比してよりゲート電極から離間した高濃度
不純物拡散層１０を形成することができる。
なるサイドウォール９ａ，９ｃが高濃度の不純物イオン
注入のマスクとして機能するため、ドレイン領域側がソ
ース領域側に比してよりゲート電極から離間した高濃度
不純物拡散層１０を形成することができる。
【００５７】その後は、図３（ｄ）に示すように、層間
絶縁膜１１の形成を行い、コンタクトホール１２を開孔
し、ソース／ドレイン拡散層と接続される配線層を形成
する。
絶縁膜１１の形成を行い、コンタクトホール１２を開孔
し、ソース／ドレイン拡散層と接続される配線層を形成
する。
【００５８】なお、上述した工程により形成されたゲー
ト電極上の側壁９ｂは、コンタクトホール１２を形成す
る際のエッチングにより除去されることとなる。従っ
て、コンタクトホール１２を介してソース／ドレイン拡
散層と接続を行う配線材との接触面積には影響を及ぼす
ことはなく、逆に段差形状により総接触面積を拡大する
ことが可能である。
ト電極上の側壁９ｂは、コンタクトホール１２を形成す
る際のエッチングにより除去されることとなる。従っ
て、コンタクトホール１２を介してソース／ドレイン拡
散層と接続を行う配線材との接触面積には影響を及ぼす
ことはなく、逆に段差形状により総接触面積を拡大する
ことが可能である。
【００５９】以上説明したように、本実施形態によれ
ば、ゲート電極形成のためにフォトリソグラフィーによ
りフォトレジストパターン７ｃを形成する際、１回目の
露光により形成するゲート電極のパターン幅で未露光領
域７ｂを形成し、現像処理を行わずに未露光領域７ｂの
ソース領域側のみ任意の幅でハーフ露光を行うため、階
段状の段差を有するレジストパターン７ｃを形成するこ
とが可能となる。
ば、ゲート電極形成のためにフォトリソグラフィーによ
りフォトレジストパターン７ｃを形成する際、１回目の
露光により形成するゲート電極のパターン幅で未露光領
域７ｂを形成し、現像処理を行わずに未露光領域７ｂの
ソース領域側のみ任意の幅でハーフ露光を行うため、階
段状の段差を有するレジストパターン７ｃを形成するこ
とが可能となる。
【００６０】そして、このレジストパターン７ｃをマス
クとして、導電膜４をパターニングする。この際、レジ
ストパターン７ｃのエッチング選択比を導電膜４の６倍
程度に設定することにより、レジストパターン７ｃの薄
膜に形成された領域の下層の導電膜４を露出させること
ができる。そして、露出した導電膜４を続けてエッチン
グすることができるため導電膜４の上面を階段状の形状
に形成することができる。
クとして、導電膜４をパターニングする。この際、レジ
ストパターン７ｃのエッチング選択比を導電膜４の６倍
程度に設定することにより、レジストパターン７ｃの薄
膜に形成された領域の下層の導電膜４を露出させること
ができる。そして、露出した導電膜４を続けてエッチン
グすることができるため導電膜４の上面を階段状の形状
に形成することができる。
【００６１】また、導電膜４をパターニングする際、レ
ジストパターン７ｃのエッチング選択比を導電膜４の２
０倍程度に設定してもよい。この場合には導電膜４をま
ずゲート電極形状にパターニングする。その後、階段形
状を有するレジストパターン７ｃを除去し、薄膜に形成
されたレジストパターン７ｃの下層において露出したゲ
ート電極（導電膜４）を再度エッチングすることによ
り、ゲート電極上面を階段状の構造とすることができ
る。
ジストパターン７ｃのエッチング選択比を導電膜４の２
０倍程度に設定してもよい。この場合には導電膜４をま
ずゲート電極形状にパターニングする。その後、階段形
状を有するレジストパターン７ｃを除去し、薄膜に形成
されたレジストパターン７ｃの下層において露出したゲ
ート電極（導電膜４）を再度エッチングすることによ
り、ゲート電極上面を階段状の構造とすることができ
る。
【００６２】そして、上面に段差が形成されたゲート電
極を覆う絶縁膜９を形成し、異方性エッチングを行うこ
とにより、ゲート電極側壁に絶縁膜９からなるサイドウ
ォール９ａ，９ｂ，９ｃを形成する。このサイドウォー
ルの横方向幅は、ほぼゲート電極の膜厚に比例して形成
されるため、ゲート電極が厚膜に形成されたドレイン側
には、ソース領域側のサイドウォール９ｃに比して横幅
の大きなサイドウォール９ａを形成することができる。
極を覆う絶縁膜９を形成し、異方性エッチングを行うこ
とにより、ゲート電極側壁に絶縁膜９からなるサイドウ
ォール９ａ，９ｂ，９ｃを形成する。このサイドウォー
ルの横方向幅は、ほぼゲート電極の膜厚に比例して形成
されるため、ゲート電極が厚膜に形成されたドレイン側
には、ソース領域側のサイドウォール９ｃに比して横幅
の大きなサイドウォール９ａを形成することができる。
【００６３】従って、このサイドウォール９ａ，９ｃを
マスクとしてシリコン基板１に高濃度の不純物をイオン
注入することにより、ドレイン領域側がソース領域側に
比してよりゲート電極から離間した高濃度不純物拡散層
１０を形成することができる。
マスクとしてシリコン基板１に高濃度の不純物をイオン
注入することにより、ドレイン領域側がソース領域側に
比してよりゲート電極から離間した高濃度不純物拡散層
１０を形成することができる。
【００６４】
【発明の効果】本発明によれば、ＭＯＳトランジスタを
有する半導体装置において、ゲート電極下における寄生
容量の増加を抑止することができる。従って、信頼性向
上させた半導体装置とその製造方法を提供することがで
きる。
有する半導体装置において、ゲート電極下における寄生
容量の増加を抑止することができる。従って、信頼性向
上させた半導体装置とその製造方法を提供することがで
きる。
【図１】本発明の一実施形態に係る半導体装置の製造方
法を工程順に示す概略断面図である。
法を工程順に示す概略断面図である。
【図２】図１に続いて、本発明の一実施形態に係る半導
体装置の製造方法を工程順に示す概略断面図である。
体装置の製造方法を工程順に示す概略断面図である。
【図３】図２に続いて、本発明の一実施形態に係る半導
体装置の製造方法を工程順に示す概略断面図である。
体装置の製造方法を工程順に示す概略断面図である。
【図４】本発明の一実施形態に係る階段形状を有するゲ
ート電極の製造方法を工程順に詳細に示す概略断面図で
ある。
ート電極の製造方法を工程順に詳細に示す概略断面図で
ある。
【図５】本発明の一実施形態に係る階段形状を有するゲ
ート電極の製造方法を工程順に詳細に示す概略断面図で
ある。
ート電極の製造方法を工程順に詳細に示す概略断面図で
ある。
【図６】従来の半導体装置の製造方法を工程順に示す概
略断面図である。
略断面図である。
【図７】従来の半導体装置の製造方法を工程順に示す概
略断面図である。
略断面図である。
１ シリコン基板 ２ フィ−ルド酸化膜 ３ シリコン酸化膜 ４ 導電膜（ゲート電極） ５，５’ レチクル ７ レジスト ７ａ，７ａ’ レジストの露光領域 ７ｂ レジストの未露光領域 ７ｃ レジストパターン ８ 低濃度不純物拡散層 ９ａ，９ｂ，９ｃ サイドウォール １０ 高濃度不純物拡散層 １１ 層間絶縁膜 １２ コンタクトホール
Claims (9)
- 【請求項１】 半導体基板上に形成された第１の絶縁膜
と、 前記第１の絶縁膜上に形成された所定形状の第１の導電
膜と、 前記第１の導電膜の側縁部位を覆うように形成された第
２の絶縁膜と、 前記第１の導電膜に隣接するように前記半導体基板の表
面領域に形成された１対の不純物拡散層とを有する半導
体装置であって、 前記第１の導電膜は厚く形成された領域と薄く形成され
た領域とを有しており、 前記厚く形成された領域における前記第２の絶縁膜は、
前記薄く形成された領域における前記第２の絶縁膜より
も幅広に形成されていることを特徴とする半導体装置。 - 【請求項２】 前記第１の導電膜はゲート電極形状に形
成されるとともに、上面に段差が形成されており、 前記段差を境に前記第１の導電膜の幅方向の一方が前記
厚く形成された領域であり、他方が前記薄く形成された
領域であることを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】 前記１対の不純物拡散層の各々は低濃度
部と高濃度部を有しており、 前記低濃度部は前記高濃度部よりも前記第１の導電膜に
隣接しており、 前記厚く形成された領域に隣接する前記高濃度部は、前
記薄く形成された領域に隣接する前記高濃度部よりも前
記第１の導電膜から離間していることを特徴とする請求
項１又は２に記載の半導体装置。 - 【請求項４】 前記段差の側縁部位を覆うように第３の
絶縁膜が形成されていることを特徴とする請求項２又は
３に記載の半導体装置。 - 【請求項５】 半導体基板上に素子分離構造を形成して
素子活性領域を画定する第１の工程と、 前記素子活性領域における前記半導体基板の表層に第１
の絶縁膜を形成する第２の工程と、 前記第１の絶縁膜上を含む前記半導体基板上に第１の導
電膜を形成する第３の工程と、 前記第１の導電膜上にレジストを形成する第４の工程
と、 前記レジストをパターニングして、厚膜領域と薄膜領域
とが幅方向に形成された帯状のレジストパターンを形成
する第５の工程と、 前記レジストパターンに倣って前記第１の導電膜を前記
素子活性領域を横断する帯形状にパターニングするとと
もに、前記薄膜領域の前記レジストパターンを除去する
ことにより前記薄膜領域の下層の前記第１の導電膜を所
定量除去して前記厚膜領域の下層の前記第１の導電膜よ
りも薄くする第６の工程と、 前記レジストパターンを除去する第７の工程と、 前記素子活性領域における前記半導体基板に第１の不純
物を導入する第８の工程と、 前記素子活性領域上を含む領域に第２の絶縁膜を形成し
て前記第１の導電膜を覆う第９の工程と、 前記第２の絶縁膜を除去して、前記第２の絶縁膜からな
り前記第１の導電膜の膜厚に応じて横幅の異なるサイド
ウォールを前記第１の導電膜の両側縁に残存させる第１
０の工程と、 前記素子活性領域における前記半導体基板に前記第１の
不純物に比して高濃度の第２の不純物を導入して、前記
サイドウォールの横幅に応じて前記第２の不純物を前記
第１の導電膜から離間させる第１１の工程と、 前記半導体基板に熱処理を施して、前記第１の不純物を
拡散させて前記第１の導電膜の両側に１対の低濃度不純
物拡散層を形成するとともに、前記第２の不純物を拡散
させて前記第１の導電膜の両側に一方が他方よりも前記
第１の導電膜から離間した１対の高濃度不純物拡散層を
形成する第１２の工程とを有することを特徴とする半導
体装置の製造方法。 - 【請求項６】 前記第１の導電膜に対する前記レジスト
パターンのエッチング速度選択比は、前記第１の導電膜
の膜厚に対する前記レジストパターンの膜厚の比と略等
しいことを特徴とする請求項５に記載の半導体装置の製
造方法。 - 【請求項７】 半導体基板上に素子分離構造を形成して
素子活性領域を画定する第１の工程と、 前記素子活性領域における前記半導体基板の表層に第１
の絶縁膜を形成する第２の工程と、 前記第１の絶縁膜上を含む前記半導体基板上に第１の導
電膜を形成する第３の工程と、 前記第１の導電膜上にレジストを形成する第４の工程
と、 前記レジストをパターニングして、厚膜領域と薄膜領域
とが幅方向に形成された帯状のレジストパターンを形成
する第５の工程と、 前記レジストパターンに倣って前記第１の導電膜を前記
素子活性領域を横断する帯形状にパターニングする第６
の工程と、 前記レジストパターンを除去して前記薄膜領域の下層の
前記第１の導電膜を露出させる第７の工程と、 前記厚膜領域の前記レジストパターンに倣って露出した
前記第１の導電膜を所定量除去して、前記厚膜領域の下
層の前記第１の導電膜よりも薄くする第８の工程と、 前記レジストパターンを除去する第９の工程と、 前記素子活性領域における前記半導体基板に第１の不純
物を導入する第１０の工程と、 前記素子活性領域上を含む領域に第２の絶縁膜を形成し
て前記第１の導電膜を覆う第１１の工程と、 前記第２の絶縁膜を除去して、前記第２の絶縁膜からな
り前記第１の導電膜の膜厚に応じて横幅の異なるサイド
ウォールを前記第１の導電膜の両側縁に残存させる第１
２の工程と、 前記素子活性領域における前記半導体基板に前記第１の
不純物に比して高濃度の第２の不純物を導入して、前記
サイドウォールの横幅に応じて前記第２の不純物を前記
第１の導電膜から離間させる第１３の工程と、 前記半導体基板に熱処理を施して、前記第１の不純物を
拡散させて前記第１の導電膜の両側に１対の低濃度不純
物拡散層を形成するとともに、前記第２の不純物を拡散
させて前記第１の導電膜の両側に一方が他方よりも前記
第１の導電膜から離間した１対の高濃度不純物拡散層を
形成する第１４の工程とを有することを特徴とする半導
体装置の製造方法。 - 【請求項８】 前記第１の導電膜に対する前記レジスト
パターンのエッチング速度選択比が２０倍以上であるこ
とを特徴とする請求項７に記載の半導体装置の製造方
法。 - 【請求項９】 前記レジストはポジ型レジストであっ
て、 前記第５の工程は、 前記レジストパターンが形成される領域外の前記レジス
トの全膜厚に第１の露光光線を照射する工程と、 前記レジストパターンが形成される領域内の一部に前記
レジストの下層に到達しないように第２の露光光線を照
射する工程とを有することを特徴とする請求項５〜８の
いずれか１項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9529098A JPH11274492A (ja) | 1998-03-24 | 1998-03-24 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9529098A JPH11274492A (ja) | 1998-03-24 | 1998-03-24 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11274492A true JPH11274492A (ja) | 1999-10-08 |
Family
ID=14133652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9529098A Pending JPH11274492A (ja) | 1998-03-24 | 1998-03-24 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11274492A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005020306A1 (ja) * | 2003-08-25 | 2005-03-03 | Matsushita Electric Industrial Co., Ltd. | 不純物導入層の形成方法及び被処理物の洗浄方法並びに不純物導入装置及びデバイスの製造方法 |
| US7042050B2 (en) | 2004-03-19 | 2006-05-09 | Kabushiki Kaisha Toshiba | Semiconductor device having MOSFET with offset-spacer, and manufacturing method thereof |
| JP2010165893A (ja) * | 2009-01-16 | 2010-07-29 | Sony Corp | 固体撮像素子とその製造方法、及び撮像装置 |
-
1998
- 1998-03-24 JP JP9529098A patent/JPH11274492A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005020306A1 (ja) * | 2003-08-25 | 2005-03-03 | Matsushita Electric Industrial Co., Ltd. | 不純物導入層の形成方法及び被処理物の洗浄方法並びに不純物導入装置及びデバイスの製造方法 |
| US7759254B2 (en) | 2003-08-25 | 2010-07-20 | Panasonic Corporation | Method for forming impurity-introduced layer, method for cleaning object to be processed apparatus for introducing impurity and method for producing device |
| US7042050B2 (en) | 2004-03-19 | 2006-05-09 | Kabushiki Kaisha Toshiba | Semiconductor device having MOSFET with offset-spacer, and manufacturing method thereof |
| US7517745B2 (en) | 2004-03-19 | 2009-04-14 | Kabushiki Kaisha Toshiba | Semiconductor device having MOSFET with offset-spacer, and manufacturing method thereof |
| US7638399B2 (en) | 2004-03-19 | 2009-12-29 | Kabushiki Kaisha Toshiba | Semiconductor device having MOSFET with offset-spacer, and manufacturing method thereof |
| JP2010165893A (ja) * | 2009-01-16 | 2010-07-29 | Sony Corp | 固体撮像素子とその製造方法、及び撮像装置 |
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