JPH07245400A - 電界効果型トランジスタとその製造方法 - Google Patents
電界効果型トランジスタとその製造方法Info
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- 230000005669 field effect Effects 0.000 title claims description 16
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000012535 impurity Substances 0.000 claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 230000003647 oxidation Effects 0.000 claims abstract description 21
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 21
- 239000004065 semiconductor Substances 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 13
- 238000001947 vapour-phase growth Methods 0.000 claims description 7
- 239000004020 conductor Substances 0.000 claims description 6
- 238000000927 vapour-phase epitaxy Methods 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 abstract description 18
- 230000015556 catabolic process Effects 0.000 abstract description 17
- 238000005229 chemical vapour deposition Methods 0.000 abstract description 3
- 238000009413 insulation Methods 0.000 abstract 2
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000001154 acute effect Effects 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000000356 contaminant Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000004380 ashing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】
【構成】U−MOS FETのトレンチ31の内部表面
32と基板11上に形成するゲ−ト絶縁膜を、熱酸化に
より形成する第一の酸化膜41と、CVD法による第二
の酸化膜42の二層構造により構成する。 【効果】ゲ−ト絶縁膜を、二層構造とすることにより、
不純物の拡散領域とその濃度を所望の値としたままで、
ゲ−ト耐圧を向上させることができ、素子の信頼性と歩
留まりを向上させることができる。
32と基板11上に形成するゲ−ト絶縁膜を、熱酸化に
より形成する第一の酸化膜41と、CVD法による第二
の酸化膜42の二層構造により構成する。 【効果】ゲ−ト絶縁膜を、二層構造とすることにより、
不純物の拡散領域とその濃度を所望の値としたままで、
ゲ−ト耐圧を向上させることができ、素子の信頼性と歩
留まりを向上させることができる。
Description
【0001】
【産業上の利用分野】本発明は電界効果型トランジスタ
とその製造方法、特に縦型電解効果型トランジスタのゲ
−ト絶縁膜とその製造方法に関する。
とその製造方法、特に縦型電解効果型トランジスタのゲ
−ト絶縁膜とその製造方法に関する。
【0002】
【従来の技術】電界効果型トランジスタのうち、特にM
OS FETの中の縦型電界効果型トランジスタは、近
年の半導体製造技術や回路設計技術の発展にともない高
耐圧、大電力設計が可能となりパワ−デバイスとしてそ
の地位を確保している。この高耐圧縦型電界効果型トラ
ンジスタの代表的な構造の一つとしてとして、U字型構
造(以下、U−MOS FETと称する)のものがあげ
られる。これは特開平1−192174号公報や、特開
平4−229662号公報等に記載されている。このU
−MOS FETは、チャネル形成が縦型であり、基板
上の占有面積が少なく高集積度が得やすいため、今後も
期待できるデバイスの一つである。
OS FETの中の縦型電界効果型トランジスタは、近
年の半導体製造技術や回路設計技術の発展にともない高
耐圧、大電力設計が可能となりパワ−デバイスとしてそ
の地位を確保している。この高耐圧縦型電界効果型トラ
ンジスタの代表的な構造の一つとしてとして、U字型構
造(以下、U−MOS FETと称する)のものがあげ
られる。これは特開平1−192174号公報や、特開
平4−229662号公報等に記載されている。このU
−MOS FETは、チャネル形成が縦型であり、基板
上の占有面積が少なく高集積度が得やすいため、今後も
期待できるデバイスの一つである。
【0003】ここで従来のU−MOS FETのトレン
チ周辺の基本的な構造を、図2を用いて説明する。この
構造としては、N型の半導体基板101上に形成された
N-型の不純物半導体からなるドレイン領域102と、
上記ドレイン領域内に形成されたP型不純物からなるベ
−ス領域103と、上記ベ−ス領域の上部に形成された
N- 型の不純物半導体からなるソ−ス領域104と、上
記ベ−ス領域を貫きドレイン領域に達するように形成さ
れたトレンチ106内に、熱酸化によって形成される酸
化膜107を介して、不純物がド−プされたポリシリコ
ンによって形成されるゲ−ト電極105より構成され
る。
チ周辺の基本的な構造を、図2を用いて説明する。この
構造としては、N型の半導体基板101上に形成された
N-型の不純物半導体からなるドレイン領域102と、
上記ドレイン領域内に形成されたP型不純物からなるベ
−ス領域103と、上記ベ−ス領域の上部に形成された
N- 型の不純物半導体からなるソ−ス領域104と、上
記ベ−ス領域を貫きドレイン領域に達するように形成さ
れたトレンチ106内に、熱酸化によって形成される酸
化膜107を介して、不純物がド−プされたポリシリコ
ンによって形成されるゲ−ト電極105より構成され
る。
【0004】次に従来のU−MOS FETの製造方法
を図3(a)〜(c)を用いて説明する。まず、図3
(a)の工程は半導体基板上に各層を形成し、各不純物
領域を形成する工程であり、半導体基板201上に気相
成長法によってエピタキシャル層202(以下、半導体
基板または単に基板)を形成し、N型のドレイン領域を
形成する。次に半導体基板内のドレイン領域の上部にP
型の不純物を導入し、拡散を行いベ−ス領域203を形
成する。次に半導体基板内の上記ベ−スの領域の上部に
N型の不純物を導入し、拡散を行いソ−ス領域204を
形成する。
を図3(a)〜(c)を用いて説明する。まず、図3
(a)の工程は半導体基板上に各層を形成し、各不純物
領域を形成する工程であり、半導体基板201上に気相
成長法によってエピタキシャル層202(以下、半導体
基板または単に基板)を形成し、N型のドレイン領域を
形成する。次に半導体基板内のドレイン領域の上部にP
型の不純物を導入し、拡散を行いベ−ス領域203を形
成する。次に半導体基板内の上記ベ−スの領域の上部に
N型の不純物を導入し、拡散を行いソ−ス領域204を
形成する。
【0005】続いて図3(b)の工程はフォトレジスト
をマスクとして、半導体基板にトレンチを形成する工程
であり、半導体基板表面に酸化膜211を形成し、この
表面にフォトレジストを塗布し、これをトレンチ開口用
にパタ−ニングする。これをマスクとして上記のソ−ス
領域とベ−ス領域を貫き、ドレイン領域まで達するよう
に異方性エッチングにより、トレンチ212を形成す
る。
をマスクとして、半導体基板にトレンチを形成する工程
であり、半導体基板表面に酸化膜211を形成し、この
表面にフォトレジストを塗布し、これをトレンチ開口用
にパタ−ニングする。これをマスクとして上記のソ−ス
領域とベ−ス領域を貫き、ドレイン領域まで達するよう
に異方性エッチングにより、トレンチ212を形成す
る。
【0006】続いて図3(c)の工程はトレンチの側面
に絶縁膜として酸化膜を形成し、導電体を埋め込む工程
であり、酸化膜211を剥離しトレンチ表面及び基板表
面に熱酸化により新たに酸化膜221を形成し、これを
ゲ−ト絶縁膜とする。次に、ゲ−ト絶縁膜が形成された
トレンチ内に、不純物が導入されたポリシリコンを導電
体として埋め込み、ゲ−ト電極222が形成される。以
上の工程により、U−MOS FETのトレンチ部が形
成される。
に絶縁膜として酸化膜を形成し、導電体を埋め込む工程
であり、酸化膜211を剥離しトレンチ表面及び基板表
面に熱酸化により新たに酸化膜221を形成し、これを
ゲ−ト絶縁膜とする。次に、ゲ−ト絶縁膜が形成された
トレンチ内に、不純物が導入されたポリシリコンを導電
体として埋め込み、ゲ−ト電極222が形成される。以
上の工程により、U−MOS FETのトレンチ部が形
成される。
【0007】従来の製造方法によれば、このU−MOS
FETはセル密度、すなわち集積度を上げて、オン抵
抗を低減させるのには有利である。従来の装置のオン抵
抗は1.7mΩ/cm2 程度である。これはトレンチを
深く形成することにより、チャネル領域を大きく形成す
ることができるためである。但し、トレンチを深く形成
すると、トレンチの表面積が増加するためゲ−ト耐圧は
低下する。また、図4は図3(c)に示す、トレンチ2
12上部のコ−ナ−Aの部分を拡大して示している。こ
のトレンチ上部のコ−ナ−Aにおいてソース領域204
が鋭角に酸化され、熱酸化により形成された酸化膜21
1がコーナー突端301で薄く形成され、電界の集中が
起こりゲ−ト耐圧が低下する。
FETはセル密度、すなわち集積度を上げて、オン抵
抗を低減させるのには有利である。従来の装置のオン抵
抗は1.7mΩ/cm2 程度である。これはトレンチを
深く形成することにより、チャネル領域を大きく形成す
ることができるためである。但し、トレンチを深く形成
すると、トレンチの表面積が増加するためゲ−ト耐圧は
低下する。また、図4は図3(c)に示す、トレンチ2
12上部のコ−ナ−Aの部分を拡大して示している。こ
のトレンチ上部のコ−ナ−Aにおいてソース領域204
が鋭角に酸化され、熱酸化により形成された酸化膜21
1がコーナー突端301で薄く形成され、電界の集中が
起こりゲ−ト耐圧が低下する。
【0008】
【発明が解決しようとする課題】従来のトレンチ内に形
成されるゲ−ト絶縁膜は、摂氏1000度の酸素雰囲気
中で50nmの厚さで熱酸化により形成される酸化膜であ
る。しかしながら、トレンチ内の汚染物除去の工程にお
いて、弗酸系のウエット処理により行うために、トレン
チの側面が浸蝕されトレンチ上部のコ−ナ−が鋭角にな
る。さらに、上記の熱酸化によって表面にゲ−ト酸化膜
を形成する際に、トレンチ上部のコ−ナ−は酸化されさ
らに鋭角に形成されてしまう。このためこのコ−ナ−に
おいて、酸化膜が他の部分に比べ薄く形成されてしまう
ため、耐圧が低下してしまう。また、コ−ナ−が鋭角に
形成されているため、この部分へ電界が集中してしまい
ゲ−ト耐圧が低下してしまうという問題点がある。
成されるゲ−ト絶縁膜は、摂氏1000度の酸素雰囲気
中で50nmの厚さで熱酸化により形成される酸化膜であ
る。しかしながら、トレンチ内の汚染物除去の工程にお
いて、弗酸系のウエット処理により行うために、トレン
チの側面が浸蝕されトレンチ上部のコ−ナ−が鋭角にな
る。さらに、上記の熱酸化によって表面にゲ−ト酸化膜
を形成する際に、トレンチ上部のコ−ナ−は酸化されさ
らに鋭角に形成されてしまう。このためこのコ−ナ−に
おいて、酸化膜が他の部分に比べ薄く形成されてしまう
ため、耐圧が低下してしまう。また、コ−ナ−が鋭角に
形成されているため、この部分へ電界が集中してしまい
ゲ−ト耐圧が低下してしまうという問題点がある。
【0009】このコ−ナ−への電界の集中を緩和するた
めに、コ−ナ−の酸化膜に丸みを持たせる目的で、酸化
膜をさらに厚く形成する場合には、熱酸化工程の温度を
上げ、時間をかけることにより可能ではある。しかし、
すでに不純物の拡散領域が形成されている後の工程とな
るので、この熱酸化によりさらに不純物の拡散が行われ
ることとなる。このため、不純物の濃度と領域の制御が
困難となるために、ゲ−ト酸化膜の膜厚は、上記以上に
厚くすることは行われていないのが現状である。また、
不純物の拡散を起こさずに熱酸化により酸化膜を厚く形
成することができたとしても、しきい値電圧等のトラン
ジスタの特性が悪化するため、熱酸化によって形成され
るゲ−ト絶縁膜の膜厚には限界がある。
めに、コ−ナ−の酸化膜に丸みを持たせる目的で、酸化
膜をさらに厚く形成する場合には、熱酸化工程の温度を
上げ、時間をかけることにより可能ではある。しかし、
すでに不純物の拡散領域が形成されている後の工程とな
るので、この熱酸化によりさらに不純物の拡散が行われ
ることとなる。このため、不純物の濃度と領域の制御が
困難となるために、ゲ−ト酸化膜の膜厚は、上記以上に
厚くすることは行われていないのが現状である。また、
不純物の拡散を起こさずに熱酸化により酸化膜を厚く形
成することができたとしても、しきい値電圧等のトラン
ジスタの特性が悪化するため、熱酸化によって形成され
るゲ−ト絶縁膜の膜厚には限界がある。
【0010】このように、従来のU−MOS FETの
製造方法によれば、トレンチ表面の酸化膜形成工程にお
いて、トレンチ上部のコ−ナ−が鋭角となり、ゲ−ト絶
縁膜が薄く形成されてしまい、ここに電界の集中が起こ
りゲ−ト耐圧が低下するという問題点がある。またゲ−
ト酸化膜を厚く形成すると、その形成の工程において、
不純物領域の不必要な拡散が起こったり、トランジスタ
の特性が悪化するという問題点がある。本発明はこのよ
うな問題点を解決するもので、ゲート耐圧の向上した構
造及び不純物の拡散領域とその濃度を所望の値としたま
まで、ゲ−ト耐圧を向上させる方法を得ることを目的と
する。
製造方法によれば、トレンチ表面の酸化膜形成工程にお
いて、トレンチ上部のコ−ナ−が鋭角となり、ゲ−ト絶
縁膜が薄く形成されてしまい、ここに電界の集中が起こ
りゲ−ト耐圧が低下するという問題点がある。またゲ−
ト酸化膜を厚く形成すると、その形成の工程において、
不純物領域の不必要な拡散が起こったり、トランジスタ
の特性が悪化するという問題点がある。本発明はこのよ
うな問題点を解決するもので、ゲート耐圧の向上した構
造及び不純物の拡散領域とその濃度を所望の値としたま
まで、ゲ−ト耐圧を向上させる方法を得ることを目的と
する。
【0011】
【課題を解決するための手段】本発明においてはエッチ
ングによりトレンチを形成した後に、トレンチ表面と基
板上に形成するゲ−ト絶縁膜を、熱酸化により形成する
第一の絶縁膜と、気相成長法(以下、CVD(Chemical
Vapour Deposition)という)による第二の絶縁膜の二層
構造により構成する電界効果型トランジスタを得るもの
である。。
ングによりトレンチを形成した後に、トレンチ表面と基
板上に形成するゲ−ト絶縁膜を、熱酸化により形成する
第一の絶縁膜と、気相成長法(以下、CVD(Chemical
Vapour Deposition)という)による第二の絶縁膜の二層
構造により構成する電界効果型トランジスタを得るもの
である。。
【0012】この第一の絶縁膜はトレンチ表面に形成
し、従来より短時間で薄く形成し、第二の絶縁膜は第一
の絶縁膜表面に形成し、CVDによる気相成長によって
低温にて形成する方法を得るものである。
し、従来より短時間で薄く形成し、第二の絶縁膜は第一
の絶縁膜表面に形成し、CVDによる気相成長によって
低温にて形成する方法を得るものである。
【0013】
【作用】本発明によれば、U−MOS FETとその製
造方法において、従来と同様にエッチングによりトレン
チを形成した後に、トレンチ表面と基板上に形成するゲ
−ト絶縁膜を、熱酸化により形成する第一の絶縁膜と、
CVD法による第二の絶縁膜の二層構造により構成す
る。この第一の絶縁膜はトレンチ表面に形成するもので
あり、従来より短時間で薄く形成することにより、トレ
ンチ上部の酸化と不純物領域の不要な拡散を防ぐことが
できる。また、第二の絶縁膜は第一の絶縁膜表面に形成
するものであり、CVDによる気相成長によって低温に
て形成する。このため第一の絶縁膜同様その製造工程中
において、不純物の不要な拡散を防ぐことができ、ゲー
ト耐圧を向上させることができる。
造方法において、従来と同様にエッチングによりトレン
チを形成した後に、トレンチ表面と基板上に形成するゲ
−ト絶縁膜を、熱酸化により形成する第一の絶縁膜と、
CVD法による第二の絶縁膜の二層構造により構成す
る。この第一の絶縁膜はトレンチ表面に形成するもので
あり、従来より短時間で薄く形成することにより、トレ
ンチ上部の酸化と不純物領域の不要な拡散を防ぐことが
できる。また、第二の絶縁膜は第一の絶縁膜表面に形成
するものであり、CVDによる気相成長によって低温に
て形成する。このため第一の絶縁膜同様その製造工程中
において、不純物の不要な拡散を防ぐことができ、ゲー
ト耐圧を向上させることができる。
【0014】第一の絶縁膜を短時間で、第二の絶縁膜を
低温でそれぞれ形成することにより、すでに拡散が行わ
れている不純物領域において、不必要な拡散が行われる
ことなく、また、しきい値電圧等トランジスタの特性を
悪化させることなく、ゲ−ト絶縁膜を形成することがで
きる。よって、不純物の拡散領域とその濃度を所望の値
としたままで、ゲ−ト耐圧を向上させることができる。
低温でそれぞれ形成することにより、すでに拡散が行わ
れている不純物領域において、不必要な拡散が行われる
ことなく、また、しきい値電圧等トランジスタの特性を
悪化させることなく、ゲ−ト絶縁膜を形成することがで
きる。よって、不純物の拡散領域とその濃度を所望の値
としたままで、ゲ−ト耐圧を向上させることができる。
【0015】
【実施例】以下本発明の一実施例の構造及び製造方法に
ついて、図1(a)乃至(d)を用いて説明する。
ついて、図1(a)乃至(d)を用いて説明する。
【0016】図1(d)は本実施例の電界効果型トラン
ジスタを示すもので、単結晶シリコンのN型の半導体基
板11上に形成されたN- 型の不純物半導体からなるド
レイン領域12と、上記ドレイン領域内に形成されたP
型不純物からなるベ−ス領域13と、上記ベ−ス領域の
上部に形成されたN- 型の不純物半導体からなるソ−ス
領域14と、上記ベ−ス領域を貫きドレイン領域に達す
るように形成されたトレンチ31内に、熱酸化によって
形成される酸化シリコンの第一の絶縁膜41およびその
上に気相成長によって形成された酸化シリコンの第二の
絶縁膜42を介して、不純物がド−プされたポリシリコ
ンをトレンチに埋め込み形成されるゲ−ト電極43より
構成される。
ジスタを示すもので、単結晶シリコンのN型の半導体基
板11上に形成されたN- 型の不純物半導体からなるド
レイン領域12と、上記ドレイン領域内に形成されたP
型不純物からなるベ−ス領域13と、上記ベ−ス領域の
上部に形成されたN- 型の不純物半導体からなるソ−ス
領域14と、上記ベ−ス領域を貫きドレイン領域に達す
るように形成されたトレンチ31内に、熱酸化によって
形成される酸化シリコンの第一の絶縁膜41およびその
上に気相成長によって形成された酸化シリコンの第二の
絶縁膜42を介して、不純物がド−プされたポリシリコ
ンをトレンチに埋め込み形成されるゲ−ト電極43より
構成される。
【0017】図1(a)の工程は半導体基板上に各層を
形成し、各不純物領域を形成する工程であり、シリコン
半導体基板11表面にAsH3 及びPH3 を含むガスを
流し、N型のエピタキシャル層12(以下、半導体基板
または単に基板)を成長させる。これをドレイン領域と
する。次にこの層内のベ−ス領域となる半導体基板表面
から1.0μm の深さ部分にBを50keV 、1×1013
atoms/cm2 でイオン注入し、摂氏1100度、360分
で熱拡散を行いベ−ス領域13を形成する。この熱拡散
によりベ−ス領域は基板表面から深さ0.5μm 〜2.
3μm まで形成される。次にこの層内のソ−ス領域とな
るエピタキシャル層表面から0.2μmの深さ部分にA
sを40keV 、2×1015atoms/cm2 でイオン注入し、
摂氏1000度、20分で熱拡散を行いソ−ス領域14
を形成する。この熱拡散によりソ−ス領域は、基板表面
から0.5μm の深さまで形成される。
形成し、各不純物領域を形成する工程であり、シリコン
半導体基板11表面にAsH3 及びPH3 を含むガスを
流し、N型のエピタキシャル層12(以下、半導体基板
または単に基板)を成長させる。これをドレイン領域と
する。次にこの層内のベ−ス領域となる半導体基板表面
から1.0μm の深さ部分にBを50keV 、1×1013
atoms/cm2 でイオン注入し、摂氏1100度、360分
で熱拡散を行いベ−ス領域13を形成する。この熱拡散
によりベ−ス領域は基板表面から深さ0.5μm 〜2.
3μm まで形成される。次にこの層内のソ−ス領域とな
るエピタキシャル層表面から0.2μmの深さ部分にA
sを40keV 、2×1015atoms/cm2 でイオン注入し、
摂氏1000度、20分で熱拡散を行いソ−ス領域14
を形成する。この熱拡散によりソ−ス領域は、基板表面
から0.5μm の深さまで形成される。
【0018】続いて図1(b)の工程はレジストのパタ
−ンを形成する工程であり、ソ−ス領域14が形成され
ている半導体基板表面にLPCVD(Low Pressur CVD
)法を用いて酸化膜21を膜厚600nmで形成する。
次にこの酸化膜上にフォトレジスト22を塗布し、トレ
ンチ開口用のパタ−ニングを露光及び現像により行う。
−ンを形成する工程であり、ソ−ス領域14が形成され
ている半導体基板表面にLPCVD(Low Pressur CVD
)法を用いて酸化膜21を膜厚600nmで形成する。
次にこの酸化膜上にフォトレジスト22を塗布し、トレ
ンチ開口用のパタ−ニングを露光及び現像により行う。
【0019】続いて図1(c)の工程は半導体基板にト
レンチ31を形成する工程であり、パタ−ニングされた
フォトレジスト22をマスクとして、基板上の酸化膜2
1のトリンチ開口の部分を除去する。次に、フォトレジ
スト22をアッシングにより除去し、基板上の酸化膜を
マスクとして半導体基板にトレンチ31をエッチング形
成する。このトレンチは、先に形成されているソ−ス領
域及びベ−ス領域を貫き、エピタキシャル層のドレイン
領域に達するように形成する。この工程は異方性ドライ
エッチングにより行い、NF3 、HBR、HeO3 の混
合ガスを用いて行う。ここで、トレンチの幅は1μm 、
奥行きは2.5μm 、深さは2.5μmである。よっ
て、トレンチは上記のソ−ス領域14とベ−ス領域13
を貫き、ドレイン領域12まで達する範囲に形成され内
部表面32が露出するる。
レンチ31を形成する工程であり、パタ−ニングされた
フォトレジスト22をマスクとして、基板上の酸化膜2
1のトリンチ開口の部分を除去する。次に、フォトレジ
スト22をアッシングにより除去し、基板上の酸化膜を
マスクとして半導体基板にトレンチ31をエッチング形
成する。このトレンチは、先に形成されているソ−ス領
域及びベ−ス領域を貫き、エピタキシャル層のドレイン
領域に達するように形成する。この工程は異方性ドライ
エッチングにより行い、NF3 、HBR、HeO3 の混
合ガスを用いて行う。ここで、トレンチの幅は1μm 、
奥行きは2.5μm 、深さは2.5μmである。よっ
て、トレンチは上記のソ−ス領域14とベ−ス領域13
を貫き、ドレイン領域12まで達する範囲に形成され内
部表面32が露出するる。
【0020】続いて図1(d)の工程はトレンチにゲ−
ト絶縁膜を形成し、トレンチ内に導電体を埋め込む工程
であり、トレンチ内の汚染物を弗酸系の溶液により除去
し、エピタキシャル層上に形成されている酸化膜を除去
した後、摂氏1000度、10分の酸素雰囲気中で、内
部表面32に膜厚15nmの第一の絶縁膜41としてシリ
コン酸化膜を形成する。次に、摂氏400度、1.33
×104 Paの常圧CVD法により、熱酸化により形成さ
れている第一の絶縁膜上に、膜厚100nmの新たな第二
の絶縁膜42としてシリコン酸化膜を追加形成する。以
上により、トレンチ内に二層構造を有する絶縁膜41,
42が形成される。ここで第二の絶縁膜42としては、
窒化膜によって形成することも可能である。第二の絶縁
膜を窒化膜で形成する場合、その形成方法としては、酸
化膜41と同様の温度、気圧にて行う。よってその効果
も酸化膜で形成した場合と特に異なることはない。
ト絶縁膜を形成し、トレンチ内に導電体を埋め込む工程
であり、トレンチ内の汚染物を弗酸系の溶液により除去
し、エピタキシャル層上に形成されている酸化膜を除去
した後、摂氏1000度、10分の酸素雰囲気中で、内
部表面32に膜厚15nmの第一の絶縁膜41としてシリ
コン酸化膜を形成する。次に、摂氏400度、1.33
×104 Paの常圧CVD法により、熱酸化により形成さ
れている第一の絶縁膜上に、膜厚100nmの新たな第二
の絶縁膜42としてシリコン酸化膜を追加形成する。以
上により、トレンチ内に二層構造を有する絶縁膜41,
42が形成される。ここで第二の絶縁膜42としては、
窒化膜によって形成することも可能である。第二の絶縁
膜を窒化膜で形成する場合、その形成方法としては、酸
化膜41と同様の温度、気圧にて行う。よってその効果
も酸化膜で形成した場合と特に異なることはない。
【0021】ここでゲ−ト耐圧としきい値電圧等トラン
ジスタの特性の関係により、熱酸化により形成される第
一の絶縁膜41である酸化膜の膜厚は、10nm〜15nm
が望ましい。これ以上に膜厚が厚い場合は、耐圧は増加
するがオン抵抗が増大し、しきい値電圧が増加してしま
う。またこれ以下に膜厚が薄い場合は、耐圧が極端に減
少してしまう。
ジスタの特性の関係により、熱酸化により形成される第
一の絶縁膜41である酸化膜の膜厚は、10nm〜15nm
が望ましい。これ以上に膜厚が厚い場合は、耐圧は増加
するがオン抵抗が増大し、しきい値電圧が増加してしま
う。またこれ以下に膜厚が薄い場合は、耐圧が極端に減
少してしまう。
【0022】また常圧CVDによって形成される第二の
絶縁膜42である酸化膜の膜厚は、50nm〜100nmが
望ましい。しきい値電圧は膜厚50nmのとき約1.5
V、膜厚100nmのとき約1.6Vであり、この範囲で
あればしきい値電圧に与える影響は少なく、また耐圧も
高く維持できる。
絶縁膜42である酸化膜の膜厚は、50nm〜100nmが
望ましい。しきい値電圧は膜厚50nmのとき約1.5
V、膜厚100nmのとき約1.6Vであり、この範囲で
あればしきい値電圧に与える影響は少なく、また耐圧も
高く維持できる。
【0023】第二の絶縁膜である酸化膜を形成するため
のCVDは、温度が摂氏300度〜摂氏400度の範囲
で、気圧は1.33×103 Pa〜1.33×104 Paの
範囲で行うのが望ましい。温度については、不純物領域
における不純物の拡散を防ぐために極力低温で行うのが
望ましいためであり、気圧については、前記のように不
純物の再拡散を防ぐために極力短時間で行う方が望まし
いので、常圧CVDにより絶縁膜を短時間で形成する。
但し、LPCVD法によっても実施が可能であるが、低
温、短時間で絶縁膜を形成するのが望ましいのは前述の
通りである。次に、トレンチ内にLPCVD法により導
電体であるポリシリコンを埋め込み、エッチバックによ
りソ−ス領域の上端の位置までを残して、その上部を除
去する。これにより、トレンチ内にゲ−ト電極43が形
成される。
のCVDは、温度が摂氏300度〜摂氏400度の範囲
で、気圧は1.33×103 Pa〜1.33×104 Paの
範囲で行うのが望ましい。温度については、不純物領域
における不純物の拡散を防ぐために極力低温で行うのが
望ましいためであり、気圧については、前記のように不
純物の再拡散を防ぐために極力短時間で行う方が望まし
いので、常圧CVDにより絶縁膜を短時間で形成する。
但し、LPCVD法によっても実施が可能であるが、低
温、短時間で絶縁膜を形成するのが望ましいのは前述の
通りである。次に、トレンチ内にLPCVD法により導
電体であるポリシリコンを埋め込み、エッチバックによ
りソ−ス領域の上端の位置までを残して、その上部を除
去する。これにより、トレンチ内にゲ−ト電極43が形
成される。
【0024】以上の工程により、U−MOS FETの
トレンチゲ−ト構造が完成する。上記の実施例は半導体
基板上にN型のエピタキシャル層を形成する例を示した
が、これに限定されることはなく、上記の実施例とは逆
の導電型のものについても実施が可能である。
トレンチゲ−ト構造が完成する。上記の実施例は半導体
基板上にN型のエピタキシャル層を形成する例を示した
が、これに限定されることはなく、上記の実施例とは逆
の導電型のものについても実施が可能である。
【0025】
【発明の効果】本発明によれば、U−MOS FETと
その製造方法において、トレンチ表面と基板上に形成す
るゲ−ト絶縁膜を、熱酸化により形成する第一の絶縁膜
と、CVD法による第二の絶縁膜の二層構造により構成
する。この第一の絶縁膜はトレンチ表面に形成するもの
であり、短時間の工程で薄く形成することにより、トレ
ンチ上部の酸化と不純物領域の不要な拡散を防ぐことが
できる。また、第二の絶縁膜は第一の絶縁膜表面に形成
する。これは、CVDによる気相成長によって低温にて
形成する。このため第一の絶縁膜同様、不純物の不要な
拡散を防ぐことができ、耐圧を向上させることができ
る。以上の工程により、不純物の拡散領域とその濃度を
所望の値としたままで、ゲ−ト耐圧を向上させることが
でき、素子の信頼性を向上させることができる。
その製造方法において、トレンチ表面と基板上に形成す
るゲ−ト絶縁膜を、熱酸化により形成する第一の絶縁膜
と、CVD法による第二の絶縁膜の二層構造により構成
する。この第一の絶縁膜はトレンチ表面に形成するもの
であり、短時間の工程で薄く形成することにより、トレ
ンチ上部の酸化と不純物領域の不要な拡散を防ぐことが
できる。また、第二の絶縁膜は第一の絶縁膜表面に形成
する。これは、CVDによる気相成長によって低温にて
形成する。このため第一の絶縁膜同様、不純物の不要な
拡散を防ぐことができ、耐圧を向上させることができ
る。以上の工程により、不純物の拡散領域とその濃度を
所望の値としたままで、ゲ−ト耐圧を向上させることが
でき、素子の信頼性を向上させることができる。
【図1】実施例の製造方法を説明する断面図。
【図2】従来例の構造を説明する断面図。
【図3】従来例の製造方法を説明する断面図。
【図4】従来例の問題点の一つを説明する断面図。
【符号の説明】 11… シリコン半導体基板 12… ドレイン領域 13… ベ−ス領域 14… ソ−ス領域 21… 酸化膜 22 フォトレジスト 31… トレンチ 41… 第一の絶縁膜 42… 第二の絶縁膜 43… ゲ−ト電極
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/78 321 P
Claims (5)
- 【請求項1】 半導体基板表面上よりその厚さ方向に、
相互に異なる導電型の隣接して形成された少なくとも3
個の不純物領域と、この各不純物領域の一部が露出する
ように前記半導体基板の厚さ方向に形成されたトレンチ
と、このトレンチの内部表面と前記不純物領域の最上部
に形成された絶縁膜と、この絶縁膜を介して前記トレン
チ内に導電体を埋め込み形成されたゲ−ト電極とからな
る電界効果型トランジスタにおいて、 前記絶縁膜はトレンチの内部表面と前記不純物領域の最
上部表面に熱酸化により形成された第一の絶縁膜と、 この第一の絶縁膜表面上に気相成長により形成された第
二の絶縁膜とからなることを特徴とする電界効果型トラ
ンジスタ。 - 【請求項2】 請求項1記載の電界効果型トランジスタ
において、 前記第一の絶縁膜は酸化膜であり膜厚が10nm以上、1
5nm以下で形成されていることを特徴とする電界効果型
トランジスタ。 - 【請求項3】 請求項1記載の電界効果型トランジスタ
において、 前記第二の絶縁膜は酸化膜であり膜厚が50nm以上、1
00nm以下で形成されていることを特徴とする電界効果
型トランジスタ。 - 【請求項4】 半導体基板表面上よりその厚さ方向に、
相互に異なる導電型の隣接して少なくとも3個の不純物
領域を形成する工程と、前記各不純物領域の一部が露出
するように前記半導体基板の厚さ方向にトレンチを形成
する工程と、前記トレンチの内部表面と前記不純物領域
の最上部表面に絶縁膜を形成する工程と、前記絶縁膜を
介して前記トレンチ内に導電体を埋め込み、ゲ−ト電極
を形成する工程とからなる電界効果型トランジスタの製
造方法において、 前記絶縁膜を形成する工程は、前記トレンチの内部表面
と前記不純物領域の最上部に熱酸化により第一の絶縁膜
を形成する工程と、 前記第一の絶縁膜表面上に気相成長により第二の絶縁膜
を形成する工程とからなることを特徴とする電界効果型
トランジスタの製造方法。 - 【請求項5】 請求項4記載の電界効果型トランジスタ
の製造方法において、 前記第二の絶縁膜を形成する工程は、摂氏300度以
上、摂氏400度以下の温度中の気相成長により行われ
ることを特徴とする電界効果型トランジスタの製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6036873A JPH07245400A (ja) | 1994-03-08 | 1994-03-08 | 電界効果型トランジスタとその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6036873A JPH07245400A (ja) | 1994-03-08 | 1994-03-08 | 電界効果型トランジスタとその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07245400A true JPH07245400A (ja) | 1995-09-19 |
Family
ID=12481908
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6036873A Pending JPH07245400A (ja) | 1994-03-08 | 1994-03-08 | 電界効果型トランジスタとその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07245400A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6168996B1 (en) | 1997-08-28 | 2001-01-02 | Hitachi, Ltd. | Method of fabricating semiconductor device |
US6368920B1 (en) * | 1996-04-10 | 2002-04-09 | Fairchild Semiconductor Corporation | Trench MOS gate device |
US6847079B2 (en) | 1999-09-13 | 2005-01-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a stacked gate insulation film and a gate electrode and manufacturing method thereof |
JP2005333112A (ja) * | 2004-04-21 | 2005-12-02 | Denso Corp | 半導体装置及びその製造方法 |
JP2007043209A (ja) * | 2006-11-15 | 2007-02-15 | Mitsubishi Electric Corp | トレンチ構造を有する半導体装置及びその製造方法 |
EP1883116A1 (en) * | 2006-07-26 | 2008-01-30 | AMI Semiconductor Belgium BVBA | Semiconductor device with high breakdown voltage and manufacturing method thereof |
JP2017041613A (ja) * | 2015-08-21 | 2017-02-23 | トヨタ自動車株式会社 | 半導体装置の製造方法と半導体装置 |
-
1994
- 1994-03-08 JP JP6036873A patent/JPH07245400A/ja active Pending
Cited By (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US7180130B2 (en) | 1997-08-28 | 2007-02-20 | Renesas Technology Corp. | Method of fabricating semiconductor device |
US8748266B2 (en) | 1997-08-28 | 2014-06-10 | Renesas Electronics Corporation | Method of fabricating semiconductor device |
US6168996B1 (en) | 1997-08-28 | 2001-01-02 | Hitachi, Ltd. | Method of fabricating semiconductor device |
US6512265B2 (en) | 1997-08-28 | 2003-01-28 | Hitachi, Ltd. | Method of fabricating semiconductor device |
US6720220B2 (en) | 1997-08-28 | 2004-04-13 | Renesas Technology Corp. | Method of fabricating semiconductor device |
US6803281B2 (en) | 1997-08-28 | 2004-10-12 | Renesas Technology Corp. | Method of fabricating semiconductor device |
US8076202B2 (en) | 1997-08-28 | 2011-12-13 | Renesas Electronics Corporation | Method of fabricating semiconductor device |
US6307231B1 (en) | 1997-08-28 | 2001-10-23 | Hitachi, Ltd. | Method of fabricating semiconductor device |
US6410959B2 (en) | 1997-08-28 | 2002-06-25 | Hitachi, Ltd. | Method of fabricating semiconductor device |
US9275863B2 (en) | 1997-08-28 | 2016-03-01 | Renesas Electronics Corporation | Method of fabricating semiconductor device |
US8354713B2 (en) | 1997-08-28 | 2013-01-15 | Renesas Electronics Corporation | Method of fabricating semiconductor device |
US7229882B2 (en) | 1999-09-13 | 2007-06-12 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a field effect semiconductor device having a stacked gate insulation film and a gate electrode |
US7180131B2 (en) | 1999-09-13 | 2007-02-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a stacked gate insulation film and a gate electrode and manufacturing method thereof |
US6847079B2 (en) | 1999-09-13 | 2005-01-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a stacked gate insulation film and a gate electrode and manufacturing method thereof |
JP2005333112A (ja) * | 2004-04-21 | 2005-12-02 | Denso Corp | 半導体装置及びその製造方法 |
US7709889B2 (en) | 2006-07-26 | 2010-05-04 | Semiconductor Components Industries, L.L.C. | Semiconductor device with improved breakdown properties and manufacturing method thereof |
EP1883116A1 (en) * | 2006-07-26 | 2008-01-30 | AMI Semiconductor Belgium BVBA | Semiconductor device with high breakdown voltage and manufacturing method thereof |
JP2007043209A (ja) * | 2006-11-15 | 2007-02-15 | Mitsubishi Electric Corp | トレンチ構造を有する半導体装置及びその製造方法 |
JP2017041613A (ja) * | 2015-08-21 | 2017-02-23 | トヨタ自動車株式会社 | 半導体装置の製造方法と半導体装置 |
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