JPH0313745B2 - - Google Patents
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- JPH0313745B2 JPH0313745B2 JP57172027A JP17202782A JPH0313745B2 JP H0313745 B2 JPH0313745 B2 JP H0313745B2 JP 57172027 A JP57172027 A JP 57172027A JP 17202782 A JP17202782 A JP 17202782A JP H0313745 B2 JPH0313745 B2 JP H0313745B2
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- Japan
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- film
- insulating film
- mask
- mask film
- semiconductor layer
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
Description
【発明の詳細な説明】
発明の技術分野
本発明は、バイポーラ・トランジスタを有する
半導体装置を高集積化する際に適用して有効な半
導体装置の製造方法に関する。
半導体装置を高集積化する際に適用して有効な半
導体装置の製造方法に関する。
従来技術と問題点
一般に、バイポーラ半導体装置は、MIS電界効
果半導体装置に比較して素子の占有面積が大であ
り、集積密度を高めるには難しい問題がある。
果半導体装置に比較して素子の占有面積が大であ
り、集積密度を高めるには難しい問題がある。
その問題を生ずる理由の主たるものは、マスク
工程数が多いことであり、この工程が多ければ多
い程、集積度を向上することが困難になる。
工程数が多いことであり、この工程が多ければ多
い程、集積度を向上することが困難になる。
これを解決する為、１枚のマスクを使用するだ
けで、後はセルフ・アラインメント方式を多用し
てトランジスタの活性領域を形成する技術が提案
されているが、この従来技術では、工程数が多く
且つ複雑であり、充分な制御性を得ることができ
ず、正常な製造歩留りを得ることが難しい。
けで、後はセルフ・アラインメント方式を多用し
てトランジスタの活性領域を形成する技術が提案
されているが、この従来技術では、工程数が多く
且つ複雑であり、充分な制御性を得ることができ
ず、正常な製造歩留りを得ることが難しい。
発明の目的
本発明は、セルフ・アラインメント方式を多用
しながらも、製造工程が短縮され、パターン制御
性が優れている半導体装置の製造方法を提供し、
これに依り、高密化された半導体装置が得られる
ようにするものである。
しながらも、製造工程が短縮され、パターン制御
性が優れている半導体装置の製造方法を提供し、
これに依り、高密化された半導体装置が得られる
ようにするものである。
発明の構成
本発明では、半導体基板上に第１の絶縁膜、ベ
ース引き出し電極となる多結晶シリコン等からな
る第１の導電膜、第２の絶縁膜、フオト・レジス
ト等からなる第１のマスク膜を順に形成し、活性
領域形成予定部分に対応する第１のマスク膜に形
成した窓から第２の絶縁膜及び第１の導電膜をエ
ツチングして同じパターンの開口を形成し、更に
該導電膜のサイド・エツチングを行なつて空所を
形成してからアルミニウム等からなる第２のマス
ク膜を形成し、空所に対向する第１の絶縁膜をエ
ツチングして半導体基板表面を露出させてから第
１のマスク膜を除去することに依りその上の第２
のマスク膜をリフト・オフし、活性領域形成予定
部分内に残留した第２のマスク膜で選択的に保護
されている第１の絶縁膜をエツチングして窓を形
成し半導体基板表面の一部を露出させ、前記残留
している第２のマスク膜を除去してから酸化可能
である第２の導電膜を形成してベース引き出し電
極（第１の導電膜）と半導体基板との電気接続を
完成するものであり、この工程を採用することに
依り、ベース引き出し電極の形成、ベース・コン
タクト領域の形成はもとより、その後のベース領
域の形成、エミツタ領域の形成用を兼ねるエミツ
タ電極コンタクト窓の形成もセルフ・アラインメ
ント方式で行なうことができるのである。
ース引き出し電極となる多結晶シリコン等からな
る第１の導電膜、第２の絶縁膜、フオト・レジス
ト等からなる第１のマスク膜を順に形成し、活性
領域形成予定部分に対応する第１のマスク膜に形
成した窓から第２の絶縁膜及び第１の導電膜をエ
ツチングして同じパターンの開口を形成し、更に
該導電膜のサイド・エツチングを行なつて空所を
形成してからアルミニウム等からなる第２のマス
ク膜を形成し、空所に対向する第１の絶縁膜をエ
ツチングして半導体基板表面を露出させてから第
１のマスク膜を除去することに依りその上の第２
のマスク膜をリフト・オフし、活性領域形成予定
部分内に残留した第２のマスク膜で選択的に保護
されている第１の絶縁膜をエツチングして窓を形
成し半導体基板表面の一部を露出させ、前記残留
している第２のマスク膜を除去してから酸化可能
である第２の導電膜を形成してベース引き出し電
極（第１の導電膜）と半導体基板との電気接続を
完成するものであり、この工程を採用することに
依り、ベース引き出し電極の形成、ベース・コン
タクト領域の形成はもとより、その後のベース領
域の形成、エミツタ領域の形成用を兼ねるエミツ
タ電極コンタクト窓の形成もセルフ・アラインメ
ント方式で行なうことができるのである。
発明の実施例
第１図乃至第９図は本発明一実施例を解説する
為の工程要所に於ける半導体装置の要部切断側面
図であり、以下、これ等の図を参照しつつ説明す
る。
為の工程要所に於ける半導体装置の要部切断側面
図であり、以下、これ等の図を参照しつつ説明す
る。
第１図参照
n+型埋め込み層を有するｐ型シリコン半導
体基板（図示せず）上にエピタキシヤル成長さ
れたｎ型シリコン半導体層１に対して熱酸化法
を適用し、厚さ例えば500〔Å〕程度の二酸化シ
リコン（SiO2）絶縁膜（第１の絶縁膜の一部）
２を形成する。
体基板（図示せず）上にエピタキシヤル成長さ
れたｎ型シリコン半導体層１に対して熱酸化法
を適用し、厚さ例えば500〔Å〕程度の二酸化シ
リコン（SiO2）絶縁膜（第１の絶縁膜の一部）
２を形成する。
化学気相堆積法（CVD法）を適用し、厚さ
例えば1000〔Å〕程度の窒化シリコン（Si3N4
膜（第１の絶縁膜の一部）３を形成する。
例えば1000〔Å〕程度の窒化シリコン（Si3N4
膜（第１の絶縁膜の一部）３を形成する。
化学気相堆積法を適用し、硼素(B)をドープし
た厚さ例えば300〔Å〕程度のp+型多結晶シリ
コン膜（第１の導電膜）４を成長させる。
た厚さ例えば300〔Å〕程度のp+型多結晶シリ
コン膜（第１の導電膜）４を成長させる。
化学気相堆積法を適用し、厚さ例えば2000
〔Å〕程度の二酸化シリコン絶縁膜（第２の絶
縁膜）５を形成する。
〔Å〕程度の二酸化シリコン絶縁膜（第２の絶
縁膜）５を形成する。
第２図参照
フオト・リングライフ技術にて、活性領域形
成予定部分に対応する窓７を有するフオト・レ
ジスト膜（第１のマスク膜）６を形成し、これ
をマスクとして二酸化シリコン絶縁膜５及び多
結晶シリコン膜４を順にエツチングして窓７と
同パターンの開口を形成する。
成予定部分に対応する窓７を有するフオト・レ
ジスト膜（第１のマスク膜）６を形成し、これ
をマスクとして二酸化シリコン絶縁膜５及び多
結晶シリコン膜４を順にエツチングして窓７と
同パターンの開口を形成する。
このエツチングには、エツチヤントとして
CHF3及びCCI4ガスを使用し反応性イオン・エツ
チング法を適用すると良い。
CHF3及びCCI4ガスを使用し反応性イオン・エツ
チング法を適用すると良い。
第３図参照
全体をバツフア弗酸（HF）液に浸漬し、二
酸化シリコン絶縁膜５のサイド・エツチングを
0.2〔μm〕程度行ない、次いで、CF4とO2との
混合ガス・プラズマ中にて多結晶シリコン膜４
のサイド・エツチングを前記二酸化シリコン絶
縁膜５の場合と同程度行なう。
酸化シリコン絶縁膜５のサイド・エツチングを
0.2〔μm〕程度行ない、次いで、CF4とO2との
混合ガス・プラズマ中にて多結晶シリコン膜４
のサイド・エツチングを前記二酸化シリコン絶
縁膜５の場合と同程度行なう。
この結果、フオト・レジスト膜６のオーバ・ハ
ングが形成され、その下には空所９が形成され
る。
ングが形成され、その下には空所９が形成され
る。
真空蒸着法を適用し、アルミニウム（AI）
を厚さ例えば1000〔Å〕程度のアルミニウム膜
（第２のマスク膜）１０を形成する。
を厚さ例えば1000〔Å〕程度のアルミニウム膜
（第２のマスク膜）１０を形成する。
第４図参照
フオト・レジスト膜６を溶解除去することに
依り、その上のアルミニウム膜１０をリフト・
オフする。これに依り、活性領域形成予定部分
上にのみアルミニウム膜１０が残留する。
依り、その上のアルミニウム膜１０をリフト・
オフする。これに依り、活性領域形成予定部分
上にのみアルミニウム膜１０が残留する。
第５図参照
CF4とO2との混合ガス或いはCHF3ガスをエ
ツチヤントとする反応性イオン・エツチング法
を適用し、窒化シリコン膜３及び二酸化シリコ
ン絶縁膜２をエツチングすることに依り窓１１
を形成する。
ツチヤントとする反応性イオン・エツチング法
を適用し、窒化シリコン膜３及び二酸化シリコ
ン絶縁膜２をエツチングすることに依り窓１１
を形成する。
第６図参照
アルミニウム膜１０を除去してから、化学気
相堆積法を適用し、多結晶シリコン膜（第２の
導電膜）１２を厚さ例えば4000〔Å〕程度に成
長させる。
相堆積法を適用し、多結晶シリコン膜（第２の
導電膜）１２を厚さ例えば4000〔Å〕程度に成
長させる。
第７図参照
エツチヤントとしてCCI4ガスを用いた反応
性イオン・エツチング法を適用し、半導体基板
１に垂直な方向から方向性エツチングを行な
う。
性イオン・エツチング法を適用し、半導体基板
１に垂直な方向から方向性エツチングを行な
う。
これに依り、図示の如く、開口のエツジ部分に
多結晶シリコン膜１２を一部を残すことができ
る。
多結晶シリコン膜１２を一部を残すことができ
る。
イオン注入法を適用し、硼素イオンを打ち込
み、ベース領域となるｐ型領域１４を形成す
る。
み、ベース領域となるｐ型領域１４を形成す
る。
第８図参照
温度900〔℃〕の湿性酸化雰囲気中にて熱処理
を行ない、多結晶シリコン膜１２の表面に厚さ
例えば2000〔Å〕の二酸化シリコン絶縁膜１５
を形成する。
を行ない、多結晶シリコン膜１２の表面に厚さ
例えば2000〔Å〕の二酸化シリコン絶縁膜１５
を形成する。
この熱処理工程に依り、多結晶シリコン膜４中
の硼素が多結晶シリコン膜１２を介して半導体層
１に拡散され、p+型領域（ベース・コンタクト
領域）１６が形成されるものである。
の硼素が多結晶シリコン膜１２を介して半導体層
１に拡散され、p+型領域（ベース・コンタクト
領域）１６が形成されるものである。
第９図参照
反応性イオン・エツチング法を適用し、窒化
シリコン膜３及び二酸化シリコン絶縁膜２をエ
ツチングすることに依り、半導体層１の一部表
面を露出させる。
シリコン膜３及び二酸化シリコン絶縁膜２をエ
ツチングすることに依り、半導体層１の一部表
面を露出させる。
砒素（As）を含有する多結晶シリコン膜を
形成し、これをパターニングすることに依り、
エミツタ電極１９を形成する。
形成し、これをパターニングすることに依り、
エミツタ電極１９を形成する。
度1000〔℃〕程度、時間10〔分〕の熱処理に依
つて、エミツタ電極１９から砒素を半導体層１
中に拡散しn+型領域（エミツタ領域）２０を
形成する。
つて、エミツタ電極１９から砒素を半導体層１
中に拡散しn+型領域（エミツタ領域）２０を
形成する。
尚、前記実施例では、第１の絶縁膜として二酸
化シリコン絶縁膜２及び窒化シリコン膜３の２層
構造を採用しているが、これは、いずれか一方の
みでも良い。その際は、アルミニウム膜１０の代
りに他の材料を使用することもできる。
化シリコン絶縁膜２及び窒化シリコン膜３の２層
構造を採用しているが、これは、いずれか一方の
みでも良い。その際は、アルミニウム膜１０の代
りに他の材料を使用することもできる。
発明の効果
本発明に依れば、バイポーラ半導体装置を製造
するに際し、半導体層上に第１の絶縁膜と第１の
導電膜と第２の絶縁膜と活性領域形成予定部分に
窓を有する第１のマスク膜とを順に形成し、次
に、第２の絶縁膜及び第１の導電膜をエツチング
して前記窓と同パターンの開口を形成してからサ
イド・エツチングを行なつて第１のマスク膜の下
に空所を形成し、次に、第２マスク膜を前記開口
に対応する第１の絶縁膜上及び第１のマスク膜上
に形成してから第１のマスク膜を除去することに
よりその上の第２のマスク膜をリフト・オフし、
次に、前記開口に対応する第１の絶縁膜上に残留
した第２のマスク膜の側周と第１の導電膜との間
に在る空所からなる窓を介して第１の絶縁膜をエ
ツチングして半導体層の一部表面を露出し、次
に、第２のマスク膜を除去してから酸化可能な材
料からなる第２の導電膜を形成して第１の導電膜
と半導体層との電気接続を完成するようにしてい
るものであり、ここまでの工程は唯１枚のマスク
とセルフ・アラインメント方式で実施することが
でき、また、このような工程を採ることに依り、
後の工程、例えばエミツタ領域の形成用を兼ねる
エミツタ電極コンタクト窓の形成もセルフ・アラ
インメント方式で行なうことができるものであ
る。その結果、例えば、エミツタ領域の長さは
0.5〔μm〕以下に、また、ベース・コンタクト領
域とベース領域と合わせた長さを1.5〔μm〕以下
にすることができるから、高速動作可能で、且
つ、高集積化されたバイポーラ半導体装置を製造
するには好適な方法である。
するに際し、半導体層上に第１の絶縁膜と第１の
導電膜と第２の絶縁膜と活性領域形成予定部分に
窓を有する第１のマスク膜とを順に形成し、次
に、第２の絶縁膜及び第１の導電膜をエツチング
して前記窓と同パターンの開口を形成してからサ
イド・エツチングを行なつて第１のマスク膜の下
に空所を形成し、次に、第２マスク膜を前記開口
に対応する第１の絶縁膜上及び第１のマスク膜上
に形成してから第１のマスク膜を除去することに
よりその上の第２のマスク膜をリフト・オフし、
次に、前記開口に対応する第１の絶縁膜上に残留
した第２のマスク膜の側周と第１の導電膜との間
に在る空所からなる窓を介して第１の絶縁膜をエ
ツチングして半導体層の一部表面を露出し、次
に、第２のマスク膜を除去してから酸化可能な材
料からなる第２の導電膜を形成して第１の導電膜
と半導体層との電気接続を完成するようにしてい
るものであり、ここまでの工程は唯１枚のマスク
とセルフ・アラインメント方式で実施することが
でき、また、このような工程を採ることに依り、
後の工程、例えばエミツタ領域の形成用を兼ねる
エミツタ電極コンタクト窓の形成もセルフ・アラ
インメント方式で行なうことができるものであ
る。その結果、例えば、エミツタ領域の長さは
0.5〔μm〕以下に、また、ベース・コンタクト領
域とベース領域と合わせた長さを1.5〔μm〕以下
にすることができるから、高速動作可能で、且
つ、高集積化されたバイポーラ半導体装置を製造
するには好適な方法である。
第１図乃至第９図は本発明一実施を解説する為
の工程要所に於ける半導体装置の要部切断側面図
である。 図に於いて、１は半導体層、２は二酸化シリコ
ン絶縁膜、３は窒化シリコン膜、４は多結晶シリ
コン膜、５は二酸化シリコン絶縁膜、６はフオ
ト・レジスト膜、７は窓、９は空所、１０はアル
ミニウム膜、１１は窓、１２は多結晶シリコン
膜、１４はｐ型領域（ベース領域）、１５は二酸
化シリコン絶縁膜、１６はp+型領域（ベース・
コンタクト領域）、１９はエミツタ電極、２０は
n+型領域（エミツタ領域）である。
の工程要所に於ける半導体装置の要部切断側面図
である。 図に於いて、１は半導体層、２は二酸化シリコ
ン絶縁膜、３は窒化シリコン膜、４は多結晶シリ
コン膜、５は二酸化シリコン絶縁膜、６はフオ
ト・レジスト膜、７は窓、９は空所、１０はアル
ミニウム膜、１１は窓、１２は多結晶シリコン
膜、１４はｐ型領域（ベース領域）、１５は二酸
化シリコン絶縁膜、１６はp+型領域（ベース・
コンタクト領域）、１９はエミツタ電極、２０は
n+型領域（エミツタ領域）である。
Claims (1)
- １ 半導体層上に第１の絶縁膜と第１の導電膜と
第２の絶縁膜と活性領域形成予定部分に窓を有す
る第１のマスク膜とを順に形成し、次に、第２の
絶縁膜及び第１の導電膜をエツチングして前記窓
と同パターンの開口を形成してからサイド・エツ
チングを行なつて第１のマスク膜の下に空所を形
成し、次に、第２のマスク膜を前記開口に対応す
る第１の絶縁膜上及び第１のマスク膜上に形成し
てから第１のマスク膜を除去することによりその
上の第２のマスク膜をリフト・オフし、次に、前
記開口に対応する第１の絶縁膜上に残留した第２
のマスク膜の側周と第１の導電膜との間に在る空
所からなる窓を介して第１の絶縁膜をエツチング
して半導体層の一部表面を露出し、次に、第２の
マスク膜を除去してから酸化可能な材料からなる
第２の導電膜を形成して第１の導電膜と半導体層
との電気接続を完成する工程が含まれてなること
を特徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17202782A JPS5961181A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
| US06/537,017 US4545114A (en) | 1982-09-30 | 1983-09-29 | Method of producing semiconductor device |
| DE8383305971T DE3380615D1 (en) | 1982-09-30 | 1983-09-30 | Method of producing semiconductor device |
| EP83305971A EP0107416B1 (en) | 1982-09-30 | 1983-09-30 | Method of producing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17202782A JPS5961181A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5961181A JPS5961181A (ja) | 1984-04-07 |
| JPH0313745B2 true JPH0313745B2 (ja) | 1991-02-25 |
Family
ID=15934161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17202782A Granted JPS5961181A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961181A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60216581A (ja) * | 1984-04-12 | 1985-10-30 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS60216580A (ja) * | 1984-04-12 | 1985-10-30 | Fujitsu Ltd | 半導体装置の製造方法 |
| CA1279410C (en) * | 1986-06-06 | 1991-01-22 | Anatoly Feygenson | Submicron bipolar transistor with buried silicide region |
| TWI650202B (zh) * | 2017-08-22 | 2019-02-11 | 智勝科技股份有限公司 | 研磨墊、研磨墊的製造方法及研磨方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54155778A (en) * | 1978-05-30 | 1979-12-08 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and its manufacture |
| JPS5683063A (en) * | 1979-12-12 | 1981-07-07 | Hitachi Ltd | Manufacture of semiconductor device |
-
1982
- 1982-09-30 JP JP17202782A patent/JPS5961181A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54155778A (en) * | 1978-05-30 | 1979-12-08 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and its manufacture |
| JPS5683063A (en) * | 1979-12-12 | 1981-07-07 | Hitachi Ltd | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5961181A (ja) | 1984-04-07 |
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