JPS5961181A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5961181A JPS5961181A JP17202782A JP17202782A JPS5961181A JP S5961181 A JPS5961181 A JP S5961181A JP 17202782 A JP17202782 A JP 17202782A JP 17202782 A JP17202782 A JP 17202782A JP S5961181 A JPS5961181 A JP S5961181A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、バイポーラ・トランジスタを有する半導体装
置を高集積化する際に適用して有効な半導体装置の製造
方法に関する。
置を高集積化する際に適用して有効な半導体装置の製造
方法に関する。
従来技術と問題点
一般に、バイポーラ半導体装置は、ＭＩＳ電界リノす半
導体装置に比較して素子の占有面積が大であり、集積密
度を高めるには難しい問題がある。
導体装置に比較して素子の占有面積が大であり、集積密
度を高めるには難しい問題がある。
その問題を生ずる理由の主たるものは、マスク工程数が
多いことであり、この工程が多りれば多い程、集積度を
向上することか困難になる。
多いことであり、この工程が多りれば多い程、集積度を
向上することか困難になる。
これを解決する為、１枚のマスクを使用するだ＆Ｊで、
後はセルフ・アラインメント方式を多用してトランジス
タの活性領域を形成する技術が提案されているが、この
従来技術では、工程数が多く且つ複雑であり、充分な制
御性をｉ４ることができず、正常な製造歩留りを得るこ
とか難しい。
後はセルフ・アラインメント方式を多用してトランジス
タの活性領域を形成する技術が提案されているが、この
従来技術では、工程数が多く且つ複雑であり、充分な制
御性をｉ４ることができず、正常な製造歩留りを得るこ
とか難しい。
発明の目的
本発明は、セルフ・アラインメント方式を多用しながら
も、製造］二程が短縮され、パターン制御性が優れ°ζ
いる半導体装置の製造方法を提供し、これに依り、高密
化された半導体装置が得られるようにするものである。
も、製造］二程が短縮され、パターン制御性が優れ°ζ
いる半導体装置の製造方法を提供し、これに依り、高密
化された半導体装置が得られるようにするものである。
発明の構成
本発明では、半導体基板」二に第１の絶縁膜、ベース引
き出し電極となる多結晶ソリコン等からなる第１の導電
膜、第２の絶縁膜、フメト・レジス１−等からなる第１
のマスク膜を順に形成し、活性領域形成予定部分に対応
する第１のマスク膜に形成した窓から第２の絶縁膜及び
ｇｆｓ １の導電膜をエツチングして同じパターンの開
［」を形成し、更に該導電膜のサイド・エツチングを行
なって空所を形成しζからアルミニウム等からなる第２
のマスのマスク膜を除去することに依りその」二の第２
のマスク膜をリフト・オフし、活性領域形成予定部分内
に残留した第２のマスク膜で選択的に保護されている第
１の絶縁膜をエツチングし−ご窓を形成し半導体基板表
面の一部を露出させ、前記残留している第２のマスク膜
を除去してから酸化可能である第２の導電膜を形成して
ベース引き出し電極（第１の導電膜）と半導体基板との
電気接続を完成するものであり、この工程を採用するこ
とに依り、ベース引き出し電極の形成、ベース・コンタ
クト領域の形成はもとより、その後のベース領域の形成
、エミッタ領域の形成用を兼ねるエミッタ電極コンタク
ト窓の形成もセルフ・アラインメント方式で千行なうこ
とができるのである。
き出し電極となる多結晶ソリコン等からなる第１の導電
膜、第２の絶縁膜、フメト・レジス１−等からなる第１
のマスク膜を順に形成し、活性領域形成予定部分に対応
する第１のマスク膜に形成した窓から第２の絶縁膜及び
ｇｆｓ １の導電膜をエツチングして同じパターンの開
［」を形成し、更に該導電膜のサイド・エツチングを行
なって空所を形成しζからアルミニウム等からなる第２
のマスのマスク膜を除去することに依りその」二の第２
のマスク膜をリフト・オフし、活性領域形成予定部分内
に残留した第２のマスク膜で選択的に保護されている第
１の絶縁膜をエツチングし−ご窓を形成し半導体基板表
面の一部を露出させ、前記残留している第２のマスク膜
を除去してから酸化可能である第２の導電膜を形成して
ベース引き出し電極（第１の導電膜）と半導体基板との
電気接続を完成するものであり、この工程を採用するこ
とに依り、ベース引き出し電極の形成、ベース・コンタ
クト領域の形成はもとより、その後のベース領域の形成
、エミッタ領域の形成用を兼ねるエミッタ電極コンタク
ト窓の形成もセルフ・アラインメント方式で千行なうこ
とができるのである。
発明の実施例
第１図乃至第９図は本発明−実施例を解説する為の工程
要所に於ける半導体装置の要部切断側面図であり、以下
、これ等の図を参照しつつ説明する。
要所に於ける半導体装置の要部切断側面図であり、以下
、これ等の図を参照しつつ説明する。
第１図参照
■ ｎ＋型埋め込み層を有するｐ型ンリコン半導体基板
（図示せず）上にエピタキシャル成長されたｎ型シリコ
ン半導体層１に対して熱酸化法を適用し、厚さ例えば５
００ 〔人〕程度の二酸化シリコン（ＳｉＯ２）絶縁Ｉ
！ｉ１（第１の絶縁膜の一部）２を形成する。
（図示せず）上にエピタキシャル成長されたｎ型シリコ
ン半導体層１に対して熱酸化法を適用し、厚さ例えば５
００ 〔人〕程度の二酸化シリコン（ＳｉＯ２）絶縁Ｉ
！ｉ１（第１の絶縁膜の一部）２を形成する。
■ 化学気相堆積法（ＣＶＤ法）を適用し、厚さ例えば
１０００ （人〕程度の窒化シリコン（Ｓｉ３Ｎ４１ｆ
ｆ（第１の絶縁膜の一部）３を形成する。
１０００ （人〕程度の窒化シリコン（Ｓｉ３Ｎ４１ｆ
ｆ（第１の絶縁膜の一部）３を形成する。
■ 化学気相堆積法を適用し、硼素（Ｉ３）を１′−プ
したｊ￥さ例えば３０００ （人〕程度のｐ＋型多結
晶シリコン膜（第１の導電膜）４を成長さ・Ｕる。
したｊ￥さ例えば３０００ （人〕程度のｐ＋型多結
晶シリコン膜（第１の導電膜）４を成長さ・Ｕる。
■ 化学気相］１１、積法を適用し、厚さ例えば２００
０〔人〕、程度の一酸化シリコン絶縁膜（第２の絶絹Ｉ
Ｉ＜） ５を形成する。
０〔人〕、程度の一酸化シリコン絶縁膜（第２の絶絹Ｉ
Ｉ＜） ５を形成する。
第２図参照
■ フメト・リソクラフイ技術にて、活性領域形成予定
部分に対応する窓７を自するツメＩ・・レジスト膜（第
１のマスク膜）６を形成し、これをマスクとし′（二酸
化シリコン絶縁膜５及び多結晶シリニ１ン１１ゾ、！４
を＋１＋（Ｈにエツチングし−ζ窓７と同パターンの１
１旧二」を形成Ｊる。
部分に対応する窓７を自するツメＩ・・レジスト膜（第
１のマスク膜）６を形成し、これをマスクとし′（二酸
化シリコン絶縁膜５及び多結晶シリニ１ン１１ゾ、！４
を＋１＋（Ｈにエツチングし−ζ窓７と同パターンの１
１旧二」を形成Ｊる。
このコニノヂングには、エッチャントとじてＣ１１Ｆ３
及びＣＣｌ４カスを使用した反応性イオンエツチング法
を適用すると良い。
及びＣＣｌ４カスを使用した反応性イオンエツチング法
を適用すると良い。
第３図参照
■ 全体をバッファ弗酸（［（Ｆ ）液に’ｔ＊ ’ｔ
Ｍし、二酸化シリコン絶縁膜５のサイド・エツチングを
０゜２〔μｍ〕程度行ない、次いで、ＣＦ４と０２との
混合力ス・プラズマ中にて多結晶シリコン膜４のサイド
・エツチングを前記二酸化シリコン絶縁膜５の場合と同
程度行なう。
Ｍし、二酸化シリコン絶縁膜５のサイド・エツチングを
０゜２〔μｍ〕程度行ない、次いで、ＣＦ４と０２との
混合力ス・プラズマ中にて多結晶シリコン膜４のサイド
・エツチングを前記二酸化シリコン絶縁膜５の場合と同
程度行なう。
この結果、フォト・レジスト膜６のオーバ・ハングが形
成され、その下には空所９が形成される。
成され、その下には空所９が形成される。
■ 真空蒸着法を適用し、アルミニウム（Δｌ）を厚さ
例えば１０００ （人〕程度のアルミニウム膜（第２の
マスク膜）１０を形成する。
例えば１０００ （人〕程度のアルミニウム膜（第２の
マスク膜）１０を形成する。
第４図参照
■ フメト・レジスト膜６を／８解除去することに依り
、その上のアルミニウム膜１０をリフト・オフする。こ
れに依り、活性領域形成予定部分上にのみアルミニウム
１漢１０が残留する。
、その上のアルミニウム膜１０をリフト・オフする。こ
れに依り、活性領域形成予定部分上にのみアルミニウム
１漢１０が残留する。
第５図参照
■ ＣＦ４と０２との混合カス或いはＣＩＩ Ｆ ３カ
スをエノチャン１〜とする反応性−ｒオン・エツチング
法を適用し、窒化シリコン膜３及び二酸化ソリコン絶縁
１１ｉＸｉ ２をエツチングすることに依り窓１１を形
成する。
スをエノチャン１〜とする反応性−ｒオン・エツチング
法を適用し、窒化シリコン膜３及び二酸化ソリコン絶縁
１１ｉＸｉ ２をエツチングすることに依り窓１１を形
成する。
第６図参照
［相］ アルミニウム膜１０を除去してから、化学気相
堆積法を適用し、多結晶シリコン膜（第２の導電膜）１
２をｊ〒−さ例えば４０００ （人〕稈度に成長さ−ｌ
る。
堆積法を適用し、多結晶シリコン膜（第２の導電膜）１
２をｊ〒−さ例えば４０００ （人〕稈度に成長さ−ｌ
る。
第７図参照
■ エノチャン１−としてＣＣｌ４ガスを用いた反応性
イオン・エツチング法を適用し、半導体基板１に垂直な
方向から方向性エツチングを行なう。
イオン・エツチング法を適用し、半導体基板１に垂直な
方向から方向性エツチングを行なう。
これに依り、図示の如く、開口の工、ジ部分に多結晶シ
リコン膜１２の一部を残すことができる。
リコン膜１２の一部を残すことができる。
σわ イオン注入法を適用し、硼素イオンをｔｊら込め
、ベース領域となるｐ型頭域１４を形成する。
、ベース領域となるｐ型頭域１４を形成する。
第８図参！１６
［相］ 温度９００（’ｃ）の湿性酸化雰囲気中にてダ
Ｊ５処理を行ない、多結晶シリコン膜Ｉ２の表面に厚さ
例えば２０００ （人〕の二酸化ソリコン絶縁膜１５
を形成する。
Ｊ５処理を行ない、多結晶シリコン膜Ｉ２の表面に厚さ
例えば２０００ （人〕の二酸化ソリコン絶縁膜１５
を形成する。
この熱処理工程に依り、多結晶シリコン膜４中の硼素が
多結晶シリコン膜１２を介して半導体層１に拡散され、
ｐ＋型領領域ベース・コンタクト領域）１６が形成され
るものである。
多結晶シリコン膜１２を介して半導体層１に拡散され、
ｐ＋型領領域ベース・コンタクト領域）１６が形成され
るものである。
第９図参照
■ 反応性イオン・エツチング法を適用し、窒化ソリコ
ン膜３及び二酸化シリコン絶縁膜２をエツチングするこ
とに依り、半導体層１の−ｇＢ表面を露出さ−ピる。
ン膜３及び二酸化シリコン絶縁膜２をエツチングするこ
とに依り、半導体層１の−ｇＢ表面を露出さ−ピる。
［相］ ６１Ｌ素（ΔＳ）を含有する多結晶ンリコン膜
を形成し、これをパターニングするごとに依り、エミッ
タ電極１９を形成する。
を形成し、これをパターニングするごとに依り、エミッ
タ電極１９を形成する。
［相］ 温度１０００（℃）程度、時間１０（分〕の熱
処理に依って、エミッタ電極１９がら砒素を半導体層１
中に拡散しｎ＋型領領域エミッタ領域）２０を形成する
。
処理に依って、エミッタ電極１９がら砒素を半導体層１
中に拡散しｎ＋型領領域エミッタ領域）２０を形成する
。
尚、前記実施例では、第１の絶縁膜として二酸化シリコ
ン絶縁膜２及び窒化シリコン膜３の２層構造を採用して
いるが、これは、いずれか一方のみでも良い。その際は
、アルミニウム膜１０の代りに他の材料を使用すること
もできる。
ン絶縁膜２及び窒化シリコン膜３の２層構造を採用して
いるが、これは、いずれか一方のみでも良い。その際は
、アルミニウム膜１０の代りに他の材料を使用すること
もできる。
発明の効果
本発明に依れば、バイポーラ半導体装置を製造するに際
し、半導体Ｎ（或いは半導体基板）上に第１の絶縁膜及
びペース引き出し電極となる第１の導電膜及び第２の絶
縁膜及び活性領域形成予定部分に窓を有する第１のマス
ク膜とを順に形成し、次に、第２の絶縁膜及び第１の導
電膜をエツチングして前記窓と同パターンの開口を形成
してからサイド・エツチングを行なって第１のマスク膜
の下に空所を形成し、次に、第２のマスク膜を形成しζ
から第１のマスク膜を除去することに依りその十の第２
のマスク膜をリフト・オフし、次に、残留した第２のマ
スク膜の周囲に形成されている窓を介して第１の絶縁膜
をエツチングして半′導体屓の一部表面を露出し、次に
、第２のマスク膜を除去してから酸化可能な材料からな
る第２の導電膜を形成して第１の導電膜と半導体層との
電気接続を完成するようにしているものであり、ここま
での工程は唯１枚のマスクとセルフ・アラインメント方
式で実施することができ、また、このような工程を採る
ことに依り、後の工程、例えばエミッタ領域の形成用を
兼ねるエミッタ電極コンタクト窓の形成もセルフ・アラ
インメント方式で行なうことができるものである。その
結果、例えば、エミッタ領域の長さは０．５〔μｍ〕以
下に、また、ベース・コンタクト領域とベース領域と合
わせた長さを１．５ 〔μｍ〕以下にすることができる
から、高速動作可能で、且つ、高集積化されたバイポー
ラ半導体装置を製造するには好適な方法である。
し、半導体Ｎ（或いは半導体基板）上に第１の絶縁膜及
びペース引き出し電極となる第１の導電膜及び第２の絶
縁膜及び活性領域形成予定部分に窓を有する第１のマス
ク膜とを順に形成し、次に、第２の絶縁膜及び第１の導
電膜をエツチングして前記窓と同パターンの開口を形成
してからサイド・エツチングを行なって第１のマスク膜
の下に空所を形成し、次に、第２のマスク膜を形成しζ
から第１のマスク膜を除去することに依りその十の第２
のマスク膜をリフト・オフし、次に、残留した第２のマ
スク膜の周囲に形成されている窓を介して第１の絶縁膜
をエツチングして半′導体屓の一部表面を露出し、次に
、第２のマスク膜を除去してから酸化可能な材料からな
る第２の導電膜を形成して第１の導電膜と半導体層との
電気接続を完成するようにしているものであり、ここま
での工程は唯１枚のマスクとセルフ・アラインメント方
式で実施することができ、また、このような工程を採る
ことに依り、後の工程、例えばエミッタ領域の形成用を
兼ねるエミッタ電極コンタクト窓の形成もセルフ・アラ
インメント方式で行なうことができるものである。その
結果、例えば、エミッタ領域の長さは０．５〔μｍ〕以
下に、また、ベース・コンタクト領域とベース領域と合
わせた長さを１．５ 〔μｍ〕以下にすることができる
から、高速動作可能で、且つ、高集積化されたバイポー
ラ半導体装置を製造するには好適な方法である。
第１図乃至第９図は本発明一実施例をｗ？鋭する為の工
程要所に於ける半導体装置の要部切断側面図である。
１ 図に於いて、１は半導体層、２は二酸化シリコン絶縁膜
、３は窒化シリコン膜、４は多結晶シリコン膜、５は二
酸化シリコン絶縁膜、６はフォト・レジスト膜、７は窓
、９は空所、１０はアルミニウム膜、１１ば窓、１２は
多結晶シリコン膜、１４はｐ型領域（ベース領域）、１
５は二酸化シリコン絶縁膜、１６はｐ“型領域（ベース
・コンタクト領域）、１９はエミッタ電極、２０はｎ＋
型領領域エミッタ領域）である。 特許出願人 冨士通株式会社 代理人弁理士 玉蟲 久五部 （外３名）
程要所に於ける半導体装置の要部切断側面図である。
１ 図に於いて、１は半導体層、２は二酸化シリコン絶縁膜
、３は窒化シリコン膜、４は多結晶シリコン膜、５は二
酸化シリコン絶縁膜、６はフォト・レジスト膜、７は窓
、９は空所、１０はアルミニウム膜、１１ば窓、１２は
多結晶シリコン膜、１４はｐ型領域（ベース領域）、１
５は二酸化シリコン絶縁膜、１６はｐ“型領域（ベース
・コンタクト領域）、１９はエミッタ電極、２０はｎ＋
型領領域エミッタ領域）である。 特許出願人 冨士通株式会社 代理人弁理士 玉蟲 久五部 （外３名）
Claims (1)
- 半導体層（或いは半導体基板）上に第１の絶縁膜と第１
の導電膜と第２の絶縁膜と活性領域形成予定部分に窓を
有する第１のマスク膜とを順に形成し、次に、第２の絶
縁膜及び第１の導電膜をエツチングして前記窓と同パタ
ーンの開口を形成してからサイト・エツチングを行なっ
て第１のマスク膜の下に空所を形成し、次に、第２のマ
スク膜を形成してから第１のマスク膜を除去することに
よりその」二の第２のマスク膜をリフト・オフし、次に
、残留した第２のマスク膜の周囲に形成されている窓を
介して第１の絶縁膜をエツチングして半導体層の一部表
面を露出し、次に、第２のマスク膜を除去してから酸化
可能な材料からなる第２の導電膜を形成して第１の導電
膜と半導体層との電気接続を完成する工程が含まれてな
ることを特徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17202782A JPS5961181A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
| US06/537,017 US4545114A (en) | 1982-09-30 | 1983-09-29 | Method of producing semiconductor device |
| EP83305971A EP0107416B1 (en) | 1982-09-30 | 1983-09-30 | Method of producing semiconductor device |
| DE8383305971T DE3380615D1 (en) | 1982-09-30 | 1983-09-30 | Method of producing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17202782A JPS5961181A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5961181A true JPS5961181A (ja) | 1984-04-07 |
| JPH0313745B2 JPH0313745B2 (ja) | 1991-02-25 |
Family
ID=15934161
Family Applications (1)
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|---|---|---|---|
| JP17202782A Granted JPS5961181A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JPS5961181A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60216580A (ja) * | 1984-04-12 | 1985-10-30 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS60216581A (ja) * | 1984-04-12 | 1985-10-30 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS62296560A (ja) * | 1986-06-06 | 1987-12-23 | エイ・ティ・アンド・ティ・コーポレーション | バイポ−ラ トランジスタ |
| CN109420974A (zh) * | 2017-08-22 | 2019-03-05 | 智胜科技股份有限公司 | 研磨垫、研磨垫的制造方法及研磨方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54155778A (en) * | 1978-05-30 | 1979-12-08 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and its manufacture |
| JPS5683063A (en) * | 1979-12-12 | 1981-07-07 | Hitachi Ltd | Manufacture of semiconductor device |
-
1982
- 1982-09-30 JP JP17202782A patent/JPS5961181A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54155778A (en) * | 1978-05-30 | 1979-12-08 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and its manufacture |
| JPS5683063A (en) * | 1979-12-12 | 1981-07-07 | Hitachi Ltd | Manufacture of semiconductor device |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60216580A (ja) * | 1984-04-12 | 1985-10-30 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS60216581A (ja) * | 1984-04-12 | 1985-10-30 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0473617B2 (ja) * | 1984-04-12 | 1992-11-24 | ||
| JPS62296560A (ja) * | 1986-06-06 | 1987-12-23 | エイ・ティ・アンド・ティ・コーポレーション | バイポ−ラ トランジスタ |
| CN109420974A (zh) * | 2017-08-22 | 2019-03-05 | 智胜科技股份有限公司 | 研磨垫、研磨垫的制造方法及研磨方法 |
| US11498181B2 (en) | 2017-08-22 | 2022-11-15 | Iv Technologies Co., Ltd. | Polishing pad and manufacturing method of polishing pad and polishing method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0313745B2 (ja) | 1991-02-25 |
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