JPS6252950B2 - - Google Patents
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- JPS6252950B2 JPS6252950B2 JP56155048A JP15504881A JPS6252950B2 JP S6252950 B2 JPS6252950 B2 JP S6252950B2 JP 56155048 A JP56155048 A JP 56155048A JP 15504881 A JP15504881 A JP 15504881A JP S6252950 B2 JPS6252950 B2 JP S6252950B2
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- isolation region
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/981—Utilizing varying dielectric thickness
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法、より詳しくは
半導体集積回路の製造において特にアイソレーシ
ヨン領域の上の酸化膜を厚く形成する工程におい
て、当該酸化膜とその下地の損傷を防止する方法
に関する。
半導体集積回路の製造において特にアイソレーシ
ヨン領域の上の酸化膜を厚く形成する工程におい
て、当該酸化膜とその下地の損傷を防止する方法
に関する。
例えばバイポーラ半導体集積回路の如き半導体
集積回路の製造において、厚く形成したフイール
ド酸化膜で回路の能動素子形成領域を囲む技術が
開発されている。第１図ａの断面図を参照すると
（なお第１図ａ―ｃにおいて、同じ部分は同一符
号で示す）、１はＰ型シリコン基板、２はN+型埋
込層、３はＮ型エピタキシヤル層、４はN+型エ
ミツタ領域、５はＰ型ベース領域、６はこれらの
領域を島のように囲むＰ型アイソレーシヨン領
域、７は約8000〔Å〕の厚さの二酸化シリコン
（SiO2）膜、７′は1000〜1500〔Å〕の厚さの酸化
膜、８は二酸化シリコン膜７を形成する選択酸化
の際にマスクとして用いた窒化シリコン
（Si3N4）膜である。以後の工程でコレクタコンタ
クト領域、各電極、配線などを形成して半導体集
積回路を完成する。
集積回路の製造において、厚く形成したフイール
ド酸化膜で回路の能動素子形成領域を囲む技術が
開発されている。第１図ａの断面図を参照すると
（なお第１図ａ―ｃにおいて、同じ部分は同一符
号で示す）、１はＰ型シリコン基板、２はN+型埋
込層、３はＮ型エピタキシヤル層、４はN+型エ
ミツタ領域、５はＰ型ベース領域、６はこれらの
領域を島のように囲むＰ型アイソレーシヨン領
域、７は約8000〔Å〕の厚さの二酸化シリコン
（SiO2）膜、７′は1000〜1500〔Å〕の厚さの酸化
膜、８は二酸化シリコン膜７を形成する選択酸化
の際にマスクとして用いた窒化シリコン
（Si3N4）膜である。以後の工程でコレクタコンタ
クト領域、各電極、配線などを形成して半導体集
積回路を完成する。
このように厚い酸化膜７をベース領域５の周囲
に配設することによつて、ベース領域の側面の容
量Ｃを減少せしめ得る。かかる技術においては、
アイソレーシヨン領域６、ベース領域５などの上
に窒化シリコン膜を残して選択酸化を行ない、以
後は自己整合法によつてその他の素子を形成し得
る利点がある。
に配設することによつて、ベース領域の側面の容
量Ｃを減少せしめ得る。かかる技術においては、
アイソレーシヨン領域６、ベース領域５などの上
に窒化シリコン膜を残して選択酸化を行ない、以
後は自己整合法によつてその他の素子を形成し得
る利点がある。
かかる半導体集積回路において、能動素子ある
いは受動素子が形成された領域は、島の如くにア
イソレーシヨン領域で囲まれるので、アイソレー
シヨン領域の上には必らず配線が形成される。第
１図ｂに示されるように、アイソレーシヨン領域
６の上にかかる第１層目の配線９（ベース電極配
線）を形成した場合に、この領域６の上には酸化
膜７′が形成されているが、それが薄い（1000〜
1500〔Å〕）ため第１層目配線と基板との間の容
量Ｃが大になり、その結果製造された半導体集積
回路のスイツチング速度が遅くなる。かかる容量
Ｃを小にし、スイツチング速度を早める目的で、
アイソレーシヨン領域６の上の酸化膜７′を厚く
することが試みられている。
いは受動素子が形成された領域は、島の如くにア
イソレーシヨン領域で囲まれるので、アイソレー
シヨン領域の上には必らず配線が形成される。第
１図ｂに示されるように、アイソレーシヨン領域
６の上にかかる第１層目の配線９（ベース電極配
線）を形成した場合に、この領域６の上には酸化
膜７′が形成されているが、それが薄い（1000〜
1500〔Å〕）ため第１層目配線と基板との間の容
量Ｃが大になり、その結果製造された半導体集積
回路のスイツチング速度が遅くなる。かかる容量
Ｃを小にし、スイツチング速度を早める目的で、
アイソレーシヨン領域６の上の酸化膜７′を厚く
することが試みられている。
また別の手段として前記の容量Ｃを小にするた
め、第１図Ｃに示される如くアイソレーシヨン領
域６が形成される部分に例えば高濃度のほう素(B)
を導入しておき、P+型領域６を形成することが
試みられたが、この方法はP+型領域の形成が自
己整合によるものではないため、パターン形成が
小さくできない欠点がある。
め、第１図Ｃに示される如くアイソレーシヨン領
域６が形成される部分に例えば高濃度のほう素(B)
を導入しておき、P+型領域６を形成することが
試みられたが、この方法はP+型領域の形成が自
己整合によるものではないため、パターン形成が
小さくできない欠点がある。
自己整合によつてアイソレーシヨン領域を形成
する従来の技術によるときは、最初の選択酸化が
終つた後で、第２図に示されるように（なお第２
図においても、第１図に示された部分と同じ部分
は同一符号で示す）、全面にレジスト層１０を形
成し、アイソレーシヨン領域形成領域に窓開けを
なす如くにレジスト層１０にパターニングしてか
ら、アイソレーシヨン領域形成のため不純物のイ
オン注入をなす。ここで、不純物イオン注入を所
定の如くなすためやアイソレーシヨン領域形成領
域の酸化膜を厚くするために、窒化シリコン膜８
を除去することがなされる。
する従来の技術によるときは、最初の選択酸化が
終つた後で、第２図に示されるように（なお第２
図においても、第１図に示された部分と同じ部分
は同一符号で示す）、全面にレジスト層１０を形
成し、アイソレーシヨン領域形成領域に窓開けを
なす如くにレジスト層１０にパターニングしてか
ら、アイソレーシヨン領域形成のため不純物のイ
オン注入をなす。ここで、不純物イオン注入を所
定の如くなすためやアイソレーシヨン領域形成領
域の酸化膜を厚くするために、窒化シリコン膜８
を除去することがなされる。
そのために、例えば四弗化炭素（CF4）をエツ
チヤントとするプラズマエツチング法を用い、第
２図に示される状態で窒化シリコン膜８をエツチ
ング除去する。かかるエツチング処理において、
窒化シリコン膜８は除去されるが、下地のシリコ
ンが破損され、極端な場合には、下地のシリコン
がえぐられたような状態になることが経験され
た。従つてかかる方法は、それの実施に適正なエ
ツチング除去が要求されるので量産に適しない。
通常シリコン膜８の下には前記した如く酸化膜が
形成されているが、かかる酸化膜も前記した損傷
を防止することができないだけでなく、それ自体
が損傷を受ける場合も経験された。
チヤントとするプラズマエツチング法を用い、第
２図に示される状態で窒化シリコン膜８をエツチ
ング除去する。かかるエツチング処理において、
窒化シリコン膜８は除去されるが、下地のシリコ
ンが破損され、極端な場合には、下地のシリコン
がえぐられたような状態になることが経験され
た。従つてかかる方法は、それの実施に適正なエ
ツチング除去が要求されるので量産に適しない。
通常シリコン膜８の下には前記した如く酸化膜が
形成されているが、かかる酸化膜も前記した損傷
を防止することができないだけでなく、それ自体
が損傷を受ける場合も経験された。
本発明の目的は上記の問題点を解決するにあ
り、そのために、前記したエピタキシヤル層成長
の後に半導体基板表面を全面酸化して約500
〔Å〕の膜厚の酸化膜を形成し、次いでアイソレ
ーシヨン領域形成領域上にのみに酸化膜を残すよ
うこの酸化膜をパターニングし、次いで例えば化
学気相成長法で酸化膜（二酸化シリコン
（SiO2））と、この酸化膜のエツチングのときマス
クとなる例えば窒化シリコン膜を前者が300
〔Å〕、後者が700〔Å〕程度の厚さになるようそ
れぞれ成長し、次いで窒化シリコン膜と二酸化シ
リコン膜とをベース領域の如き能動素子形成領域
およびアイソレーシヨン領域形成領域に対応して
パターニングする方法を提供する。
り、そのために、前記したエピタキシヤル層成長
の後に半導体基板表面を全面酸化して約500
〔Å〕の膜厚の酸化膜を形成し、次いでアイソレ
ーシヨン領域形成領域上にのみに酸化膜を残すよ
うこの酸化膜をパターニングし、次いで例えば化
学気相成長法で酸化膜（二酸化シリコン
（SiO2））と、この酸化膜のエツチングのときマス
クとなる例えば窒化シリコン膜を前者が300
〔Å〕、後者が700〔Å〕程度の厚さになるようそ
れぞれ成長し、次いで窒化シリコン膜と二酸化シ
リコン膜とをベース領域の如き能動素子形成領域
およびアイソレーシヨン領域形成領域に対応して
パターニングする方法を提供する。
以下、本発明の方法の実施例を添付図面を参照
して説明する。
して説明する。
第３図には本発明の方法を実施する工程におけ
る半導体装置の要部が断面で示される。第３図ａ
には、Ｐ型シリコン基板１１にN+型埋込層１２
とその上にＮ型エピタキシヤル層が公知の技術で
形成された構造が示される。前記した如く、アイ
ソレーシヨン領域形成領域Ｉsp上により厚く酸化
膜を形成する目的で全面に約500〔Å〕の厚さの
第１の酸化膜（二酸化シリコン膜）１４を形成
し、それが、アイソレーシヨン領域の上にのみ残
存する如く第３図ａに示されるよう十分余裕をと
つてパターニングする。次いで、例えば化学気相
成長法で酸化膜（二酸化シリコン膜）１５と窒化
シリコン膜１６を順次、前者は300〔Å〕、後者は
700〔Å〕の厚さに成長する。引続き、ベース領
域とアイソレーシヨン領域に対応して窒化シリコ
ン膜１６を図示の如くパターニングし、次いで窒
化シリコン膜１６をマスクにして二酸化シリコン
膜１５をエツチング除去し、更にアイソレーシヨ
ン領域形成部Ｉspの上にあつた第１の二酸化シリ
コン膜１４もエツチング除去する。図においてエ
ツチング除去された酸化膜と窒化シリコン膜は点
線で示す。
る半導体装置の要部が断面で示される。第３図ａ
には、Ｐ型シリコン基板１１にN+型埋込層１２
とその上にＮ型エピタキシヤル層が公知の技術で
形成された構造が示される。前記した如く、アイ
ソレーシヨン領域形成領域Ｉsp上により厚く酸化
膜を形成する目的で全面に約500〔Å〕の厚さの
第１の酸化膜（二酸化シリコン膜）１４を形成
し、それが、アイソレーシヨン領域の上にのみ残
存する如く第３図ａに示されるよう十分余裕をと
つてパターニングする。次いで、例えば化学気相
成長法で酸化膜（二酸化シリコン膜）１５と窒化
シリコン膜１６を順次、前者は300〔Å〕、後者は
700〔Å〕の厚さに成長する。引続き、ベース領
域とアイソレーシヨン領域に対応して窒化シリコ
ン膜１６を図示の如くパターニングし、次いで窒
化シリコン膜１６をマスクにして二酸化シリコン
膜１５をエツチング除去し、更にアイソレーシヨ
ン領域形成部Ｉspの上にあつた第１の二酸化シリ
コン膜１４もエツチング除去する。図においてエ
ツチング除去された酸化膜と窒化シリコン膜は点
線で示す。
次いで、窒化シリコン膜１６をマスクとして、
水蒸気雰囲気（WetO2）中において、1000〔℃〕、
50分間の酸化処理を行い、酸化膜フイールド酸化
膜１７（第３の酸化膜）を4000〔Å〕の厚さに形
成する（第３図ｂ）。同図において、酸化膜１
７′は酸化膜１４と１５とが合体した酸化膜（第
２の酸化膜）を示し、その厚さは500〔Å〕＋300
〔Å〕＝800〔Å〕で、ベース領域形成部Ｂの上の
酸化膜１５（膜厚300〔Å〕）よりも第１の酸化膜
（膜厚500〔Å〕）の分だけより厚い。次いでフオ
ト・レジスト層１８を形成し、それをアイソレー
シヨン領域形成部の窓開きをなすためパターニン
グし、前記した如く四弗化炭素を用いてのプラズ
マエツチングにより窒化シリコン膜１６をエツチ
ング除去する。かかる工程において、アイソレー
シヨン領域形成部の上には、800〔Å〕の膜厚の
酸化膜１７′が形成されているから、酸化膜１
７′の下地のシリコンエピタキシヤル層３の損傷
は防止される。
水蒸気雰囲気（WetO2）中において、1000〔℃〕、
50分間の酸化処理を行い、酸化膜フイールド酸化
膜１７（第３の酸化膜）を4000〔Å〕の厚さに形
成する（第３図ｂ）。同図において、酸化膜１
７′は酸化膜１４と１５とが合体した酸化膜（第
２の酸化膜）を示し、その厚さは500〔Å〕＋300
〔Å〕＝800〔Å〕で、ベース領域形成部Ｂの上の
酸化膜１５（膜厚300〔Å〕）よりも第１の酸化膜
（膜厚500〔Å〕）の分だけより厚い。次いでフオ
ト・レジスト層１８を形成し、それをアイソレー
シヨン領域形成部の窓開きをなすためパターニン
グし、前記した如く四弗化炭素を用いてのプラズ
マエツチングにより窒化シリコン膜１６をエツチ
ング除去する。かかる工程において、アイソレー
シヨン領域形成部の上には、800〔Å〕の膜厚の
酸化膜１７′が形成されているから、酸化膜１
７′の下地のシリコンエピタキシヤル層３の損傷
は防止される。
次いでフオトレジスト層１８をマスクとして硼
素(B)をイオン注入する。注入条件は酸化膜１７で
マスキングされるよう加速電圧35〔Kev〕でドー
ズ量５×1015〔cm-2〕にする。次いで、水蒸気雰
囲気（WetO2）中において、1000〔℃〕、155分間
の酸化処理を行い、酸化膜１７′を約7000Åの厚
さの酸化膜１７″に変換する（第３図Ｃ）。かかる
熱処理によつて酸化膜１７は〔（7000）2＋
（4000）2〕1/2≒8200〔Å〕の厚さの酸化膜１７
となる。このとき酸化膜１７と酸化膜１７″と
の段差Ｓは、（8200−7000）×0.55＝660〔Å〕で
ある。
素(B)をイオン注入する。注入条件は酸化膜１７で
マスキングされるよう加速電圧35〔Kev〕でドー
ズ量５×1015〔cm-2〕にする。次いで、水蒸気雰
囲気（WetO2）中において、1000〔℃〕、155分間
の酸化処理を行い、酸化膜１７′を約7000Åの厚
さの酸化膜１７″に変換する（第３図Ｃ）。かかる
熱処理によつて酸化膜１７は〔（7000）2＋
（4000）2〕1/2≒8200〔Å〕の厚さの酸化膜１７
となる。このとき酸化膜１７と酸化膜１７″と
の段差Ｓは、（8200−7000）×0.55＝660〔Å〕で
ある。
次いで、窒素（N2）雰囲気中において、1150
〔℃〕、40分間の加熱処理を行つて、前記硼素を活
性化しＰ型アイソレーシヨン領域２３（第３図
ｄ）を形成する。しかる後公知の技術でベース・
エミツタおよびコレクタコンタクト領域２０，２
１，２２などを形成する。かかる構造においてア
イソレーシヨン領域２３の上に配線（コレクタ引
出し電極２４）等を形成すると（第３図ｄ）、配
線２４とシリコン基板１１との間には、7000
〔Å〕の厚さの酸化膜１７″が存在するから、それ
らの間の容量Ｃは小になり、製造される半導体集
積回路のスイツチング速度の改善に効果的であ
り、更に酸化膜１７″と１７との間の段差は600
〔Å〕程度であるから、配線２３の断線の危険は
減少する。しかも酸化膜１７″の下地シリコンの
損傷がないので、半導体集積回路の特性が害され
ることは防止される。なお同図において、２５は
ベース電極、２６はエミツタ電極を示す。
〔℃〕、40分間の加熱処理を行つて、前記硼素を活
性化しＰ型アイソレーシヨン領域２３（第３図
ｄ）を形成する。しかる後公知の技術でベース・
エミツタおよびコレクタコンタクト領域２０，２
１，２２などを形成する。かかる構造においてア
イソレーシヨン領域２３の上に配線（コレクタ引
出し電極２４）等を形成すると（第３図ｄ）、配
線２４とシリコン基板１１との間には、7000
〔Å〕の厚さの酸化膜１７″が存在するから、それ
らの間の容量Ｃは小になり、製造される半導体集
積回路のスイツチング速度の改善に効果的であ
り、更に酸化膜１７″と１７との間の段差は600
〔Å〕程度であるから、配線２３の断線の危険は
減少する。しかも酸化膜１７″の下地シリコンの
損傷がないので、半導体集積回路の特性が害され
ることは防止される。なお同図において、２５は
ベース電極、２６はエミツタ電極を示す。
なお、以上の説明ではＰ型シリコン基板を例に
以後の工程を説明したが、本発明の適用範囲は説
明され図示された例に限定されるものではない。
以後の工程を説明したが、本発明の適用範囲は説
明され図示された例に限定されるものではない。
第１図ａ―ｃは従来技術による半導体装置の断
面図、第２図は第１図の装置を形成する工程にお
けるその要部の断面図、第３図ａ―ｄは本発明の
方法を実施する工程における半導体装置の要部の
断面図である。 １１……シリコン基板、１２……埋込層、１３
……エピタキシヤル層、１４……第１の酸化膜
（二酸化シリコン膜）、１５……酸化膜（二酸化シ
リコン膜）、１６……窒化シリコン膜、１７，１
７′，１７″，１７……酸化膜（二酸化シリコン
膜）、１８……レジスト層、２０……ベース領
域、２１……エミツタ領域、２２……コレクタコ
ンタクト領域、２３……アイソレーシヨン領域、
２４……電極（第１層配線）。
面図、第２図は第１図の装置を形成する工程にお
けるその要部の断面図、第３図ａ―ｄは本発明の
方法を実施する工程における半導体装置の要部の
断面図である。 １１……シリコン基板、１２……埋込層、１３
……エピタキシヤル層、１４……第１の酸化膜
（二酸化シリコン膜）、１５……酸化膜（二酸化シ
リコン膜）、１６……窒化シリコン膜、１７，１
７′，１７″，１７……酸化膜（二酸化シリコン
膜）、１８……レジスト層、２０……ベース領
域、２１……エミツタ領域、２２……コレクタコ
ンタクト領域、２３……アイソレーシヨン領域、
２４……電極（第１層配線）。
Claims (1)
- １ 一導電型半導体基板上に反対導電型エピタキ
シヤル層を形成し、前記エピタキシヤル層表面か
ら前記半導体基板に到達する一導電型アイソレー
シヨン領域を形成する方法において、前記エピタ
キシヤル層の素子形成領域上に薄い第１の酸化膜
を介して第１の耐酸化性膜を部分的に形成すると
共に、前記アイソレーシヨン領域形成予定領域上
に厚い第２の酸化膜を介して第２の耐酸化性膜を
部分的に形成する工程、次いで前記第１、第２の
耐酸化性膜をマスクとして第１の酸化処理を行い
前記エピタキシヤル層表面の素子形成領域および
アイソレーシヨン領域形成予定領域を除く部分に
第２の酸化膜より厚い第３の酸化膜を形成する工
程、次いで前記第１の耐酸化性の膜をマスク層で
覆い第２の耐酸化性膜をドライエツチングにより
除去する工程、前記アイソレーシヨン領域形成予
定領域に一導電型不純物をイオン注入する工程、
しかる後第２の酸化処理をなし第２の酸化膜をさ
らに厚くする工程を含むことを特徴とする半導体
装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56155048A JPS5856434A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置の製造方法 |
| DE8282305116T DE3279460D1 (en) | 1981-09-30 | 1982-09-28 | Method of producing a semiconductor device comprising an isolation region |
| US06/425,651 US4473940A (en) | 1981-09-30 | 1982-09-28 | Method of producing a semiconductor device |
| EP82305116A EP0076147B1 (en) | 1981-09-30 | 1982-09-28 | Method of producing a semiconductor device comprising an isolation region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56155048A JPS5856434A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5856434A JPS5856434A (ja) | 1983-04-04 |
| JPS6252950B2 true JPS6252950B2 (ja) | 1987-11-07 |
Family
ID=15597526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56155048A Granted JPS5856434A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置の製造方法 |
Country Status (4)
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| JP (1) | JPS5856434A (ja) |
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- 1982-09-28 US US06/425,651 patent/US4473940A/en not_active Expired - Lifetime
Patent Citations (1)
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