JPS6362100B2 - - Google Patents
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- JPS6362100B2 JPS6362100B2 JP15504281A JP15504281A JPS6362100B2 JP S6362100 B2 JPS6362100 B2 JP S6362100B2 JP 15504281 A JP15504281 A JP 15504281A JP 15504281 A JP15504281 A JP 15504281A JP S6362100 B2 JPS6362100 B2 JP S6362100B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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Description
【発明の詳細な説明】
本発明は半導体装置の製造方法、より詳しくは
半導体集積回路の製造において特にアイソレーシ
ヨン領域の上の酸化膜を、当該酸化膜上に形成さ
れる第１層配線と前記半導体基板との間の容量を
小にする目的で厚く形成する方法に関する。
半導体集積回路の製造において特にアイソレーシ
ヨン領域の上の酸化膜を、当該酸化膜上に形成さ
れる第１層配線と前記半導体基板との間の容量を
小にする目的で厚く形成する方法に関する。
例えばバイポーラ半導体集積回路の如き半導体
集積回路の製造において、厚く形成したフイール
ド酸化膜で回路の能動素子形成領域を囲む技術が
開発されている。第１図ａの断面図を参照する
と、１はＰ型シリコン基板、２はN+型埋込層、
３はＮ型エピタキシヤル層、４はN+型エミツタ
領域、５はＰ型ベース領域、６はこれらの領域を
島のように囲むＰ型アイソレーシヨン領域、７は
約8000〔Å〕の厚さの酸化膜（二酸化シリコン
（SiO2）膜）、７′は1000〜1500〔Å〕の厚さの酸
化膜、８は酸化膜７を形成する選択酸化の際にマ
スクとして用いた窒化シリコン（Si3N4）膜であ
る。以後の工程にてコレクタコンタクト領域、電
極などを形成して半導体集積回路を完了する。な
お、第１図ａにおいてコレクタコンタクト領域
（第２図ｆ参照）は図示されていない。
集積回路の製造において、厚く形成したフイール
ド酸化膜で回路の能動素子形成領域を囲む技術が
開発されている。第１図ａの断面図を参照する
と、１はＰ型シリコン基板、２はN+型埋込層、
３はＮ型エピタキシヤル層、４はN+型エミツタ
領域、５はＰ型ベース領域、６はこれらの領域を
島のように囲むＰ型アイソレーシヨン領域、７は
約8000〔Å〕の厚さの酸化膜（二酸化シリコン
（SiO2）膜）、７′は1000〜1500〔Å〕の厚さの酸
化膜、８は酸化膜７を形成する選択酸化の際にマ
スクとして用いた窒化シリコン（Si3N4）膜であ
る。以後の工程にてコレクタコンタクト領域、電
極などを形成して半導体集積回路を完了する。な
お、第１図ａにおいてコレクタコンタクト領域
（第２図ｆ参照）は図示されていない。
このように厚い酸化膜７をベース領域５の周囲
に形成することによつて、ベース領域の側面の容
量Ｃを減少せしめ得る。かかる技術においては、
アイソレーシヨン領域６、ベース領域５などの上
に窒化シリコン膜を残して選択酸化を行ない、以
後は自己整合法によつてその他の素子を形成し得
る利点がある。
に形成することによつて、ベース領域の側面の容
量Ｃを減少せしめ得る。かかる技術においては、
アイソレーシヨン領域６、ベース領域５などの上
に窒化シリコン膜を残して選択酸化を行ない、以
後は自己整合法によつてその他の素子を形成し得
る利点がある。
かかる半導体集積回路において、能動素子また
は受動素子が形成された領域は、島の如くにアイ
ソレーシヨン領域で囲まれるので、アイソレーシ
ヨン領域の上には必らず配線が形成される。第１
図ｂに示される如くアイソレーシヨン領域６の上
にかかる配線９を形成した場合に、この層６の上
には酸化膜７′が形成されているが、それが薄い
（1000〜1500Å）ため、第１層目配線と基板との
間の容量Ｃが大になり、その結果、製造される半
導体集積回路のスイツチング速度が遅くなる。か
かる容量Ｃを小にし、スイツチング速度を早める
目的で、アイソレーシヨン領域６の上の酸化膜
７′を厚くすることが試みられている。
は受動素子が形成された領域は、島の如くにアイ
ソレーシヨン領域で囲まれるので、アイソレーシ
ヨン領域の上には必らず配線が形成される。第１
図ｂに示される如くアイソレーシヨン領域６の上
にかかる配線９を形成した場合に、この層６の上
には酸化膜７′が形成されているが、それが薄い
（1000〜1500Å）ため、第１層目配線と基板との
間の容量Ｃが大になり、その結果、製造される半
導体集積回路のスイツチング速度が遅くなる。か
かる容量Ｃを小にし、スイツチング速度を早める
目的で、アイソレーシヨン領域６の上の酸化膜
７′を厚くすることが試みられている。
本発明の目的は上記した従来技術の問題を解決
するにあり、そのためには、半導体基板に埋込層
を、更にこの埋込層の上にエピタキシヤル層を成
長させた後に、該基板上に、第１の酸化膜すなわ
ち二酸化シリコン膜、窒化シリコン膜、多結晶シ
リコン層を順次成長し、この多結晶シリコン層を
酸化して最上層に第２の二酸化シリコン膜を形成
し、第２の二酸化シリコン膜、アイソレーシヨン
領域、ベース領域の窓開きをなす工程、次に多結
晶シリコン層にアイソレーシヨン領域形成用の窓
開きをなし、この窓を通してアイソレーシヨン領
域形成のための不純物を拡散導入する工程、次い
で最上層の第２の二酸化シリコン膜を除去し、引
続き多結晶シリコン層をエツチング除去し、前記
不純物が打込まれた多結晶シリコン層を残す工
程、かくの如くに残された多結晶シリコン層をマ
スクにして窒化シリコン膜を除去し、しかる後に
残つていた多結晶シリコン層を除去し、窒化シリ
コン膜をマスクにして最初に形成された下地二酸
化シリコン膜を除去する工程、および選択酸化に
よりフイールド酸化膜を形成する工程を含むこと
を特徴とする半導体装置の製造方法を提供する。
するにあり、そのためには、半導体基板に埋込層
を、更にこの埋込層の上にエピタキシヤル層を成
長させた後に、該基板上に、第１の酸化膜すなわ
ち二酸化シリコン膜、窒化シリコン膜、多結晶シ
リコン層を順次成長し、この多結晶シリコン層を
酸化して最上層に第２の二酸化シリコン膜を形成
し、第２の二酸化シリコン膜、アイソレーシヨン
領域、ベース領域の窓開きをなす工程、次に多結
晶シリコン層にアイソレーシヨン領域形成用の窓
開きをなし、この窓を通してアイソレーシヨン領
域形成のための不純物を拡散導入する工程、次い
で最上層の第２の二酸化シリコン膜を除去し、引
続き多結晶シリコン層をエツチング除去し、前記
不純物が打込まれた多結晶シリコン層を残す工
程、かくの如くに残された多結晶シリコン層をマ
スクにして窒化シリコン膜を除去し、しかる後に
残つていた多結晶シリコン層を除去し、窒化シリ
コン膜をマスクにして最初に形成された下地二酸
化シリコン膜を除去する工程、および選択酸化に
よりフイールド酸化膜を形成する工程を含むこと
を特徴とする半導体装置の製造方法を提供する。
以下、本発明の方法の実施例を添付図面を参照
して説明する。
して説明する。
第２図ａ〜ｆには、本発明の方法を実施する工
程における半導体装置の要部が断面で示される。
同図ａを参照すると、Ｐ型シリコン基板１には、
通常の技術でN+型埋込層（図示せず）が形成さ
れ、その上にＮ型のエピタキシヤル層１１が形成
された後の状態が示される。このエピタキシヤル
層１１の上に、例えば化学気相成長法（CVD法）
で、順次に下から第１の酸化膜すなわち二酸化シ
リコン層１２、窒化シリコン層１３、多結晶シリ
コン層１４を、それぞれ500〔Å〕、500〔Å〕、1000
〔Å〕の厚さに成長する。次いで、多結晶シリコ
ン層１４の上に酸化処理によつて第２の酸化膜す
なわち二酸化シリコン層１５を4000〔Å〕の厚さ
に形成する。第２の二酸化シリコン層１５は
CVD法によつて形成してもよい。次いで、第２
の二酸化シリコン膜１５を、アイソレーシヨン領
域形式部分Isoおよびベース領域形成部分Ｂのた
めに通常の技術で図示の如くに窓開きする。
程における半導体装置の要部が断面で示される。
同図ａを参照すると、Ｐ型シリコン基板１には、
通常の技術でN+型埋込層（図示せず）が形成さ
れ、その上にＮ型のエピタキシヤル層１１が形成
された後の状態が示される。このエピタキシヤル
層１１の上に、例えば化学気相成長法（CVD法）
で、順次に下から第１の酸化膜すなわち二酸化シ
リコン層１２、窒化シリコン層１３、多結晶シリ
コン層１４を、それぞれ500〔Å〕、500〔Å〕、1000
〔Å〕の厚さに成長する。次いで、多結晶シリコ
ン層１４の上に酸化処理によつて第２の酸化膜す
なわち二酸化シリコン層１５を4000〔Å〕の厚さ
に形成する。第２の二酸化シリコン層１５は
CVD法によつて形成してもよい。次いで、第２
の二酸化シリコン膜１５を、アイソレーシヨン領
域形式部分Isoおよびベース領域形成部分Ｂのた
めに通常の技術で図示の如くに窓開きする。
次いで、第２図ｂに示されるように、多結晶シ
リコン層１４を通常の技術で選択的にエツチング
してアイソレーシヨン領域形成部分Isoのための
窓開きをなし、アクセプタ不純物例えばほう素
（B+）を、60〔KeV〕のエネルギー、５×1015cm
-2のドーズ量でイオン注入する。かかるイオン注
入は、不純物イオンがアイソレーシヨン領域上の
二酸化シリコン層１２と窒化シリコン層１３は通
過するが、ベース領域形成部分Ｂには多結晶シリ
コン層１４がマスクとなつて到達しないように上
記の如くに選定する。図において、×印を付した
部分はアクセプタ不純物イオンが打込まれた領域
を示す。
リコン層１４を通常の技術で選択的にエツチング
してアイソレーシヨン領域形成部分Isoのための
窓開きをなし、アクセプタ不純物例えばほう素
（B+）を、60〔KeV〕のエネルギー、５×1015cm
-2のドーズ量でイオン注入する。かかるイオン注
入は、不純物イオンがアイソレーシヨン領域上の
二酸化シリコン層１２と窒化シリコン層１３は通
過するが、ベース領域形成部分Ｂには多結晶シリ
コン層１４がマスクとなつて到達しないように上
記の如くに選定する。図において、×印を付した
部分はアクセプタ不純物イオンが打込まれた領域
を示す。
次いで、第２図ｃに示される如く、第２の二酸
化シリコン層１５を通常の技術で除去し、続いて
多結晶シリコン層１４を水酸化カリウム（KOH）
でエツチング除去する。このとき、ベース領域形
成部分Ｂ上のほう素（B+）をイオン注入された
多結晶シリコン層１４′は、KOHに対してエツチ
ング速度がきわめて遅いため、ほんの僅かエツチ
ングされるだけで、ほとんどもとのまま残存す
る。
化シリコン層１５を通常の技術で除去し、続いて
多結晶シリコン層１４を水酸化カリウム（KOH）
でエツチング除去する。このとき、ベース領域形
成部分Ｂ上のほう素（B+）をイオン注入された
多結晶シリコン層１４′は、KOHに対してエツチ
ング速度がきわめて遅いため、ほんの僅かエツチ
ングされるだけで、ほとんどもとのまま残存す
る。
次いで、第２図ｄに示される如く、残存多結晶
シリコン層１４′をマスクにして、例えば熱燐酸
（燐酸ボイル）によつて窒化シリコン層１３を、
続いて残存多結晶シリコン層１４′を、更に第１
の二酸化シリコン層１２をエツチング除去する。
この結果、ベース領域形成予定領域Ｂ上に二酸化
シリコン層１２′と窒化シリコン層１３′が残る。
シリコン層１４′をマスクにして、例えば熱燐酸
（燐酸ボイル）によつて窒化シリコン層１３を、
続いて残存多結晶シリコン層１４′を、更に第１
の二酸化シリコン層１２をエツチング除去する。
この結果、ベース領域形成予定領域Ｂ上に二酸化
シリコン層１２′と窒化シリコン層１３′が残る。
次いで、第２図ｅに示される如く、前記窒化シ
リコン層１３′をマスクとする選択酸化によつて、
フイールド酸化膜１６を8000〜10000〔Å〕の厚さ
に形成すると、アイソレーシヨン領域上に十分厚
い酸化膜が形成される。引続き全面にレジスト層
１７を形成し、ベース領域用の窓開きをなし、ア
クセプタ不純物例えばほう素（B+）を、60
〔KeV〕のエネルギー、５×1013cm-2のドーズ量
でイオン注入してベース領域形成予定領域（図に
×印を付して示す）にB+を打込む。しかる熱処
理して前記ほう素を活性化しＰ型ベース領域１８
を形成する。
リコン層１３′をマスクとする選択酸化によつて、
フイールド酸化膜１６を8000〜10000〔Å〕の厚さ
に形成すると、アイソレーシヨン領域上に十分厚
い酸化膜が形成される。引続き全面にレジスト層
１７を形成し、ベース領域用の窓開きをなし、ア
クセプタ不純物例えばほう素（B+）を、60
〔KeV〕のエネルギー、５×1013cm-2のドーズ量
でイオン注入してベース領域形成予定領域（図に
×印を付して示す）にB+を打込む。しかる熱処
理して前記ほう素を活性化しＰ型ベース領域１８
を形成する。
次いで、公知の技術でN+型エミツタ領域１９、
N+型コレクタコンタクト領域２０などを形成し、
ベース領域、エミツタ領域の窓開きをなし、電極
配線を形成する（第２図ｆ）。同図において、２
１はアイソレーシヨン領域、上に延びるコレクタ
引出し電極、２３はベース電極、２４はエミツタ
電極、１はＰ型シリコン基板、２はN+型埋込層、
２２はアイソレーシヨン領域を示す。かくして、
後の工程においてかかる酸化膜上に形成される第
１層配線と基板との間の容量Ｃが減少せしめられ
る。
N+型コレクタコンタクト領域２０などを形成し、
ベース領域、エミツタ領域の窓開きをなし、電極
配線を形成する（第２図ｆ）。同図において、２
１はアイソレーシヨン領域、上に延びるコレクタ
引出し電極、２３はベース電極、２４はエミツタ
電極、１はＰ型シリコン基板、２はN+型埋込層、
２２はアイソレーシヨン領域を示す。かくして、
後の工程においてかかる酸化膜上に形成される第
１層配線と基板との間の容量Ｃが減少せしめられ
る。
以上に説明した如く、本発明の方法によると、
通常の技術でアイソレーシヨン領域の上に厚い酸
化膜が形成されるので、アイソレーシヨン領域上
の第１層配線と半導体基板との間の容量Ｃが小に
なり、形成される半導体集積回路のスイツチング
速度が高められる。なお、本発明の適用範囲は上
記した実施例に限定されるものでなく、類似の工
程を用いる場合にも及ぶものである。
通常の技術でアイソレーシヨン領域の上に厚い酸
化膜が形成されるので、アイソレーシヨン領域上
の第１層配線と半導体基板との間の容量Ｃが小に
なり、形成される半導体集積回路のスイツチング
速度が高められる。なお、本発明の適用範囲は上
記した実施例に限定されるものでなく、類似の工
程を用いる場合にも及ぶものである。
第１図は従来技術による半導体装置の断面図、
第２図は本発明の方法を実施する工程における半
導体装置の要部の断面図である。 １……シリコン基板、２……埋込層、１１……
エピタキシヤル層、１２……第１の二酸化シリコ
ン膜、１２′……残存二酸化シリコン層、１３…
…窒化シリコン層、１３′……残存窒化シリコン
層、１４……多結晶シリコン層、１４′……残存
多結晶シリコン層、１５……第２の二酸化シリコ
ン層、１６……フイールド酸化膜、１７……レジ
スト層、１８……ベース領域、１９……エミツタ
領域、２０……コレクタコンタクト領域、２１…
…第１層配線、２２……アイソレーシヨン領域、
２３……ベース電極、２４……エミツタ電極、
Iso……アイソレーシヨン領域形成部分、Ｂ……
ベース領域形成部分。
第２図は本発明の方法を実施する工程における半
導体装置の要部の断面図である。 １……シリコン基板、２……埋込層、１１……
エピタキシヤル層、１２……第１の二酸化シリコ
ン膜、１２′……残存二酸化シリコン層、１３…
…窒化シリコン層、１３′……残存窒化シリコン
層、１４……多結晶シリコン層、１４′……残存
多結晶シリコン層、１５……第２の二酸化シリコ
ン層、１６……フイールド酸化膜、１７……レジ
スト層、１８……ベース領域、１９……エミツタ
領域、２０……コレクタコンタクト領域、２１…
…第１層配線、２２……アイソレーシヨン領域、
２３……ベース電極、２４……エミツタ電極、
Iso……アイソレーシヨン領域形成部分、Ｂ……
ベース領域形成部分。
Claims (1)
- １ 一導電型半導体基板上に反対導電型エピタキ
シヤル層を形成し、前記エピタキシヤル層表面か
ら前記半導体基板に到達する一導電型アイソレー
シヨン領域を形成する方法において、該エピタキ
シヤル層上に、第１の酸化膜、窒化シリコン層、
多結晶シリコン層を順次成長し、該多結晶シリコ
ン層上に第２の酸化膜を形成し、該第２酸化膜に
アイソレーシヨン領域およびその他の領域の窓開
きをなす工程、次いで前記多結晶シリコン層にア
イソレーシヨン領域の窓開きをなし、この窓を通
してアイソレーシヨン領域形成のための不純物を
イオン注入法により導入する工程、次いで前記第
２の酸化膜を除去し、更に前記不純物が打込まれ
た多結晶シリコン層を残して多結晶シリコン層を
除去する工程、次いでかかる残存多結晶シリコン
層をマスクにして前記窒化シリコン層を除去し、
しかる後に多結晶シリコン層を除去し、残存窒化
シリコン層をマスクにして第１の酸化膜を除去す
る工程、および選択酸化によりフイールド酸化膜
を形成する工程を含むことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15504281A JPS5856433A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15504281A JPS5856433A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5856433A JPS5856433A (ja) | 1983-04-04 |
| JPS6362100B2 true JPS6362100B2 (ja) | 1988-12-01 |
Family
ID=15597393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15504281A Granted JPS5856433A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856433A (ja) |
-
1981
- 1981-09-30 JP JP15504281A patent/JPS5856433A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5856433A (ja) | 1983-04-04 |
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