JPS62298170A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 ［産業上の利用分野］ この発明は、半導体技術さらには半導体集積回路に適用
して特に有効な技術に関するもので、例えば半導体集積
回路におけるバイポーラトランジスタの形成に利用して
有効な技術に関する。

［従来の技術］ 従来、バイポーラトランジスタの形成技術として、例え
ばベース引出し用のポリシリコン電極から半導体基板へ
不純物を拡散させることによって外部ベース領域を形成
することにより、外部ベース領域の面積を減少させて接
合容量を減らすと共に、外部ベース領域と別の工程で真
性ベース領域を最適の濃度に設定して形成してやること
によって、ＳＳＴ　（スーパ・セルフアライメント・ト
ランジスタ）と呼ばれる高性能のトランジスタを形成す
る技術が提案されている。

ところが、従来のＳＳＴ構造のトランジスタにあっては
、外部ベース領域の方が真性ベース領域よりも深くなる
ような構造にされている。そのため、真性ベース領域に
比べて外部ベース領域の方がコレクタ領域となるＮ″″
型埋込層との境界に近くなる。一方、Ｎ＋型埋込層に近
づくほどＮ１型埋込層からの不純物のわき上がりにより
、不純物濃度が高くなって空乏層の拡がりが小さくなり
、ベース・コレクタ間の接合容量が大きくなってしまう
、従って、ベース・コレクタ間の接合容量を減らしトラ
ンジスタの動作速度を速くするには、Ｎ−型エピタキシ
ャル層の厚みを大きくして外部ベース領域が相対的にあ
まり深くならないようにしてやる必要がある。

しかしながら、上記のようにエピタキシャル層の厚みを
大きくすると、真性ベース領域からＮ＋型埋込層までの
距離が長くなり、トランジスタのｆｒ（遮断周波数）が
低下してしまう。つまり、縦型トランジスタでは、動作
電流が大きくなるに従って、真性ベース領域がＮ４型埋
込層に向かって拡がっていき、実質的なベース幅が大き
くなるという性質（ベースワイドニング効果）があるた
め、真性ベース領域下のエピタキシャル層が厚いほどベ
ースの拡がりが大きくなって実質的なベース幅（実効ベ
ース幅）が拡がってしまうのである。

その結果、ＳＳＴ構造のトランジスタにおいては、エピ
タキシャル層を厚くして外部ベース領域を相対的に浅く
し、これによってベース・コレクタ間の接合容量を減ら
してトランジスタの動作速度を向上させようとすると、
真性ベース領域の下のエピタキシャル層が厚くなってｆ
ｔが下がってしまう。また、エピタキシャル層を薄くし
てｆｔを上げると、ベース・コレクタ間の容量が増加し
てトランジスタの動作速度が遅くなってしまうという問
題点がある。

さらに、バイポーラトランジスタは、真性ベース領域の
ベース幅を薄くするほど高速化できるが、その場合、エ
ミッタ領域の深さを深くすることによって実効ベース幅
を薄くしようとすると、エミッタ領域へのＮ型不純物の
ドーズ量が多くなるためプロセスが不安定になると共に
、直流電流増幅率が増加するという不都合がある。そこ
で、真性ベース領域及びエミッタ領域の深さを浅くする
ことによって、実効ベース幅を薄くすることが望まれる
。しかしながら、このようにトランジスタを高速化する
ため真性ベース領域を浅くすればするほど、相対的に真
性ベース領域下のエピタキシャル層の厚みが厚くなり、
ｆＴとベース・コレクタ間接合容量を同時に最適化する
ことがますます難しくなる。

そこで、エミッタ領域の下の真性ベース領域直下のＮ−
型エピタキシャル層内に島状のＮ＋層を形成することに
よって、外部ベース領域下のエピタキシャル層の厚みを
減らすことなく、真性ベース領域下のエピタキシャル層
の実質的な厚みを減少させ、これによって、ベース・コ
レクタ間の接合容量増加を最小限におさえかつｆＴを向
上させ、トランジスタの高速化を図るようにした発明が
本発明者らによって提案されている（特願昭６０−５７
０１号）。

［発明が解決しようとする問題点］ 上記先願発明においては、半導体基板表面の絶縁膜にエ
ミッタ形成用開口部を開けてから、そのままの状態で上
記エミッタ形成用開口部より、３００ＫｅＶのようなエ
ネルギでイオン打込みを行なってＮ＋型埋込層の上にＮ
＋層の島を形成するようにされている。

しかしながら、エミッタ形成用開口部より直接半導体基
板主面上に、上記のような高い打込みエネルギでイオン
打込みを行なうと、結晶に欠陥が生じ歩留まりが低下す
るおそれがあることが分かった・ この発明の目的は、歩留まりを低下させることなく、バ
イポーラトランジスタの高速化及びｆＴの向上を図るこ
とができるような半導体技術を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、エミッタ形成用開口部を半導体基板表面の絶
縁膜に開けた後、ポリシリコン層を被着し、このポリシ
リコン層を介してイオン打込みを行なって半導体基板の
深い位置に島状のＮ＋層を形成するというものである。

［作用］ 上記した手段によれば、エミッタ形成用開口部内側のポ
リシリコン層が高エネルギイオン打込みの際の緩衝層と
して作用させることにより、半導体基板に結晶欠陥を生
じに＜＜シて、歩留まりを低下させることなくバイポー
ラトランジスタの高速化及びｆＴの向上を図るという上
記目的を達成することができる。

［実施例］ 第１図は、本発明を５ＥＰＴ技術を用いたバイポーラト
ランジスタの形成に適用した場合の一実施例を製造工程
順に示したものである。

この実施例では、先ずＰ型車結晶シリコンから成る半導
体基板１上に酸化膜を形成してから、この酸化膜の適当
な位置に埋込拡散層用のパターンの穴をあけ、この酸化
膜をマスクとして、ひ素もしくはアンチモン等のＮ型不
純物を熱拡散して図示しないトランジスタのコレクタ領
域につながるＮ＋型埋込層２を形成する。そして、上記
酸化膜を除去してから気相成長法によりＮ−型エピタキ
シャル層４を全面的に成長させ、その表面に酸化シリコ
ン膜５と窒化シリコン膜６を形成し、更にその上に酸化
シリコン膜７を形成する。

その後、フォトレジストを塗布して、光蝕刻法によって
素子形成領域どなる部分の上にフォトレジスト被膜８を
形成し、第１図（Ａ）の状態となる１次に、このフォト
レジスト被膜８をマスクとしてエツチングを行なって、
その下の酸化シリコン膜７を選択的に除去する。

このとき、サイドエツチングによりフォトレジスト被膜
８よりもひとまわり小さな酸化シリコン膜７ａが残るよ
うにする。それから、上記フォトレジスト被膜８をマス
クとして異方性ドライエツチングにより、窒化シリコン
膜６と酸化シリコン膜５を選択的に除去して、第１図（
Ｂ）の状態となる。

その後、フォトレジスト被膜８を除去してから露出され
た基板主面を、窒化シリコン膜６をエツチングマスクと
して少し削った後、窒化シリコン膜６を耐酸化用マスク
として熱酸化を行なう、すると、窒化シリコン膜６で覆
われていない部分の基板主面に比較的厚い素子分離用の
フィールド酸化膜９が選択的に形成されて、第１図（Ｃ
）の状態となる。これによって、シリコン基板主面のフ
ィールド酸化膜９に囲まれた台形状の部分が素子形成領
域１０として分離される。

次に、基板表面の酸化シリコン膜７ａをマスクとして窒
化シリコン膜６を選択的に除去してやる。

すると、素子形成領域１０上にこれよりも−回り小さな
窒化シリコン膜６が残る。それから、酸化シリコン膜５
のエツチングを行なうと、第１図（Ｄ）に示すごとく、
窒化シリコン膜６の周囲に開口部１１が形成され、基板
主面が露出される。

そこで、この開口部１１より基板主面上へＢＦ。

イオンの打込みを行ない、高濃度の浅いイオン打込み層
１３を形成する。それから、基板上に不純物を含まない
ノンドープ・ポリシリコン層１４を全面的にデポジショ
ンした後、熱処理を行なってポリシリコン層１４の表面
に酸化シリコン膜１５を形成すると共に、基板主面のイ
オン打込み層１３のボロンをその上のポリシリコン層１
４内にわき上がらせてドープ領域１４ａを形成させる。

このとき、イオン打込み層１３内のボロンが活性化され
て、外部ベース領域たるＰ型半導体領域１３ａに変わり
、第１図（Ｅ）の状態になる。

次に、第１図（Ｆ）に示すごとく素子形成領域１０の上
方及びそこから適当な距離をおいた周辺を、フォトレジ
スト被膜３０で覆った状態でイオン打込みを行なって、
ポリシリコン層１４にボロンのような不純物を導入する
。それから、フォトレジスト被膜３０及びポリシリコン
表面の酸化シリコン膜１５を除去した後、ヒドラジン（
ＮＨ２−ＮＨ２）のようなエツチング液を用いて上記ポ
リシリコン層１４に対しエツチングを施す。

すると、ヒドラジンはボロンを含むポリシリコンに比べ
、ボロンを含まないポリシリコンを数十倍の速度でエツ
チングすることができる。そのため、不純物（ボロン）
を含まない部分が除去されて、第１図（Ｇ）に示すよう
に、各Ｐ型半導体領域１３ａの上方から外側のフィール
ド酸化膜９上にかけてポリシリコンＮ！Ｉ　１４　ａが
それぞれ形成される。このとき、ポリシリコン層１４ａ
の内側の窒化シリコン膜６の上には、開口部１６が形成
される。

次に、熱酸化を行なってポリシリコン層１４ａの上にＣ
ＶＤ法により酸化シリコン膜１７を形成した後、この酸
化シリコン膜等をマスクとして選択エツチングを行なっ
て、ｒｉＩ口部１６の内側の基板表面の窒化シリコン膜
６を除去する。それから、更にその下の酸化シリコン膜
５を除去するエツチングを行なうと、開口部第１図（Ｈ
）のようにＰ型半導体領域１３ａの間の基板表面が露出
される。

次に、ＣＶＤ法等により基板上に全面的にポリシリコン
層１８を０．２５μｍ程度の厚みになるように形成した
後、このポリシリコン層１８の上から３００ＫｅＶのよ
うな高いエネルギで、リンイオン（Ｐ＋又はＰ′″＋）
のようなＮ型不純物のイオン打込みを行なう、すると、
第１図（Ｈ）において露出されている基板表面部分のみ
が一層のポリシリコン層で覆われ、他の部分はベース引
出し用ポリシリコン電極１４ａ及びその表面の酸化シリ
コン膜１７や分離用フィールド酸化膜９で覆われている
ため、第１図ＣＩ）に示すように、開口部１６の下方の
Ｎ−型エピタキシャル層４の深部にのみＮ＋層１９が島
状に形成される。しかも、このＮゝ［１９の形成のため
のイオン打込みはポリシリコン層１８を介して行なわれ
るため、基板表面を露出させた状態でイオン打込みを行
なった場合に比べて基板に結晶欠陥が発生するおそれは
極めて少なくなる。なお、このイオン打込みは適当なフ
ォトレジスト被膜等を用いて行なってもよい。

また、このようにポリシリコン層を介して行なうイオン
打込みであっても、エネルギが３００ＫｅＶと高くかつ
ポリシリコン層１８も０．２５μｍ程度の厚みであれば
ポリシリコン層の表面からおよそ０．６４μｍ程度の深
さのところまでリンイオンを打ち込むことができるゆ 上記のごとく高エネルギイオン打込みを行なった後、そ
れよりもずっと低いエネルギで今度はＰ型不純物をポリ
シリコン層１８内に打ち込んでから熱処理を行なう、こ
れによってポリシリコン層１８からの不純物拡散によっ
て開口部１６の下方の基板表面に真性ベース領域となる
Ｐ型半導体領域２０を形成する。しかる後、ポリシリコ
ン層１８にＮ型不純物をイオン打込みで導入して熱処理
を行ない、ポリシリコン層１８からの不純物拡散によっ
て真性ベース領域２０上にエミッタ領域となるＮ型半導
体領域２１を形成する。そして、次にポリシリコン層１
８に対するパターニングを行なってエミッタ電極を形成
し、第１図（Ｉ）の状態となる。その後、アルミニウム
電極やパッシベーション膜の形成を行なって完成状態と
される。

上記実施例に従うと、ポリシリコン層１８を介してイオ
ン打込みを行なってＮ＋層１９を形成しているため、真
性ベース領域（２０）直下の低濃度コレクタ層幅を小さ
くしてベースワイドニング効果を抑え、しかもＮ＋層１
９と外部ベース領域（１３ａ）との接触を確実に防止す
ることができる。つまり、ポリシリコン層１８を介さな
いでＮ“層１９の形成のためのイオン打込みを行なうと
、ポリシリコン層１８の厚みの分だけＮ＋層１９の左右
への拡がりが大きくなって、Ｎ′１層１９が外部ベース
領域（１’３ａ）に接触するおそれが生じる。Ｎ１層１
９が外部ベース領域（１３ａ）に接触すると、ベース・
コレクタ間の接合容量が増大し、せっかく該容量を低減
すべくエピタキシャルＭ４の厚みを厚くしてもそれによ
る効果が減殺されてしまう。しかるに、上記実施例では
Ｎ＋層１９と外部ベース領域（１３ａ）との距離を充分
に確保できる。

例えば、第２図に示すように、χｊＧａを外部ベース領
域１３ａの深さ、悲を外部ベースとエミッタ間分離距離
、ｄをポリシリコン層１８の厚み、χｊａをベース接合
深さ、Ｗｅを低濃度コレクタ層幅、ＲｐをＮ＋層１９の
イオン打込み深さ、σをＮ＋層１９の拡散距離、χを外
部ベース領域（１３ａ）とＮ＋層１９との距離として、
χｊ。

ｓ＝０．３５μｍ、Ｑ＝０．５μｍ、ｄ＝０．２５μｍ
、ｘｊｓ＝０．２μｍ、Ｒｐ＝０．６４μｍとなるよう
にプロセスの諸条件を設定する。すると、Ｗｃ＝Ｒｐ−
ｄ−ｚｊａよりＷｃ弁０．１９μｍなる値が得られる。

また、第２図における点Ａ、Ｂ、Ｃの３点を頂点とする
直角三角形を想定し、これにピタゴラスの定理を適用し
て得られる式（χ＋ＺｊＧＢ＋σ）”＝（Ｒｐ−ｄ）２
＋　（Ω＋ｄ）２より、１４０．３９μｍなる値が得ら
れる。

このように、上記実施例に従うと、ベース・コレクタ間
接合容量を増大させることなく、低濃度コレクタ層幅Ｗ
ｃが小さいつまり実効ベース幅が狭く、ｆＴの高いトラ
ンジスタを得ることができる。特に、エミッタ領域２１
及び真性ベース領域２ｏのシャロー化（浅拡散化）を図
ろうとするほど、Ｎ　”　Ｍｌ　９の拡散距離σを大き
くする必要が生じるが、上記実施例を適用することによ
り、外部ベース領域とコレクタ領域（Ｎ＋層１９）との
距離を確保することができる。従って上記実施例は、ベ
ース、エミッタのシャロー化の際にベース・コレクタ間
接合容量の増大を抑える上で非常に有効な技術である。

以上説明したごとく上記実施例は、エミッタ形成用開口
部を半導体基板表面の絶縁膜に開けた後。

ポリシリコン層を被着してこのポリシリコン層を介して
イオン打込みを行なって半導体基板の深い位置に島状の
Ｎ＋層を形成するようにしたので、エミッタ形成用開口
部内側のポリシリコン層が高エネルギイオン打込みの際
の緩衝層となるという作用により、半導体基板に結晶欠
陥を生じにくくなり、その結果、歩留まりを低下させる
ことなく、バイポーラトランジスタの高速化及びｆＴの
向上を図ることができるという効果がある。

また、エミッタ形成用開口部を半導体基板表面の絶縁膜
に開けた後、ポリシリコン層を被着してこのポリシリコ
ン層を介してイオン打込みを行なって半導体基板の深い
位置に島状のＮ＋層を形成するようにしたので、外部ベ
ース領域とＮ＋層との距離が充分に確保されるという作
用により、ベース・コレクタ間接合容量を増大させるこ
となく、低濃度コレクタ層幅Ｗｃが小さいつまり実効ベ
ース幅が狭く、ｆＴの高いトランジスタを得ることがで
きるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
Ｎ“層１９がＮ′″型埋込層２に接触している構造が示
されているが。

Ｎ＋層１９はＮ＋型埋込層２と接触せず多少離れた構造
であってもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である５ＥＰＴ技術を用い
たバイポーラトランジスタの形成に適用したものについ
て説明したが、この発明はそれに限定されず、ＳＳＴ技
術その他の半導体技術によりバイポーラトランジスタを
形成する場合一般に利用することができる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、歩留を低下させることなく、バイポーラトラ
ンジスタの高速化及びｆ　Ｔ’の向上を図ることができ
る。

【図面の簡単な説明】

■ 第１図（Ａ）〜（士）は、本発明を５ＥＰＴ技術を用い
たバイポーラトランジスタの形成に適用した場合の一実
施例を製造工程順に示した断面図、第２図は、その要部
の拡大説明図である。 １・・・・半導体基板、２・・・・Ｎ＋型埋込層、５・
・・・酸化シリコン膜、６・・・・窒化シリコン膜、７
゜７ａ・・・・酸化シリコン膜、８・・・・フォトレジ
スト皮膜、９・・・・素子分離用フィールド酸化膜、１
０・・・・素子形成領域、１３ａ・・・・外部ベース領
域、１４ａ、１８・・・・ポリシリコン層、１６・・・
・開口部、１７・・・・酸化シリコン膜、１９・・・・
Ｎ＋層、２０・・・・真性ベース領域、２１・・・・エ
ミッタ領域。 ど・−−゛、 第　　１　　図 第　　１　　図 第１図 （Ｆ） 第　　１　　図 第　　１　　図 第　　２　　図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板の主面に該半導体基板とは異なる導電型
   の埋込層を形成し、この埋込層の上にエピタキシャル層
   を形成してから、このエピタキシャル層の主面上には外
   部ベース領域を形成した後、エミッタ領域が形成される
   べき半導体基板表面の絶縁膜を除去して開口部を形成し
   、しかる後開口部の内側に導電層を形成してからこの導
   電層を介してイオン打込みを行なって上記エピタキシャ
   ル層内に、少なくとも上記ベース領域と離反されるよう
   にベース領域とは異なる導電型の半導体領域の島を形成
   するようにしたことを特徴とする半導体装置の製造方法
   。 ２、上記外部ベース領域は、その表面に形成されたベー
   ス引出し電極層からの不純物拡散によって形成し、かつ
   この外部ベース領域に自己整合させて真性ベース領域お
   よびエミッタ領域を形成するようにしたことを特徴とす
   る特許請求の範囲第１項記載の半導体装置。