JPS62272565A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 ［産業上の利用分野コ この発明は、半導体技術さらには半導体装置における電
極部周辺の構造に適用して特に有効な技術に関し、例え
ばショットキ・バリア・ダイオードの形成に利用して有
効な技術に関する。

［従来の技術］ 半導体集積回路装置において、第２図に示すように半導
体基板１の表面の絶縁膜１７に開口部１７ａを形成して
基板を露出させ、そこに白金シリサイド（ＰｔＳｉ）の
ようなメタルシリサイド層１９を形成してショットキー
バリア電極となし、その上にアルミ電極２０を被着して
なるショットキ・バリア・ダイオードを形成する場合、
非常に僅かではあるが、ショットキーバリア電極１９の
外周は絶縁膜１７の開口端部から離れてしまう。

そのため、ショットキーバリア電極１９の周縁部におい
ては、アルミ電極２０が直接半導体基板１の表面に接触
されてしまい、そこに順方向電圧の低い寄生のショット
キ・バリア・ダイオードが生じてしまう。その結果、せ
っかく白金シリサイドを用いたショットキ・バリア・ダ
イオードを形成しても、寄生ダイオードの影響を受けて
、所望の順方向特性が得られなくなるとともに、ショッ
トキーバリア電極形成の際の温度等の条件によってメタ
ルシリサイド層と絶縁膜との離間距離が変わってしまう
ため、特性のばらつきも大きいという不都合がある。そ
こで、ショットキーバリア電極の周縁の半導体基板の表
面にＰ型拡散層のようなガードリング領域１３ａを設け
、寄生ダイオードによるショットキ・バリア・ダイオー
ドの特性への悪影響をなくすようにしたものがある。

なお、ガードリング付きショットキ・バリア・ダイオー
ドについては、［株］オーム社、昭和５６年６月３０日
発行、「半導体ハンドブック」第３９０頁に記載がある
。

［発明が解決しようとする問題点］ ショットキーバリア電極の周縁にガードリング領域を設
ける場合、一般的にはフォトマスクを用いた拡散工程に
よりガードリング領域を形成することになる。しかしな
がら、フォトマスクにより形成方法ではガードリング領
域をサブミクロン単位の精度で形成するようなことがで
きない。そのため、ショットキ・バリア・ダイオードの
占有面積が大きくなると共に、そこに寄生するコンデン
サの容量も大きくなってしまうという問題点がある。

この発明の目的は、占有面積が小さくかつ寄生容量の小
さな高性能のショットキ・バリア・ダイオードを形成で
きるような半導体技術を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

〔問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、ＳＳＴ　（スーパー・セルフアライメント・
トランジスタ）または５ＥＰＴ　（セレクティング・エ
ツチング・オブ・ポリシリコン・テクノロジ）と呼ばれ
るトランジスタ形成技術において、外部ベース領域を形
成する手法を応用してガードリング領域を形成してから
、その内側の基板表面の絶縁膜を除去してメタルシリサ
イド層を形成することにより、ショットキ・バリア・ダ
イオードを形成するものである。

［作用コ 上記した手段によれば、非常に幅の狭いガードリング領
域を形成でき、しかもガードリング領域とショットキ・
バリア・ダイオードのショットキーバリア電極とを自己
整合的に形成することができるようになって、占有面積
が小さくかつ寄生容量の小さな高性能のショットキ・バ
リア・ダイオードを形成できるようにするという上記目
的を達成することができる。

［実施例］ 第１図は、本発明を一例として５ＥＰＴ技術を用いたバ
イポーラ集積回路において、ショットキ・バリア・ダイ
オードを形成する場合の一実施例を製造工程順に示した
ものである。

この実施例では、先ずＰ型車結晶シリコンから成る半導
体基板１上に酸化膜を形成してから、この酸化膜の適当
な位置に埋込拡散層用のパターンの穴をあけ、この酸化
膜をマスクとして、ひ素もしくはアンチモン等のＮ型不
純物を熱拡散して図示しないトランジスタのコレクタ領
域につながるＮ＋型埋込層２を形成する。そして、上記
酸化膜を除去してから気相成長法によりＮ−型エピタキ
シャル層４を全面的に成長させ、その表面に酸化シリコ
ン膜５と窒化シリコン膜６を形成し、更にその上に酸化
シリコン膜７を形成して第１図（Ａ）の状態となる。

その後、フォトレジストを塗布して、光蝕刻法によって
素子形成領域となる部分の上にフォトレジスト被膜８を
形成し、第１図（Ｂ）の状態となる。次に、このフォト
レジスト被膜８をマスクとしてエツチングを行なって、
その下の酸化シリコン膜７を選択的に除去する。

このとき、第１図（Ｃ）のごとくサイドエツチングによ
りフォトレジスト被膜８よりもひとまわり小さな酸化シ
リコン膜７ａが残るようにする。

それから、上記フォトレジスト被膜８をマスクとして異
方性ドライエツチングにより、窒化シリコン膜６と酸化
シリコン膜５を選択的に除去して、第１図（Ｄ）の状態
となる。

その後、フォトレジスト被膜８を除去してから露出され
た基板主面を、窒化シリコン膜６をエツチングマスクと
して、第１図（Ｅ）のごとく少し削った後、窒化シリコ
ン膜６を耐酸化用マスクとして熱酸化を行なう。すると
、窒化シリコン膜６で覆われていない部分の基板主面に
比較的厚い素子分離用のフィールド酸化膜９が選択的に
形成されて、第１図（Ｆ）の状態となる。これによって
。

シリコン基板主面のフィールド酸化膜９に囲まれた台形
状の部分が素子形成領域１０として分離される。

次に、基板表面の酸化シリコン膜７ａをマスクとして窒
化シリコン膜６を選択的に除去してやる。

すると、素子形成領域１０上にこれよりも−回り小さな
窒化シリコン膜６が残る。それから、酸化シリコン膜５
のエツチングを行なうと、第１図（Ｇ）に示すごとく、
窒化シリコン膜６の周囲に開口部１１が形成され、基板
主面が露出される。

そこで、この開口部１１より基板主面上へＢＦ２イオン
の打込みを行ない、高濃度の浅いイオン打込み層１３を
形成する。それから、基板上に不純物を含まないノンド
ープ・ポリシリコン層１４を全面的にデポジションした
後、熱処理を行なってポリシリコン層１４の表面に酸化
シリコン膜１５を形成すると共に、基板主面のイオン打
込み層１３のボロンをその上のポリシリコン層１４内に
わき上がらせてドープ領域１４ａを形成させる。このと
き、イオン打込み層１３内のボロンが活性化されて、外
部ベース領域たるＰ型半導体領域１３ａに変わり、第１
図（Ｈ）の状態になる。

次に、第１図（Ｉ）に示すごとく素子形成領域１０の上
方及びそこから適当な距離をおいた周辺を、フォトレジ
スト被膜３ｏで覆った状態でイオン打込みを行なって、
ポリシリコン層１４にボロンのような不純物を導入する
。それから、フォトレジスト被膜３０及びポリシリコン
表面の酸化シリコン膵１５を除去した後、ヒドラジン（
Ｎ　Ｈｚ−ＮＨ２）のようなエツチング液を用いて上記
ポリシリコン層１４に対しエツチングを施す。

すると、ヒドラジンはボロンを含むポリシリコンに比べ
、ボロンを含まないポリシリコンを数十倍の速度でエツ
チングすることができる。そのため、不純物（ボロン）
を含まない部分が除去されて、第１図（Ｊ）に示すよう
に、各Ｐ型半導体領域１３ａの上方から外側のフィール
ド酸化膜９上にかけてポリシリコン層１４ａがそれぞれ
形成される。このとき、ポリシリコン層１４ａの内側の
窒化シリコン膜６の上には、開口部１６が形成される。

次に、ポリシリコン層１４ａの上にＣＶＤ法により酸化
シリコン膜１７を形成した後、窒化シリコン膜等をマス
クとして上記酸化シリコン膜１７に対して選択エツチン
グを行なって、上記開口部１６よりもひと回り大きな開
口部１７ａを形成する。それから、全面エツチングを行
なってマスクとなった窒化シリコン膜を除去すると、こ
のとき同時に開口部１６の内側の基板表面の窒化シリコ
ン膜６が除去される。そして、更にその下の酸化シリコ
ン膜５を除去するエツチングを行なうと。

第１図（Ｋ）のようにＰ型半導体領域１３ａの内側の基
板表面が露出される。

そこで、上記開口部１６より基板表面に対してＮ型不純
物の導入を行ってＮ型半導体領域１８を形成した後、白
金のような高融点金属を全面的に蒸着してから熱処理を
施す。すると、開口部１７ａの内側の基板表面からポリ
シリコン層１４ａの表面にかけて、メタルシリサイド層
（ＰｔＳｉ）１９が形成される。その後、シリサイド化
されずに残った高融点金属（Ｐｔ）を除去し、アルミニ
ウム層２０を全面的に蒸着してからアルミニウム層２０
のパターニングを行なって、第１図（Ｌ）の状態とされ
る。

上記実施例においては、Ｐ型半導体領域１３ａからポリ
シリコン層１４へ拡散させた不純物の先端によって開口
部１６の位置を決定している。そのため、この開口部１
６とＰ型半導体領域１３ａの境界との位置関係は常に一
定になる。しかも、この開口部１６を基準にしてＮ型半
導体領域１８を形成しているため、メタルシリサイド層
１９及びＮ型半導体領域１８は、Ｐ型半導体領域１３ａ
に対して自己整合的に形成され、かつ必ず半導体領域１
８およびメタルシリサイド層１９がともに半導体領域１
３ａと一部重なり合うことになる。

そのため、開口部１６の内側にシミツトキーバリア電極
となるメタルシリサイドＭ１９を形成したとき、メタル
シリサイド層１９の周縁と絶縁膜５の開口端との間が隙
間が生じて、ここでアルミニウム層２０と半導体基板（
Ｎ型半導体領域１８）との接触が生じたとしても、アル
ミ接触部はＰ型半導体領域１３ａの表面である。その結
果、このＰ型半導体領域１３ａはいわゆるガードリング
領域として機能し、この部分に寄生するショットキ・バ
リア・ダイオードは、メタルシリサイド層１９とＮ型半
導体領域１８との接触部に存在する本来のショットキ・
バリア・ダイオードよりもずっと順方向電圧が高くなる
ため、ショットキ・バリア・ダイオードの特性に悪影響
を及ぼすことがない。

しかも、上記プロセスは５ＥＰＴ技術によるバイポーラ
トランジスタのプロセスと非常に整合性が良いので、バ
イポーラトランジスタ形成領域でベース引出し電極とし
てのポリシリコン層に対し部分酸化を行う際に、ダイオ
ード形成部分では酸化シリコン膜１７を残したまま酸化
を行うというような手段を構するなど僅かなプロセスの
変更により、トランジスタとショットキ・バリア・ダイ
オードを同時に形成することができる。なお、上記実施
例では、ショットキーバリア電極（１９）の下にＮ型半
導体領域１８が形成されているが、ショットキーバリア
電極の下方の半導体基板（実施例ではエピタキシャル層
）の濃度が所望の順方向特性を得る上で適当な濃度であ
れば省略することもできる。また、メタルシリサイドに
よってはアルミ電極とショトキ−バリア電極との間にバ
リアメタルを挿入することもできる。

以上説明したようにこの実施例は、ガードリング領域と
なるＰ型半導体領域を形成し、そこから。

その上に形成されたノンドープポリシリコン層に対して
不純物を拡散させて、不純物を含まない部分のみ除去し
て開口部を形成し、この開口部の内側にショットキーバ
リア電極となるメタルシリサイド層を形成するようにし
たので、ガードリング領域とショットキーバリア電極及
びその下のＮ型半導体領域とが自己整合的に形成される
という作用により、占有面積が小さくかつ寄生容量の小
さな高性能のショットキ・バリア・ダイオードを形成で
きるという効果がある。

また、ガードリング領域となるＰ型半導体領域を形成し
、そこから、その上に形成されたノンドープポリシリコ
ン層に対して不純物を拡散させて。

不純物を含まない部分のみ除去して開口部を形成し、こ
の開口部の内側にショットキーバリア電極となるメタル
シリサイド層を形成するようにしたので、５ＥＰＴ技術
によるバイポーラトランジスタの形成プロセスとの整合
性が良いという作用により、簡単なプロセスの変更によ
って高性能なショットキ・バリア・ダイオード及びバイ
ポーラトランジスタを同一の半導体基板上に形成するこ
とができるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
５ＥＰＴ技術を応用してガードリング領域となるＰ型半
導体領域を形成し、そこからその上に形成されたノンド
ープ・ポリシリコンに対して不純物をわき上がらせるよ
うにしているが、ＳＳＴ技術を応用して先ずポリシリコ
ン層を形成し、それに不純物を導入してこのポリシリコ
ン層から半導体基板へ不純物を拡散させてガードリング
となる半導体領域を形成するようにしてもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である半導体集積回路装置
におけるショットキ・バリア・ダイオードの形成に適用
したものについて説明したが、この発明はそれに限定さ
れず、メタルシリサイドからなる電極を形成する場合一
般に利用することができる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、占有面積が小さくかつ寄生容量の小さな高性
能のショットキ・バリア・ダイオードを形成することが
できる。

【図面の簡単な説明】

第１図（Ａ）〜（Ｌ）は、本発明を５ＥＰＴ技術を用い
たショットキ・バリア・ダイオードの形成に適用した場
合の一実施例を製造工程順に示した断面図、 第２図は、従来の半導体集積回路装置におけるガードリ
ング付シミットキ・バリア・ダイオードの構成例を示す
断面図である。 １・・・・半導体基板、２・・・・Ｎ＋型埋込層、５・
・・・酸化シリコン膜、６・・・・窒化シリコン膜、７
゜７ａ・・・・酸化シリコン膜、８・・・・フォトレジ
スト被膜、９・・・・素子分離用フィールド酸化膜、１
０・−・・素子形成領域、１３ａ・・・・ガードリング
領域、１４，１４ａ・・・・ポリシリコン層、１６・・
・・開口部、１７・・・・酸化シリコン膜、１９・・・
・シミツトキーバリア電極（メタルシリサイド層）、２
０・・・・アルミニウム層。 第　　１　　図 第　　１　　図 第　　　　　図 （１−１＞ 第　　１　　図 と、７） 第　　１　　図 （Ｋ） （Ｌ） 第　　２　　図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板の一主面上に該半導体基板とは導電型の
   異なる環状の半導体領域が形成され、この半導体領域の
   上にはこれに一部が接触されるように絶縁膜を介して導
   電層が形成されているとともに、この導電層及びその下
   の絶縁膜には、上記環状半導体領域の内縁輪郭に対応し
   た開口部が形成され、かつこの開口部の内側の半導体基
   板表面に、基板を構成する半導体と金属との化合物から
   なる電極層が形成されてなることを特徴とする半導体装
   置。 ２、上記電極層の下には、上記半導体基板と同一の導電
   型でこれよりも濃度の高い半導体領域が形成されてなる
   ことを特徴とする特許請求の範囲第１項記載の半導体装
   置。