JP2001053276A - 増加したソース接触面積を有する立て形半導体装置の形成方法 - Google Patents
増加したソース接触面積を有する立て形半導体装置の形成方法Info
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Abstract
(57)【要約】 （修正有）
【課題】 縦型ＭＯＳデバイスに於いて、ソースとソー
ス電極との間の接触面積を増加させ、性能の向上を図
る。 【解決手段】 酸化物層をエッチングして、基板上にゲ
ート１１２に隣接させて第一酸化物スペーサ１０８を残
し、その上に堆積した窒化物層等をマスクとしてゲート
ポリシリコン層１１２及び基板におけるソース領域１０
６を選択的にエッチングして、実質的に垂直な面と水平
な面を含む凹部１１７をソース領域１０６の隣に形成す
る。第一導電型ドーパントを、ソース領域の凹部１１７
に注入し且つ打ち込むことにより、ソース領域の凹部１
１７の下に位置するウェル領域１０５に浅いエミッタ領
域１１４を形成する。マスクとした窒化物層等を、エッ
チングにより除去し、導電材層１１７，１１６を、残り
のゲートポリシリコン層１１２上及びソース領域１０６
及びエミッタ領域１１４上に堆積させる。ソース領域の
凹部１１７により、導電材料との接触面積が増加する。
ス電極との間の接触面積を増加させ、性能の向上を図
る。 【解決手段】 酸化物層をエッチングして、基板上にゲ
ート１１２に隣接させて第一酸化物スペーサ１０８を残
し、その上に堆積した窒化物層等をマスクとしてゲート
ポリシリコン層１１２及び基板におけるソース領域１０
６を選択的にエッチングして、実質的に垂直な面と水平
な面を含む凹部１１７をソース領域１０６の隣に形成す
る。第一導電型ドーパントを、ソース領域の凹部１１７
に注入し且つ打ち込むことにより、ソース領域の凹部１
１７の下に位置するウェル領域１０５に浅いエミッタ領
域１１４を形成する。マスクとした窒化物層等を、エッ
チングにより除去し、導電材層１１７，１１６を、残り
のゲートポリシリコン層１１２上及びソース領域１０６
及びエミッタ領域１１４上に堆積させる。ソース領域の
凹部１１７により、導電材料との接触面積が増加する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
より詳細には増加したソース接触面積を有する立て形Ｄ
ＭＯＳ装置の形成方法に関する。
より詳細には増加したソース接触面積を有する立て形Ｄ
ＭＯＳ装置の形成方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】米国特
許第４，９６０，７２３号明細書は、窒化シリコン側壁
スペーサをポリシリコンゲート周囲に形成し、そしてこ
の窒化物側壁スペーサを被覆する酸化物スペーサを形成
する、セルフアライン立て形電界効果トランジスタの製
造方法を開示している。酸化物スペーサをマスクとして
使用することにより、ソースの一部分をエッチングして
シリコン基板の一部分を露出させた後、酸化物スペーサ
を除去する。それにより、ソースとソース電極との間の
接触面積が増加する。
許第４，９６０，７２３号明細書は、窒化シリコン側壁
スペーサをポリシリコンゲート周囲に形成し、そしてこ
の窒化物側壁スペーサを被覆する酸化物スペーサを形成
する、セルフアライン立て形電界効果トランジスタの製
造方法を開示している。酸化物スペーサをマスクとして
使用することにより、ソースの一部分をエッチングして
シリコン基板の一部分を露出させた後、酸化物スペーサ
を除去する。それにより、ソースとソース電極との間の
接触面積が増加する。
【０００３】米国特許第５，４９８，５５５号明細書
は、ゲート電極の垂直側壁上にポリシリコンからなる第
一スペーサ要素を備え、前記第一スペーサ要素上に二酸
化シリコンからなる第二スペーサ要素を備えた水平形Ｆ
ＥＴの製造方法を開示している。この製造方法の目的
は、性能の向上と、熱キャリヤ効果に対する耐性を付与
することである。
は、ゲート電極の垂直側壁上にポリシリコンからなる第
一スペーサ要素を備え、前記第一スペーサ要素上に二酸
化シリコンからなる第二スペーサ要素を備えた水平形Ｆ
ＥＴの製造方法を開示している。この製造方法の目的
は、性能の向上と、熱キャリヤ効果に対する耐性を付与
することである。
【０００４】米国特許第５，２０８，４７２号明細書
は、ゲートのエッジ上に二層の誘電体膜を有する水平形
ＭＯＳ装置を開示している。この装置は、接合漏れの低
下及びゲートからソース／ドレインへの短絡の減少を目
的としている。
は、ゲートのエッジ上に二層の誘電体膜を有する水平形
ＭＯＳ装置を開示している。この装置は、接合漏れの低
下及びゲートからソース／ドレインへの短絡の減少を目
的としている。
【０００５】米国特許第５，６６３，０７９号明細書
は、ＭＯＳゲート二重拡散半導体装置の製造方法を開示
している。一実施態様によれば、窒化物スペーサ層を使
用して、注入及び拡散させた深いボディ領域をゲート領
域から分離した後、エッチング除去を実施する。
は、ＭＯＳゲート二重拡散半導体装置の製造方法を開示
している。一実施態様によれば、窒化物スペーサ層を使
用して、注入及び拡散させた深いボディ領域をゲート領
域から分離した後、エッチング除去を実施する。
【０００６】米国特許第５，６６８，０６５号明細書
は、シリサイド系セルフアラインコンタクトと局部的イ
ンターコネクトとを水平形半導体装置に同時に形成する
方法を開示している。ゲートに隣接する酸化物スペーサ
により、ゲートに隣接するドレイン領域内に軽度にドー
ピングされたドレイン領域を形成するとともに、ゲート
を、後で形成されたセルフアラインソース領域コンタク
トから分離する。米国特許第５，７０２，９７２号明細
書は、水平形半導体装置の加工におけるソース／ドレイ
ン抵抗を減少する方法であって、酸化物からなる第一ス
ペーサをゲート電極の側壁上に形成し、窒化物からなる
第二スペーサを第一スペーサ上に形成する方法を開示し
ている。高度にドーピングされたソース／ドレイン領域
の注入後、第二スペーサを除去する。
は、シリサイド系セルフアラインコンタクトと局部的イ
ンターコネクトとを水平形半導体装置に同時に形成する
方法を開示している。ゲートに隣接する酸化物スペーサ
により、ゲートに隣接するドレイン領域内に軽度にドー
ピングされたドレイン領域を形成するとともに、ゲート
を、後で形成されたセルフアラインソース領域コンタク
トから分離する。米国特許第５，７０２，９７２号明細
書は、水平形半導体装置の加工におけるソース／ドレイ
ン抵抗を減少する方法であって、酸化物からなる第一ス
ペーサをゲート電極の側壁上に形成し、窒化物からなる
第二スペーサを第一スペーサ上に形成する方法を開示し
ている。高度にドーピングされたソース／ドレイン領域
の注入後、第二スペーサを除去する。
【０００７】
【課題を解決するための手段】本発明によれば、増加し
たソース接触面積を有する立て形半導体装置の形成方法
であって、（ａ）シリコン基板上に、酸化物層上に堆積
させたポリシリコン層を含むゲートを形成する工程と、
（ｂ）第一導電型ドーパントを前記基板に注入し且つ打
ち込むことにより前記基板にウェル領域を形成する工程
と、（ｃ）第二導電型ドーパントを前記ウェル領域に注
入し且つ打ち込むことにより、前記ウェル領域に浅いソ
ース領域を形成する工程と、（ｄ）前記ゲート上並びに
前記基板における前記ソース領域上及びウェル領域上
に、第一酸化物層を堆積させる工程と、（ｅ）前記第一
酸化物層を選択的にエッチングして、前記基板上に前記
ゲートに隣接させて第一酸化物スペーサを形成する工程
と、（ｆ）前記ゲート上及び前記基板における前記ソー
ス領域上に、薄窒化物層を堆積させる工程と、（ｇ）前
記薄窒化物層上に第二酸化物層を堆積させる工程と、
（ｈ）前記第二酸化物層を選択的にエッチングして第二
酸化物スペーサを形成する工程であって、前記第二酸化
物スペーサが前記薄窒化物層により前記第一酸化物スペ
ーサ及び前記基板から分離されている工程と、（ｉ）前
記酸化物スペーサ及び前記窒化物スペーサをマスクとし
て使用して、前記ゲートにおける前記ポリシリコン層及
び前記基板における前記ソース領域を選択的にプラズマ
エッチングして、前記薄窒化物層を前記ゲート及び前記
基板から、前記ポリシリコン層の一部分を前記ゲートか
ら、並びに前記ソース領域の一部分を除去することによ
り、前記ソース領域に実質的に垂直な面及び水平な面を
含む凹部を形成する工程と、（ｊ）第一導電型ドーパン
トを前記ソース領域の前記凹部に注入し且つ打ち込むこ
とにより、前記凹部の下に位置する前記ウェル領域に浅
いエミッタ領域を形成する工程と、（ｋ）前記第二酸化
物スペーサ並びに前記第二酸化物スペーサを前記第一酸
化物スペーサから分離している前記薄窒化物層を選択的
にエッチングすることにより、前記第二酸化物スペーサ
と前記薄窒化物層を除去する工程と、（ｌ）導電材層を
前記残存ポリシリコン層上及び前記ソース領域上に形成
する工程と、を含み、それによって前記ソース領域の前
記凹部により前記導電材料との接触面積を増加すること
を特徴とする方法が提供される。
たソース接触面積を有する立て形半導体装置の形成方法
であって、（ａ）シリコン基板上に、酸化物層上に堆積
させたポリシリコン層を含むゲートを形成する工程と、
（ｂ）第一導電型ドーパントを前記基板に注入し且つ打
ち込むことにより前記基板にウェル領域を形成する工程
と、（ｃ）第二導電型ドーパントを前記ウェル領域に注
入し且つ打ち込むことにより、前記ウェル領域に浅いソ
ース領域を形成する工程と、（ｄ）前記ゲート上並びに
前記基板における前記ソース領域上及びウェル領域上
に、第一酸化物層を堆積させる工程と、（ｅ）前記第一
酸化物層を選択的にエッチングして、前記基板上に前記
ゲートに隣接させて第一酸化物スペーサを形成する工程
と、（ｆ）前記ゲート上及び前記基板における前記ソー
ス領域上に、薄窒化物層を堆積させる工程と、（ｇ）前
記薄窒化物層上に第二酸化物層を堆積させる工程と、
（ｈ）前記第二酸化物層を選択的にエッチングして第二
酸化物スペーサを形成する工程であって、前記第二酸化
物スペーサが前記薄窒化物層により前記第一酸化物スペ
ーサ及び前記基板から分離されている工程と、（ｉ）前
記酸化物スペーサ及び前記窒化物スペーサをマスクとし
て使用して、前記ゲートにおける前記ポリシリコン層及
び前記基板における前記ソース領域を選択的にプラズマ
エッチングして、前記薄窒化物層を前記ゲート及び前記
基板から、前記ポリシリコン層の一部分を前記ゲートか
ら、並びに前記ソース領域の一部分を除去することによ
り、前記ソース領域に実質的に垂直な面及び水平な面を
含む凹部を形成する工程と、（ｊ）第一導電型ドーパン
トを前記ソース領域の前記凹部に注入し且つ打ち込むこ
とにより、前記凹部の下に位置する前記ウェル領域に浅
いエミッタ領域を形成する工程と、（ｋ）前記第二酸化
物スペーサ並びに前記第二酸化物スペーサを前記第一酸
化物スペーサから分離している前記薄窒化物層を選択的
にエッチングすることにより、前記第二酸化物スペーサ
と前記薄窒化物層を除去する工程と、（ｌ）導電材層を
前記残存ポリシリコン層上及び前記ソース領域上に形成
する工程と、を含み、それによって前記ソース領域の前
記凹部により前記導電材料との接触面積を増加すること
を特徴とする方法が提供される。
【０００８】有利なことに、増加したソース接触面積を
有する立て形半導体装置の形成方法は、シリコン基板上
に、酸化物層上に堆積させたポリシリコン層を含むゲー
トを形成する工程と、第一導電型ドーパントを前記基板
に注入し且つ打ち込むことにより前記基板にウェル領域
を形成する工程とを含む。第二導電型ドーパントを、前
記ウェル領域に注入し且つ打ち込むことにより、前記ウ
ェル領域に浅いソース領域を形成する。前記ゲート上並
びに前記基板における前記ソース領域上及びウェル領域
上に、第一酸化物層を堆積させる。前記第一酸化物層を
エッチングして、前記基板上に前記ゲートに隣接させて
第一酸化物スペーサを形成する。
有する立て形半導体装置の形成方法は、シリコン基板上
に、酸化物層上に堆積させたポリシリコン層を含むゲー
トを形成する工程と、第一導電型ドーパントを前記基板
に注入し且つ打ち込むことにより前記基板にウェル領域
を形成する工程とを含む。第二導電型ドーパントを、前
記ウェル領域に注入し且つ打ち込むことにより、前記ウ
ェル領域に浅いソース領域を形成する。前記ゲート上並
びに前記基板における前記ソース領域上及びウェル領域
上に、第一酸化物層を堆積させる。前記第一酸化物層を
エッチングして、前記基板上に前記ゲートに隣接させて
第一酸化物スペーサを形成する。
【０００９】前記ゲート上及び前記基板における前記ソ
ース領域上に、薄窒化物層を堆積させ、前記薄窒化物層
上に第二酸化物層を堆積させる。第二酸化物層をエッチ
ングして第二酸化物スペーサを形成する。前記第二酸化
物スペーサは、前記薄窒化物層により前記第一酸化物ス
ペーサ及び前記基板から分離される。酸化物スペーサ及
び窒化物スペーサをマスクとして使用して、前記ゲート
における前記ポリシリコン層及び前記基板における前記
ソース領域を選択的にエッチングして、前記薄窒化物層
を前記ゲート及び前記基板から、前記ゲートポリシリコ
ン層の一部分及び前記ソース領域の一部分を除去するこ
とにより、前記ソース領域に実質的に垂直な表面及び水
平な表面を含む凹部を形成する。
ース領域上に、薄窒化物層を堆積させ、前記薄窒化物層
上に第二酸化物層を堆積させる。第二酸化物層をエッチ
ングして第二酸化物スペーサを形成する。前記第二酸化
物スペーサは、前記薄窒化物層により前記第一酸化物ス
ペーサ及び前記基板から分離される。酸化物スペーサ及
び窒化物スペーサをマスクとして使用して、前記ゲート
における前記ポリシリコン層及び前記基板における前記
ソース領域を選択的にエッチングして、前記薄窒化物層
を前記ゲート及び前記基板から、前記ゲートポリシリコ
ン層の一部分及び前記ソース領域の一部分を除去するこ
とにより、前記ソース領域に実質的に垂直な表面及び水
平な表面を含む凹部を形成する。
【００１０】第一導電型ドーパントを前記ソース領域の
前記凹部に注入し且つ打ち込むことにより、前記ソース
領域の前記凹部の下に位置する前記ウェル領域に浅いエ
ミッタ領域を形成する。前記第二酸化物スペーサ並びに
前記第二酸化物スペーサを前記第一酸化物スペーサから
分離している前記薄窒化物層を、エッチングにより除去
し、導電材層を前記残存ポリシリコン層上及び前記ソー
ス領域上に堆積させる。このソース領域の凹部により、
前記導電材料との接触面積が増加する。
前記凹部に注入し且つ打ち込むことにより、前記ソース
領域の前記凹部の下に位置する前記ウェル領域に浅いエ
ミッタ領域を形成する。前記第二酸化物スペーサ並びに
前記第二酸化物スペーサを前記第一酸化物スペーサから
分離している前記薄窒化物層を、エッチングにより除去
し、導電材層を前記残存ポリシリコン層上及び前記ソー
ス領域上に堆積させる。このソース領域の凹部により、
前記導電材料との接触面積が増加する。
【００１１】都合のよいことに、増加したソース接触面
積を有する立て形半導体装置の形成方法は、シリコン基
板上に、酸化物層上に堆積させたポリシリコン層を含む
ゲートを形成する工程と、第一導電型ドーパントを前記
基板に注入し且つ打ち込むことにより前記基板にウェル
領域を形成する工程とを含む。第二導電型ドーパントを
前記ウェル領域に注入し且つ打ち込むことにより、前記
ウェル領域に浅いソース領域を形成し、前記ゲート上並
びに前記基板における前記ソース領域上及びウェル領域
上に、酸化物層を堆積させる。前記酸化物層をエッチン
グして、前記基板上に前記ゲートに隣接させて酸化物か
らなる第一スペーサを形成する。
積を有する立て形半導体装置の形成方法は、シリコン基
板上に、酸化物層上に堆積させたポリシリコン層を含む
ゲートを形成する工程と、第一導電型ドーパントを前記
基板に注入し且つ打ち込むことにより前記基板にウェル
領域を形成する工程とを含む。第二導電型ドーパントを
前記ウェル領域に注入し且つ打ち込むことにより、前記
ウェル領域に浅いソース領域を形成し、前記ゲート上並
びに前記基板における前記ソース領域上及びウェル領域
上に、酸化物層を堆積させる。前記酸化物層をエッチン
グして、前記基板上に前記ゲートに隣接させて酸化物か
らなる第一スペーサを形成する。
【００１２】前記ゲート上及び前記基板における前記ソ
ース領域上に、窒化物層を堆積させ、エッチングして、
前記酸化物スペーサに隣接させて窒化物スペーサを形成
する。前記酸化物スペーサ及び前記窒化物スペーサをマ
スクとして使用して、前記ゲートにおける前記ポリシリ
コン層及び前記基板における前記ソース領域を選択的に
エッチングして、前記ゲートポリシリコン層の一部分と
前記ソース領域の一部分を除去することにより、前記ソ
ース領域に、実質的に垂直な表面及び水平な表面を含む
凹部を形成する。
ース領域上に、窒化物層を堆積させ、エッチングして、
前記酸化物スペーサに隣接させて窒化物スペーサを形成
する。前記酸化物スペーサ及び前記窒化物スペーサをマ
スクとして使用して、前記ゲートにおける前記ポリシリ
コン層及び前記基板における前記ソース領域を選択的に
エッチングして、前記ゲートポリシリコン層の一部分と
前記ソース領域の一部分を除去することにより、前記ソ
ース領域に、実質的に垂直な表面及び水平な表面を含む
凹部を形成する。
【００１３】第一導電型ドーパントを前記ソース領域の
前記凹部に注入し且つ打ち込むことにより、前記ソース
領域の前記凹部の下に位置する前記ウェル領域に浅いエ
ミッタ領域を形成する。前記窒化物スペーサをエッチン
グにより除去し、導電材層を前記残存ポリシリコン層上
及び前記ソース領域上に堆積させる。前記ソース領域の
凹部により、導電材料との接触面積が増加する。
前記凹部に注入し且つ打ち込むことにより、前記ソース
領域の前記凹部の下に位置する前記ウェル領域に浅いエ
ミッタ領域を形成する。前記窒化物スペーサをエッチン
グにより除去し、導電材層を前記残存ポリシリコン層上
及び前記ソース領域上に堆積させる。前記ソース領域の
凹部により、導電材料との接触面積が増加する。
【００１４】本発明の製造方法により製造された立て形
半導体装置における高度にドーピングされたソース領域
は、垂直コンポーネント及び水平コンポーネントを含み
且つ向上したＩオフ能を実現する増加したソース接触面
積を特徴としている。
半導体装置における高度にドーピングされたソース領域
は、垂直コンポーネント及び水平コンポーネントを含み
且つ向上したＩオフ能を実現する増加したソース接触面
積を特徴としている。
【００１５】
【発明の実施の形態】以下、本発明の実施態様を、添付
図面を参照しながら説明する。
図面を参照しながら説明する。
【００１６】ソース接触面積を大きくして立て形半導体
装置におけるドレイン／ソース抵抗を低下することは、
本発明の製造方法に準じて複数のスペーサを使用してソ
ース領域に水平接触面及び垂直接触面を形成することに
より達成される。本方法の一実施態様を、図１〜図１２
に示す。図示した装置はＭＯＳ制御サイリスタであるけ
れども、本発明の方法は、例えば、ＭＯＳＦＥＴ及び絶
縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等の他の
装置の加工にも有用である。
装置におけるドレイン／ソース抵抗を低下することは、
本発明の製造方法に準じて複数のスペーサを使用してソ
ース領域に水平接触面及び垂直接触面を形成することに
より達成される。本方法の一実施態様を、図１〜図１２
に示す。図示した装置はＭＯＳ制御サイリスタであるけ
れども、本発明の方法は、例えば、ＭＯＳＦＥＴ及び絶
縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等の他の
装置の加工にも有用である。
【００１７】以下、第一導電型ドーパント及び第二導電
型ドーパントについて説明する。第一導電型ドーパント
がＰである場合には、第二導電型ドーパントはＮであ
り、逆に、第一導電型ドーパントがＮである場合には、
第二導電型ドーパントはＰである。
型ドーパントについて説明する。第一導電型ドーパント
がＰである場合には、第二導電型ドーパントはＮであ
り、逆に、第一導電型ドーパントがＮである場合には、
第二導電型ドーパントはＰである。
【００１８】図１に示すように、シリコン基板１０３上
に成長させた薄ゲート酸化物層１０２上に堆積させたポ
リシリコン層１０１を、フォトレジストマスクＭを使用
してパターン化する。マスクＭを除去し、図２に示すよ
うに、第二導電型ドーパントを基板１０３に注入及び打
ち込むことにより、上ベース領域１０４を形成する。Ｍ
ＯＳＦＥＴの加工が望ましい場合には、上ベース領域１
０４の形成を省略する。
に成長させた薄ゲート酸化物層１０２上に堆積させたポ
リシリコン層１０１を、フォトレジストマスクＭを使用
してパターン化する。マスクＭを除去し、図２に示すよ
うに、第二導電型ドーパントを基板１０３に注入及び打
ち込むことにより、上ベース領域１０４を形成する。Ｍ
ＯＳＦＥＴの加工が望ましい場合には、上ベース領域１
０４の形成を省略する。
【００１９】図３に、第一導電型ドーパントを上ベース
領域１０４に注入し且つ打ち込むことによるウェル領域
１０５の形成を示す。次に、第二導電型ドーパントをウ
ェル領域１０５に注入し且つ打ち込むことにより、浅い
ソース領域１０６を形成し、図４に示すように、酸化物
層１０７を、構造体全体上に堆積させる。酸化物層１０
７をエッチングして、図５に示すように、ポリシリコン
層１０１に隣接してスペーサ１０８を形成する。
領域１０４に注入し且つ打ち込むことによるウェル領域
１０５の形成を示す。次に、第二導電型ドーパントをウ
ェル領域１０５に注入し且つ打ち込むことにより、浅い
ソース領域１０６を形成し、図４に示すように、酸化物
層１０７を、構造体全体上に堆積させる。酸化物層１０
７をエッチングして、図５に示すように、ポリシリコン
層１０１に隣接してスペーサ１０８を形成する。
【００２０】図６に示すように、薄シリコンニトリド層
１０９を、構造体上に堆積させる。層１０９により、ス
ペーサ１０８がさらにエッチングされないよう保護す
る。図７に示すように、第二酸化物層１１０を、窒化物
層１０９上に堆積させる。次に、図８に示すように、酸
化物層をエッチングして第二スペーサ１１１を形成す
る。
１０９を、構造体上に堆積させる。層１０９により、ス
ペーサ１０８がさらにエッチングされないよう保護す
る。図７に示すように、第二酸化物層１１０を、窒化物
層１０９上に堆積させる。次に、図８に示すように、酸
化物層をエッチングして第二スペーサ１１１を形成す
る。
【００２１】図９に示すように、プラズマエッチングに
よりポリシリコン層１０１の一部分を除去する（ゲート
ポリシリコン１１２を残す）だけでなく窒化物層１０９
のほとんどを除去して、薄窒化物スペーサ１１３はスペ
ーサ１０８と１１１との間の部分のみを残す。図１０に
示すように、ウェル領域１０５に浅い深さに第一導電型
ドーパントを注入し且つ打ち込むことにより、エミッタ
領域１１４を形成する。
よりポリシリコン層１０１の一部分を除去する（ゲート
ポリシリコン１１２を残す）だけでなく窒化物層１０９
のほとんどを除去して、薄窒化物スペーサ１１３はスペ
ーサ１０８と１１１との間の部分のみを残す。図１０に
示すように、ウェル領域１０５に浅い深さに第一導電型
ドーパントを注入し且つ打ち込むことにより、エミッタ
領域１１４を形成する。
【００２２】選択的エッチングにより酸化物スペーサ１
１１及び薄ニトリドスペーサ１１３を除去後、図１１に
示すように、構造体上に導電材層１１５を堆積させる。
層１１５の導電材料は、チタン、白金、コバルト及びタ
ングステン等の金属、これらの金属のシリサイド、並び
に金属とその対応シリサイドとの混合物から形成でき
る。
１１及び薄ニトリドスペーサ１１３を除去後、図１１に
示すように、構造体上に導電材層１１５を堆積させる。
層１１５の導電材料は、チタン、白金、コバルト及びタ
ングステン等の金属、これらの金属のシリサイド、並び
に金属とその対応シリサイドとの混合物から形成でき
る。
【００２３】チタンを含むものとして示されている層１
１５を、ゲートポリシリコン１１２及びソース／エミッ
タ領域１０６／１１４に合わせてケイ化して、図１２に
示すように、それぞれチタニウムシリサイドゲートコン
タクト１１６及びソースコンタクト１１７を形成する。
ソースコンタクト１１７は、水平コンポーネントと垂直
コンポーネントとの両方を含み、それにより接触面積が
増加して、Ｉオフ能にとって有益である。
１５を、ゲートポリシリコン１１２及びソース／エミッ
タ領域１０６／１１４に合わせてケイ化して、図１２に
示すように、それぞれチタニウムシリサイドゲートコン
タクト１１６及びソースコンタクト１１７を形成する。
ソースコンタクト１１７は、水平コンポーネントと垂直
コンポーネントとの両方を含み、それにより接触面積が
増加して、Ｉオフ能にとって有益である。
【００２４】図１３〜図２４は、本発明の方法の第二の
実施態様を示す。図１３〜１７に示す工程は、第一の実
施態様について図１〜図５に示した工程と同じである。
実施態様を示す。図１３〜１７に示す工程は、第一の実
施態様について図１〜図５に示した工程と同じである。
【００２５】図１８は、構造体上への窒化物層２０１の
堆積を示す。この窒化物層２０１をエッチングして、図
１９に示すような第二スペーサ２０２を形成する。プラ
ズマエッチングにより、図２０に示すように、ポリシリ
コン層１０１の一部分を除去してゲートポリシリコン１
１２を残すとともに、ソース領域１０６の一部分を除去
して凹部２０３を形成する。次に、図２１に示すよう
に、第一導電型ドーパントを凹部２０３に注入し且つ浅
い深さに打ち込むことにより、ウェル領域１０５にエミ
ッタ領域１１４を形成する。
堆積を示す。この窒化物層２０１をエッチングして、図
１９に示すような第二スペーサ２０２を形成する。プラ
ズマエッチングにより、図２０に示すように、ポリシリ
コン層１０１の一部分を除去してゲートポリシリコン１
１２を残すとともに、ソース領域１０６の一部分を除去
して凹部２０３を形成する。次に、図２１に示すよう
に、第一導電型ドーパントを凹部２０３に注入し且つ浅
い深さに打ち込むことにより、ウェル領域１０５にエミ
ッタ領域１１４を形成する。
【００２６】図２２に示すように、エッチングにより第
二スペーサ２０２を除去する。導電材層１１５の堆積
と、ゲートコンタクト１１６及びソースコンタクト１１
７の形成を、図２３及び図２４に示す。これらは、本発
明の方法の第一の実施態様について図１１及び図１２に
示した工程と同じである。
二スペーサ２０２を除去する。導電材層１１５の堆積
と、ゲートコンタクト１１６及びソースコンタクト１１
７の形成を、図２３及び図２４に示す。これらは、本発
明の方法の第一の実施態様について図１１及び図１２に
示した工程と同じである。
【００２７】本発明の方法により製造された立て形半導
体装置は、ピーク種濃度でソース接触面積を所望通り増
加できることを特徴とする。接触面積の増加により、ソ
ースコンタクトシリサイドの連続性が向上し、したがっ
て、ターンオフ能が増加する。
体装置は、ピーク種濃度でソース接触面積を所望通り増
加できることを特徴とする。接触面積の増加により、ソ
ースコンタクトシリサイドの連続性が向上し、したがっ
て、ターンオフ能が増加する。
【００２８】本発明の方法は、ゲートに隣接して窒化物
スペーサを用いる公知の方法に対して実質的な利点を有
する。窒化物は酸化物よりもはるかに大きな応力レベル
を有するので、特にトラップ部位を形成しやすい。シリ
コンに対する窒化物の高界面準位により、ゲートから電
流が漏れて、その結果、装置性能が著しく劣化すること
がある。さらに、窒化物の堆積及びエッチングによる除
去は、酸化物を用いる対応の操作よりも遅いので、とり
わけ薄窒化物層を２つの酸化物スペーサ間にのみ堆積さ
せて利用する本発明の実施態様と比較して、装置加工の
時間及び費用が増加する。
スペーサを用いる公知の方法に対して実質的な利点を有
する。窒化物は酸化物よりもはるかに大きな応力レベル
を有するので、特にトラップ部位を形成しやすい。シリ
コンに対する窒化物の高界面準位により、ゲートから電
流が漏れて、その結果、装置性能が著しく劣化すること
がある。さらに、窒化物の堆積及びエッチングによる除
去は、酸化物を用いる対応の操作よりも遅いので、とり
わけ薄窒化物層を２つの酸化物スペーサ間にのみ堆積さ
せて利用する本発明の実施態様と比較して、装置加工の
時間及び費用が増加する。
【００２９】増加したソース接触面積を有する立て形半
導体装置の形成方法は、酸化物層上にポリシリコン層を
堆積させて含むゲートをシリコン基板上に形成する工程
と、第一導電型ドーパントを前記基板に注入し且つ打ち
込むことにより前記基板にウェル領域を形成する工程を
含む。第二導電型ドーパントを前記ウェル領域に注入し
且つ打ち込むことにより、前記ウェル領域に浅いソース
領域を形成し、第一酸化物層を前記ゲート上並びに前記
基板におけるソース領域上及びウェル領域上に堆積させ
る。第一酸化物層をエッチングして、基板上にゲートに
隣接させて第一酸化物スペーサを形成する。薄窒化物層
をゲート上及び基板におけるソース領域上に堆積させ、
第二酸化物層を薄窒化物層上に堆積させる。第二酸化物
層をエッチングして、薄窒化物層により第一酸化物スペ
ーサ及び基板から分離された第二酸化物スペーサを形成
する。前記酸化物スペーサ及び前記窒化物スペーサをマ
スクとして用いて、ゲートにおけるポリシリコン層及び
基板におけるソース領域を選択的にエッチングしてゲー
ト及び基板から薄窒化物層、前記ゲートポリシリコン層
の一部分並びに前記ソース領域の一部分を除去すること
により、実質的に垂直な面と水平な面を含む凹部をソー
ス領域に形成する。第一導電型ドーパントを、ソース領
域の凹部に注入し且つ打ち込むことにより、ソース領域
の凹部の下に位置するウェル領域に浅いエミッタ領域を
形成する。第二酸化物スペーサと、前記第二酸化物スペ
ーサを前記第一酸化物スペーサから分離している薄窒化
物層とを、エッチングにより除去し、導電材層を、残り
のポリシリコン層上及びソース領域上に堆積させる。ソ
ース領域の凹部により、導電材料との接触面積が増加す
る。
導体装置の形成方法は、酸化物層上にポリシリコン層を
堆積させて含むゲートをシリコン基板上に形成する工程
と、第一導電型ドーパントを前記基板に注入し且つ打ち
込むことにより前記基板にウェル領域を形成する工程を
含む。第二導電型ドーパントを前記ウェル領域に注入し
且つ打ち込むことにより、前記ウェル領域に浅いソース
領域を形成し、第一酸化物層を前記ゲート上並びに前記
基板におけるソース領域上及びウェル領域上に堆積させ
る。第一酸化物層をエッチングして、基板上にゲートに
隣接させて第一酸化物スペーサを形成する。薄窒化物層
をゲート上及び基板におけるソース領域上に堆積させ、
第二酸化物層を薄窒化物層上に堆積させる。第二酸化物
層をエッチングして、薄窒化物層により第一酸化物スペ
ーサ及び基板から分離された第二酸化物スペーサを形成
する。前記酸化物スペーサ及び前記窒化物スペーサをマ
スクとして用いて、ゲートにおけるポリシリコン層及び
基板におけるソース領域を選択的にエッチングしてゲー
ト及び基板から薄窒化物層、前記ゲートポリシリコン層
の一部分並びに前記ソース領域の一部分を除去すること
により、実質的に垂直な面と水平な面を含む凹部をソー
ス領域に形成する。第一導電型ドーパントを、ソース領
域の凹部に注入し且つ打ち込むことにより、ソース領域
の凹部の下に位置するウェル領域に浅いエミッタ領域を
形成する。第二酸化物スペーサと、前記第二酸化物スペ
ーサを前記第一酸化物スペーサから分離している薄窒化
物層とを、エッチングにより除去し、導電材層を、残り
のポリシリコン層上及びソース領域上に堆積させる。ソ
ース領域の凹部により、導電材料との接触面積が増加す
る。
【図１】本発明の方法の一実施態様における工程を示す
概略図である。
概略図である。
【図２】本発明の方法の一実施態様における工程を示す
概略図である。
概略図である。
【図３】本発明の方法の一実施態様における工程を示す
概略図である。
概略図である。
【図４】本発明の方法の一実施態様における工程を示す
概略図である。
概略図である。
【図５】本発明の方法の一実施態様における工程を示す
概略図である。
概略図である。
【図６】本発明の方法の一実施態様における工程を示す
概略図である。
概略図である。
【図７】本発明の方法の一実施態様における工程を示す
概略図である。
概略図である。
【図８】本発明の方法の一実施態様における工程を示す
概略図である。
概略図である。
【図９】本発明の方法の一実施態様における工程を示す
概略図である。
概略図である。
【図１０】本発明の方法の一実施態様における工程を示
す概略図である。
す概略図である。
【図１１】本発明の方法の一実施態様における工程を示
す概略図である。
す概略図である。
【図１２】本発明の方法の一実施態様における工程を示
す概略図である。
す概略図である。
【図１３】本発明の方法の第二の実施態様における工程
を示す概略図である。
を示す概略図である。
【図１４】本発明の方法の第二の実施態様における工程
を示す概略図である。
を示す概略図である。
【図１５】本発明の方法の第二の実施態様における工程
を示す概略図である。
を示す概略図である。
【図１６】本発明の方法の第二の実施態様における工程
を示す概略図である。
を示す概略図である。
【図１７】本発明の方法の第二の実施態様における工程
を示す概略図である。
を示す概略図である。
【図１８】本発明の方法の第二の実施態様における工程
を示す概略図である。
を示す概略図である。
【図１９】本発明の方法の第二の実施態様における工程
を示す概略図である。
を示す概略図である。
【図２０】本発明の方法の第二の実施態様における工程
を示す概略図である。
を示す概略図である。
【図２１】本発明の方法の第二の実施態様における工程
を示す概略図である。
を示す概略図である。
【図２２】本発明の方法の第二の実施態様における工程
を示す概略図である。
を示す概略図である。
【図２３】本発明の方法の第二の実施態様における工程
を示す概略図である。
を示す概略図である。
【図２４】本発明の方法の第二の実施態様における工程
を示す概略図である。
を示す概略図である。
１０１ ポリシリコン層 １０２ 薄ゲート酸化物層 １０３ シリコン基板 １０４ 上ベース領域 １０５ ウェル領域 １０６ 浅いソース領域 １０７ 酸化物層 １０８ スペーサ １０９ 薄シリコンニトリド層 １１０ 第２酸化物層 １１１ 第２スペーサ １１２ ゲートポリシリコン １１３ 薄窒化物スペーサ １１４ エミッタ領域 １１５ 導電材層 １１６ ゲートコンタクト １１７ ソースコンタクト ２０１ 窒化物層 ２０２ 第２スペーサ ２０３ 凹部 Ｍ フォトレジスト
Claims (10)
- 【請求項１】増加したソース接触面積を有する立て形半
導体装置の形成方法であって、 （ａ）シリコン基板上に、酸化物層上に堆積させたポリ
シリコン層を含むゲートを形成する工程と、 （ｂ）第一導電型ドーパントを前記基板に注入し且つ打
ち込むことにより前記基板にウェル領域を形成する工程
と、 （ｃ）第二導電型ドーパントを前記ウェル領域に注入し
且つ打ち込むことにより、前記ウェル領域に浅いソース
領域を形成する工程と、 （ｄ）前記ゲート上並びに前記基板における前記ソース
領域上及びウェル領域上に、第一酸化物層を堆積させる
工程と、 （ｅ）前記第一酸化物層を選択的にエッチングして、前
記基板上に前記ゲートに隣接させて第一酸化物スペーサ
を形成する工程と、 （ｆ）前記ゲート上及び前記基板における前記ソース領
域上に、薄窒化物層を堆積させる工程と、 （ｇ）前記薄窒化物層上に第二酸化物層を堆積させる工
程と、 （ｈ）前記第二酸化物層を選択的にエッチングして第二
酸化物スペーサを形成する工程であって、前記第二酸化
物スペーサが前記薄窒化物層により前記第一酸化物スペ
ーサ及び前記基板から分離されている工程と、 （ｉ）前記酸化物スペーサ及び前記窒化物スペーサをマ
スクとして使用して、前記ゲートにおける前記ポリシリ
コン層及び前記基板における前記ソース領域を選択的に
プラズマエッチングして、前記薄窒化物層を前記ゲート
及び前記基板から、前記ポリシリコン層の一部分を前記
ゲートから、並びに前記ソース領域の一部分を除去する
ことにより、前記ソース領域に実質的に垂直な面及び水
平な面を含む凹部を形成する工程と、 （ｊ）第一導電型ドーパントを前記ソース領域の前記凹
部に注入し且つ打ち込むことにより、前記凹部の下に位
置する前記ウェル領域に浅いエミッタ領域を形成する工
程と、 （ｋ）前記第二酸化物スペーサ並びに前記第二酸化物ス
ペーサを前記第一酸化物スペーサから分離している前記
薄窒化物層を選択的にエッチングすることにより、前記
第二酸化物スペーサと前記薄窒化物層を除去する工程
と、 （ｌ）導電材層を前記残存ポリシリコン層上及び前記ソ
ース領域上に形成する工程と、を含み、それによって前
記ソース領域の前記凹部により前記導電材料との接触面
積を増加することを特徴とする方法。 - 【請求項２】前記ゲート形成工程（ａ）に続いて、第二
導電型ドーパントを前記基板に注入し且つ打ち込むこと
により前記基板に上ベース領域を形成する工程を含み、
前記第一導電型がＰであり、前記第二導電型がＮである
ことを特徴とする、請求項１に記載の方法。 - 【請求項３】前記導電材料が、チタン金属、白金金属、
コバルト金属及びタングステン金属、前記金属の対応シ
リサイド並びに前記金属及び前記対応シリサイドの混合
物からなる群から選択されたものであることを特徴とす
る、請求項１に記載の方法。 - 【請求項４】前記導電材料が、チタン、チタニウムシリ
サイド及びそれらの混合物からなる群から選択されたも
のであることを特徴とする、請求項１に記載の方法。 - 【請求項５】前記立て形半導体装置が、ＭＯＳＦＥＴ、
ＭＯＳ制御サイリスタ及び絶縁ゲートバイポーラトラン
ジスタからなる群から選択されたものであることを特徴
とする、請求項１に記載の方法。 - 【請求項６】増加したソース接触面積を有する立て形半
導体装置の形成方法であって、 （ａ）シリコン基板上に、酸化物層上に堆積させたポリ
シリコン層を含むゲートを形成する工程と、 （ｂ）第一導電型ドーパントを前記基板に注入し且つ打
ち込むことにより前記基板にウェル領域を形成する工程
と、 （ｃ）第二導電型ドーパントを前記ウェル領域に注入し
且つ打ち込むことにより、前記ウェル領域に浅いソース
領域を形成する工程と、 （ｄ）前記ゲート上並びに前記基板における前記ソース
領域上及びウェル領域上に、酸化物層を堆積させる工程
と、 （ｅ）前記酸化物層を選択的にエッチングして、前記基
板上に前記ゲートに隣接させて酸化物スペーサを形成す
る工程と、 （ｆ）前記ゲート上及び前記基板における前記ソース領
域上に、窒化物層を堆積させる工程と、 （ｇ）前記窒化物層を選択的にエッチングして前記酸化
物スペーサに隣接して窒化物スペーサを形成する工程
と、 （ｈ）前記酸化物層及び前記窒化物層をマスクとして使
用して、前記ゲートにおける前記ポリシリコン層及び前
記基板における前記ソース領域を選択的にプラズマエッ
チングして、前記ゲートから前記ポリシリコン層の一部
分、及び前記ソース領域の一部分を除去することによ
り、前記ソース領域に実質的に垂直な表面及び水平な表
面を含む凹部を形成する工程と、 （ｉ）第一導電型ドーパントを前記ソース領域の前記凹
部に注入し且つ打ち込むことにより、前記凹部の下に位
置する前記ウェル領域に浅いエミッタ領域を形成する工
程と、 （ｊ）前記窒化物スペーサを選択的にエッチングして前
記第二窒化物スペーサを除去する工程と、 （ｋ）導電材層を前記残存ポリシリコン層上及び前記ソ
ース領域上に形成する工程と、を含み、それによって前
記ソース領域の前記凹部により前記導電材料との接触面
積を増加することを特徴とする方法。 - 【請求項７】前記ゲート形成工程（ａ）に続いて、第二
導電型ドーパントを前記基板に注入し且つ打ち込むこと
により前記基板に上ベース領域を形成する工程を含み、
前記第一導電型がＰであり、前記第二導電型がＮである
ことを特徴とする、請求項６に記載の方法。 - 【請求項８】前記導電材料が、チタン金属、白金金属、
コバルト金属及びタングステン金属、前記金属の対応シ
リサイド並びに前記金属及び前記対応シリサイドの混合
物からなる群から選択されたものであることを特徴とす
る、請求項６に記載の方法。 - 【請求項９】前記導電材料が、チタン、チタニウムシリ
サイド及びそれらの混合物からなる群から選択されたも
のであることを特徴とする、請求項８に記載の方法。 - 【請求項１０】前記立て形半導体装置が、ＭＯＳＦＥ
Ｔ、ＭＯＳ制御サイリスタ及び絶縁ゲートバイポーラト
ランジスタからなる群から選択されたものであることを
特徴とする、請求項７に記載の方法。
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