JPH04305978A - 電力用ｍｏｓ半導体デバイスの製造方法 - Google Patents
電力用ｍｏｓ半導体デバイスの製造方法Info
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- JPH04305978A JPH04305978A JP2418101A JP41810190A JPH04305978A JP H04305978 A JPH04305978 A JP H04305978A JP 2418101 A JP2418101 A JP 2418101A JP 41810190 A JP41810190 A JP 41810190A JP H04305978 A JPH04305978 A JP H04305978A
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、高密度単位ＭＯＳセル
を有する電力用ＭＯＳ半導体デバイス及びその製造方法
に関するものである。
を有する電力用ＭＯＳ半導体デバイス及びその製造方法
に関するものである。
【０００２】
【従来の技術】電力用ＭＯＳデバイスの製造において、
大規模集積回路（ＬＳＩ）技術では一般的な高セル密度
の実現を目的としている技術を通常用いている。これに
よって、デバイスの多くのセルを集積化できるとともに
、極めて小さな寸法、すなわち、小さなシリコン領域又
は、所定の使用シリコン領域に対して優れた性能で、デ
バイスを構成することができる。現行の電力用ＭＯＳデ
バイスの密度は、１平方インチあたり２〜３×１０６
単位セルのオーダであり、“Ｘピッチ”寸法は、通常単
位セル当り約１７μｍ である。ここで、Ｘピッチは、
（図１にて示すように、）ゲート電極の側方寸法Ｘｄ（
約７μｍ ）と、多結晶シリコン層の開口寸法Ｘｃ（約
１０μｍ ）との和である。
大規模集積回路（ＬＳＩ）技術では一般的な高セル密度
の実現を目的としている技術を通常用いている。これに
よって、デバイスの多くのセルを集積化できるとともに
、極めて小さな寸法、すなわち、小さなシリコン領域又
は、所定の使用シリコン領域に対して優れた性能で、デ
バイスを構成することができる。現行の電力用ＭＯＳデ
バイスの密度は、１平方インチあたり２〜３×１０６
単位セルのオーダであり、“Ｘピッチ”寸法は、通常単
位セル当り約１７μｍ である。ここで、Ｘピッチは、
（図１にて示すように、）ゲート電極の側方寸法Ｘｄ（
約７μｍ ）と、多結晶シリコン層の開口寸法Ｘｃ（約
１０μｍ ）との和である。
【０００３】従来の方法によって得られるセルの最小寸
法は、使用さているホロリソグラフィック用露光装置の
パワー、整列限界及び種々の製造方法の工程で課される
耐力によって決定される。更に正確に言えば、Ｘｃの最
小寸法は、多結晶シリコン中に、３つの順次の整列を設
ける必要性があること、及び最小可能開口に関連する技
術的な限界によって決定される。投射を伴う従来のホト
リソグラフィック用露光装置を用いた場合、Ｘｃの最小
寸法は約８μｍ である。
法は、使用さているホロリソグラフィック用露光装置の
パワー、整列限界及び種々の製造方法の工程で課される
耐力によって決定される。更に正確に言えば、Ｘｃの最
小寸法は、多結晶シリコン中に、３つの順次の整列を設
ける必要性があること、及び最小可能開口に関連する技
術的な限界によって決定される。投射を伴う従来のホト
リソグラフィック用露光装置を用いた場合、Ｘｃの最小
寸法は約８μｍ である。
【０００４】ゲートの側方寸法（Ｘｄ）を最小にするこ
とは、基本ドーパントを十分に深く散布させることと関
連しており、この散布によって、従来の金属化で生じる
いわゆるアルミニウムスパイクによる短絡回路の形成を
防ぐことができる。この技術を用いたにもかかわらず、
Ｘｄの前記最小寸法は、約６〜７μｍ である。
とは、基本ドーパントを十分に深く散布させることと関
連しており、この散布によって、従来の金属化で生じる
いわゆるアルミニウムスパイクによる短絡回路の形成を
防ぐことができる。この技術を用いたにもかかわらず、
Ｘｄの前記最小寸法は、約６〜７μｍ である。
【０００５】
【発明が解決しようとする課題】本発明の目的は、電力
用ＭＯＳ半導体デバイスの単位セルの寸法（Ｘピッチ）
をかなり小さくすることによって、対応するデバイスの
集積密度を増大させるとともに、製造方法を簡単にする
ことにある。
用ＭＯＳ半導体デバイスの単位セルの寸法（Ｘピッチ）
をかなり小さくすることによって、対応するデバイスの
集積密度を増大させるとともに、製造方法を簡単にする
ことにある。
【０００６】
【課題を解決するための手段】一導電型のシリコン基板
上に、これと同一の導電型の少なくとも一つのシリコン
層をエピタキシャル成長させる工程と、基板全体に亘っ
てゲート酸化を行う工程と、基板の表面に、多結晶シリ
コン層を堆積させる工程と、ホトエッチング手段によっ
て、多結晶シリコン層中にゲート窓を開口し、ゲートポ
リシリコンを画成する工程と、前記ゲート窓に不純物を
注入、散布し、基体を形成する工程と、前記基体中に不
純物を注入、散布し、ソース領域を形成する工程と、基
板の前面にＰ−Ｖａｐｏｘ 誘電体を堆積させる工程と
、基板の前面にマドを開口し、ソースコンタクトを形成
する工程と、基板の前面にアルミニウムを堆積させ、ソ
ースを金属化するとともに、ソース及びゲートパッドを
金属化する工程とを具える電力用ＭＯＳ半導体デバイス
の製造方法において、ゲート壁と接して配置された誘電
体材料から成っているスペーサ（７） を設けることに
よって得られる酸化シリコンマスク（９） を用いて、
前記ソース領域（１２）の画成及び形成を行い、且つ、
前記ゲート壁に沿って、絶縁材料から成るスペーサ（１
４）を形成後、耐火金属の珪化物で、前記ソース及びゲ
ートコンタクト領域を金属化することを特徴としている
。
上に、これと同一の導電型の少なくとも一つのシリコン
層をエピタキシャル成長させる工程と、基板全体に亘っ
てゲート酸化を行う工程と、基板の表面に、多結晶シリ
コン層を堆積させる工程と、ホトエッチング手段によっ
て、多結晶シリコン層中にゲート窓を開口し、ゲートポ
リシリコンを画成する工程と、前記ゲート窓に不純物を
注入、散布し、基体を形成する工程と、前記基体中に不
純物を注入、散布し、ソース領域を形成する工程と、基
板の前面にＰ−Ｖａｐｏｘ 誘電体を堆積させる工程と
、基板の前面にマドを開口し、ソースコンタクトを形成
する工程と、基板の前面にアルミニウムを堆積させ、ソ
ースを金属化するとともに、ソース及びゲートパッドを
金属化する工程とを具える電力用ＭＯＳ半導体デバイス
の製造方法において、ゲート壁と接して配置された誘電
体材料から成っているスペーサ（７） を設けることに
よって得られる酸化シリコンマスク（９） を用いて、
前記ソース領域（１２）の画成及び形成を行い、且つ、
前記ゲート壁に沿って、絶縁材料から成るスペーサ（１
４）を形成後、耐火金属の珪化物で、前記ソース及びゲ
ートコンタクト領域を金属化することを特徴としている
。
【０００７】
【実施例】本発明によるＮチャンネル電力用ＭＯＳの製
造方法の一例を以下に説明する。しかし、当業者にとっ
て明らかな変形を施し、本発明をＰチャンネル電力用モ
ストランジスタの製造の場合にも適用できる。
造方法の一例を以下に説明する。しかし、当業者にとっ
て明らかな変形を施し、本発明をＰチャンネル電力用モ
ストランジスタの製造の場合にも適用できる。
【０００８】この方法は、順次に以下の工程を具えてお
り、このうち、始めのもの（ａ．〜ｄ．） は、従来の
技術において、既に提供されている。 ａ． Ｎ＋型シリコン基板上に、Ｎ型シリコン層をエ
ピタキシャル成長させる工程。 ｂ． エピタキシャル層上に、二酸化珪素の層（フィ
−ルド酸化膜）の層を成長させ、ホトエッチング処理に
よりチップの端を順次に形成する工程。 ｃ． 基板全面に亘って二酸化珪素層２（ゲート酸化
膜）を形成するとともに、多結晶シリコン層３を順次に
堆積させる工程。 ｄ． ゲートを形成するために、多結晶シリコン層を
写真凸版する工程。 ｅ． 領域４に、Ｐ型ドーパント及び特にボロンを注
入する工程（図２）。 ｆ． ２００ 〜４００ （オングストローム）の厚
さの窒化珪素（Ｓｉ３Ｎ４）層５を堆積させる工程。 ｇ． 窒化珪素層５上に、化学的気相成長（ＣＶＤ）
プロセスによって、厚さが５０００（オングストローム
）のオーダーである二酸化珪素ＳｉＯ２（Ｖａｐｏｘ）
層６を堆積させる工程（図３）。 ｈ． 二酸化シリコン層６を反応性イオンエッチング
（ＲＩＥ）するとともに、ゲート壁に沿ってスペーサ７
を形成させる工程（図４）。 ｉ． スペーサの非保護領域に、窒化珪素層５をエッ
チングする工程。 ｌ． スペーサを構成している二酸化シリコン層を除
去し、その下にある窒化珪素５を露出させる工程（図５
）。 ｍ． ４において、不純物を散布させ、半導体基体に
領域８を形成する。 ｎ． プラノッカス技術を用い、選択的に酸化させる
ことにより、半導体基体及びゲート領域に層９及び１０
を形成する工程（図６）。 ｏ． スペーサが予め占有している領域から窒化珪素
層を除去する工程。 ｐ． 二酸化珪素層９を、マスクとして用い、スペー
サが予め占有している領域１１に、不純物、特にヒ素を
、注入又は予め堆積させる工程（図７）。 ｑ． ヒ素を散布し、ソース領域１２を形成する工程
（図８）。 ｒ． 予め半導体基体及びゲート領域に形成されてい
る酸化物の層９及び１０を除去する工程。 ｓ． 約１５００オングストローム厚の二酸化シリコ
ン層を堆積させるとともに、これらに順次に反応性イオ
ンエッチングを施し、ゲート壁に沿ってスペーサ１４を
設ける工程（図８）。 ｔ． 耐火金属、特にチタンの層１５を堆積させる工
程（図９）。 ｕ． 急速加熱処理（ＲＴＡ）によって、珪化物Ｔｉ
Ｓｉのコンタクト領域（図１０の１６）を形成する工程
。 ｖ． 選択的にエッチングを行い、他の急速加熱処理
によって前記スペーサ１４をおおう耐火金属を除去し、
結果としてチタンを焼結させて、ＴｉＳｉ２ （図１０
の１６）とする工程。
り、このうち、始めのもの（ａ．〜ｄ．） は、従来の
技術において、既に提供されている。 ａ． Ｎ＋型シリコン基板上に、Ｎ型シリコン層をエ
ピタキシャル成長させる工程。 ｂ． エピタキシャル層上に、二酸化珪素の層（フィ
−ルド酸化膜）の層を成長させ、ホトエッチング処理に
よりチップの端を順次に形成する工程。 ｃ． 基板全面に亘って二酸化珪素層２（ゲート酸化
膜）を形成するとともに、多結晶シリコン層３を順次に
堆積させる工程。 ｄ． ゲートを形成するために、多結晶シリコン層を
写真凸版する工程。 ｅ． 領域４に、Ｐ型ドーパント及び特にボロンを注
入する工程（図２）。 ｆ． ２００ 〜４００ （オングストローム）の厚
さの窒化珪素（Ｓｉ３Ｎ４）層５を堆積させる工程。 ｇ． 窒化珪素層５上に、化学的気相成長（ＣＶＤ）
プロセスによって、厚さが５０００（オングストローム
）のオーダーである二酸化珪素ＳｉＯ２（Ｖａｐｏｘ）
層６を堆積させる工程（図３）。 ｈ． 二酸化シリコン層６を反応性イオンエッチング
（ＲＩＥ）するとともに、ゲート壁に沿ってスペーサ７
を形成させる工程（図４）。 ｉ． スペーサの非保護領域に、窒化珪素層５をエッ
チングする工程。 ｌ． スペーサを構成している二酸化シリコン層を除
去し、その下にある窒化珪素５を露出させる工程（図５
）。 ｍ． ４において、不純物を散布させ、半導体基体に
領域８を形成する。 ｎ． プラノッカス技術を用い、選択的に酸化させる
ことにより、半導体基体及びゲート領域に層９及び１０
を形成する工程（図６）。 ｏ． スペーサが予め占有している領域から窒化珪素
層を除去する工程。 ｐ． 二酸化珪素層９を、マスクとして用い、スペー
サが予め占有している領域１１に、不純物、特にヒ素を
、注入又は予め堆積させる工程（図７）。 ｑ． ヒ素を散布し、ソース領域１２を形成する工程
（図８）。 ｒ． 予め半導体基体及びゲート領域に形成されてい
る酸化物の層９及び１０を除去する工程。 ｓ． 約１５００オングストローム厚の二酸化シリコ
ン層を堆積させるとともに、これらに順次に反応性イオ
ンエッチングを施し、ゲート壁に沿ってスペーサ１４を
設ける工程（図８）。 ｔ． 耐火金属、特にチタンの層１５を堆積させる工
程（図９）。 ｕ． 急速加熱処理（ＲＴＡ）によって、珪化物Ｔｉ
Ｓｉのコンタクト領域（図１０の１６）を形成する工程
。 ｖ． 選択的にエッチングを行い、他の急速加熱処理
によって前記スペーサ１４をおおう耐火金属を除去し、
結果としてチタンを焼結させて、ＴｉＳｉ２ （図１０
の１６）とする工程。
【０００９】以下に示す工程は、既知の技術で、すでに
提供されるものである。すなわち、約１１０００ オン
グストローム厚の誘電体層を基板の前面に堆積させる工
程、ソースコンタクトを構成するために、誘電体層中に
コンタクト窓を開口させる工程、前面を金属化（図１１
の層１８） するとともに、順次にホトエッチングする
工程、パッシベーションするとともに更にホトエッチン
グする工程及び最後に基板の後面を完成させる工程であ
る。
提供されるものである。すなわち、約１１０００ オン
グストローム厚の誘電体層を基板の前面に堆積させる工
程、ソースコンタクトを構成するために、誘電体層中に
コンタクト窓を開口させる工程、前面を金属化（図１１
の層１８） するとともに、順次にホトエッチングする
工程、パッシベーションするとともに更にホトエッチン
グする工程及び最後に基板の後面を完成させる工程であ
る。
【００１０】方法の終了時に得られるデバイスの構造を
、図１１において線図的に示す。上述の方法の工程Ｏは
、任意のものである。実際、予めＳｉ３Ｎ４ の層を除
去しないで、不純物を注入しソース領域を形成すること
ができる。
、図１１において線図的に示す。上述の方法の工程Ｏは
、任意のものである。実際、予めＳｉ３Ｎ４ の層を除
去しないで、不純物を注入しソース領域を形成すること
ができる。
【００１１】ホトエッチング処理のために、５：１ステ
ッパ型ホトソリグラフィー用の露光装置を用いる。これ
によって、２つの順次のホトエッチング間の最大のズレ
を０．３５μｍ とするとともに、最小開口を１μｍ
のオーダーとすることができる。
ッパ型ホトソリグラフィー用の露光装置を用いる。これ
によって、２つの順次のホトエッチング間の最大のズレ
を０．３５μｍ とするとともに、最小開口を１μｍ
のオーダーとすることができる。
【００１２】スペーサや自己整列珪化物のような自己整
列技術と相俟って、これらのホトグラフィック露光ユニ
ットを用いることによって、高等なホトグラフィック技
術を用いずして、かなりの改良が可能である。
列技術と相俟って、これらのホトグラフィック露光ユニ
ットを用いることによって、高等なホトグラフィック技
術を用いずして、かなりの改良が可能である。
【００１３】本発明によれは、セル密度を１平方インチ
当り８×１０７ セルのオーダに保ちつつ、単位セルの
Ｘピッチ寸法を、約２〜３μｍ より小さな値にするこ
とができる。Ｘｃ を約１．８ μｍ とするとともに
、Ｘｄ を約１μｍ とすることができる。実際、Ｘｃ
の寸法は、一つの整列によって決定され、その値を約
１．８ μｍ 、Ｘｄ の値を、約１μｍ とすること
ができる。
当り８×１０７ セルのオーダに保ちつつ、単位セルの
Ｘピッチ寸法を、約２〜３μｍ より小さな値にするこ
とができる。Ｘｃ を約１．８ μｍ とするとともに
、Ｘｄ を約１μｍ とすることができる。実際、Ｘｃ
の寸法は、一つの整列によって決定され、その値を約
１．８ μｍ 、Ｘｄ の値を、約１μｍ とすること
ができる。
【００１４】マスキングを７から５へと小さくすること
で、動作のシーケンスが簡単になる。
で、動作のシーケンスが簡単になる。
【００１５】ソース、基体及びゲートポリシリコンにお
ける珪化物によって、活性領域の金属／半導体接触領域
がかなり減少し、寄生抵抗の増加をかなり小さくすると
ともに、高集積化のために、ゲート領域の抵抗の減少を
かなり小さくすることができる。このことは、金属のア
ルミニウムにおけるスパイクのおそれを除去できるとと
もに、この結果、基体の厚さ（０．４ μｍ 以下）と
、基体及びゲートの側方方法を小さくすることができる
。
ける珪化物によって、活性領域の金属／半導体接触領域
がかなり減少し、寄生抵抗の増加をかなり小さくすると
ともに、高集積化のために、ゲート領域の抵抗の減少を
かなり小さくすることができる。このことは、金属のア
ルミニウムにおけるスパイクのおそれを除去できるとと
もに、この結果、基体の厚さ（０．４ μｍ 以下）と
、基体及びゲートの側方方法を小さくすることができる
。
【００１６】更に有利なこととしては、急速加熱処理に
よって、スペーサにおける珪化物の側方への成長を制限
することができる。もし、側方への成長を制限できない
とすれば、ゲートと、他のカソードとが短絡回路となる
おそれがある。
よって、スペーサにおける珪化物の側方への成長を制限
することができる。もし、側方への成長を制限できない
とすれば、ゲートと、他のカソードとが短絡回路となる
おそれがある。
【００１７】これらの利点に加えて、以下の電気的に有
利な点がある。すなわち、 ・ソースの大きさを小さくすることによって、低電圧デ
バイスにおけるオン時の抵抗Ｒｏｎを１／２に減少させ
る。 ・寄生バイポーラトランジスタのベース・エミッタ間抵
抗ＲＢＥ小さくすることによって、急速な電圧変化に関
連する装置の耐力が改善される。 ・ソースの大きさを、現在の４〜６μｍ から約０．５
μｍ に小さくすることによって、電力用ＭＯＳの耐
力が１０倍になる。
利な点がある。すなわち、 ・ソースの大きさを小さくすることによって、低電圧デ
バイスにおけるオン時の抵抗Ｒｏｎを１／２に減少させ
る。 ・寄生バイポーラトランジスタのベース・エミッタ間抵
抗ＲＢＥ小さくすることによって、急速な電圧変化に関
連する装置の耐力が改善される。 ・ソースの大きさを、現在の４〜６μｍ から約０．５
μｍ に小さくすることによって、電力用ＭＯＳの耐
力が１０倍になる。
【００１８】本発明を、特定の実施例につき説明してき
たが、上述の説明を考慮して、材料及び寸法等において
、種々の変更、変形ができること、当業者にとって明ら
かである。従って、本発明は、本発明の範囲内における
種々の変更、変形を包含している。例えば、変形例の一
つとして、上記プロセスの工程ｔに、コバルト、タング
ステン又はこれらの合金のような他の耐火金属を堆積さ
せる工程を設けることができる。またこの場合、ステッ
プｕ．に、関連した珪化物を形成する工程設けることが
できる。
たが、上述の説明を考慮して、材料及び寸法等において
、種々の変更、変形ができること、当業者にとって明ら
かである。従って、本発明は、本発明の範囲内における
種々の変更、変形を包含している。例えば、変形例の一
つとして、上記プロセスの工程ｔに、コバルト、タング
ステン又はこれらの合金のような他の耐火金属を堆積さ
せる工程を設けることができる。またこの場合、ステッ
プｕ．に、関連した珪化物を形成する工程設けることが
できる。
【００１９】他の変形例としては、他の自己整列した不
純物のイオンを注入し、上述の工程ｉ．とｌ．との間で
、厚い基体ｐ＋領域を形成する工程とすることができる
。
純物のイオンを注入し、上述の工程ｉ．とｌ．との間で
、厚い基体ｐ＋領域を形成する工程とすることができる
。
【図１】既知の技術による電力用ＭＯＳの構造を示す図
である。
である。
【図２】本発明による方法の種々の工程を示す図である
。
。
【図３】本発明による方法の種々の工程を示す図である
。
。
【図４】本発明による方法の種々の工程を示す図である
。
。
【図５】本発明による方法の種々の工程を示す図である
。
。
【図６】本発明による方法の種々の工程を示す図である
。
。
【図７】本発明による方法の種々の工程を示す図である
。
。
【図８】本発明による方法の種々の工程を示す図である
。
。
【図９】本発明による方法の種々の工程を示す図である
。
。
【図１０】本発明による方法の種々の工程を示す図であ
る。
る。
【図１１】本発明による方法により得られる電力用ＭＯ
Ｓ装置を示す図である。
Ｓ装置を示す図である。
１ 基体
２ 二酸化珪素層
３ 多結晶シリコン層
４ Ｐ型ドーパント注入領域
５ 窒化珪素層
６ 誘電体層
７ スペーサ
８ 基体領域
９ マスク
１０ 二酸化珪素層
１２ ソース領域
１４ スペーサ
１５ 耐火金属層
１６ ＴｉＳｉ２ 層
１７ 誘電体層
１８ 金属化層
Claims (8)
- 【請求項１】 一導電型のシリコン基板上に、これと
同一の導電型の少なくとも一つのシリコン層をエピタキ
シャル成長させる工程と、基板全体に亘ってゲート酸化
を行う工程と、基板の表面に、多結晶シリコン層を堆積
させる工程と、ホトエッチング手段によって、多結晶シ
リコン層中にゲート窓を開口し、ゲートポリシリコンを
画成する工程と、前記ゲート窓に不純物を注入、散布し
、基体を形成する工程と、前記基体中に不純物を注入、
散布し、ソース領域を形成する工程と、基板の前面にＰ
−Ｖａｐｏｘ 誘電体を堆積させる工程と、基板の前面
にマドを開口し、ソースコンタクトを形成する工程と、
基板の前面にアルミニウムを堆積させ、ソースを金属化
するとともに、ソース及びゲートパッドを金属化する工
程とを具える電力用ＭＯＳ半導体デバイスの製造方法に
おいて、ゲート壁と接して配置された誘電体材料から成
っているスペーサ（７） を設けることによって得られ
る酸化シリコンマスク（９） を用いて、前記ソース領
域（１２）の画成及び形成を行い、且つ、前記ゲート壁
に沿って、絶縁材料から成るスペーサ（１４）を形成後
、耐火金属の珪化物で、前記ソース及びゲートコンタク
ト領域を金属化することを特徴とする方法。 - 【請求項２】 請求項１に記載の方法において、前記
多結晶シリコン層中にゲート窓を開口する工程に続いて
、前記基板表面の前記窓に不純物のイオン注入を行う工
程と、化学的気相成長によって前記基板の全面に亘って
、薄い窒化珪素の層（５） を、堆積させる工程と、化
学的気相成長によって、前記基板の表面に、誘電体層（
６） を、堆積させる工程と、前記誘電体層（６） を
反応性イオンエッチングするとともに、前記ゲート窓の
壁に沿ってスペーサ（７） を設ける工程と、該スペー
サで保護されていない領域に窒化珪素層（５） をエッ
チングする工程と、前記スペーサ（７） を除去し、下
に存在する窒化珪素を露出させる工程と、不純物を散布
し、基体領域（８） を形成するとともに、プラノッカ
ス技術を用い、ゲート領域上及び基体上に二酸化珪素層
（１０）及び（９） をそれぞれ形成する工程と、スペ
ーサ（７） が予め占有している領域から前記珪化物（
５） を除去する工程と、前記基体上に、マスクとして
形成される二酸化珪素層（９） を用い、不純物を注入
又は予め堆積させるとともに、順次に散布し、前記ソー
ス領域（１２）を設ける工程と、予め前記基体上及び前
記ゲート領域上に形成されている二酸化物の層（９）
及び（１０）を除去する工程と、前記ゲート壁に沿って
誘電体材料から成っているスペーサ（１４）を形成する
工程と、耐火金属層（１５）の堆積によって、ソース及
びゲートコンタクト領域を金属化するとともに、急速加
熱処理による焼結によって、珪化物を形成する工程と、
選択的にエッチングを行い、前記スペーサをおおってい
る耐火金属を除去した後、急速加熱処理による他の焼結
によって珪化物を除去する工程と、前記基板の前面に誘
電体層を堆積させるとともに、窓を開口させソースコン
タクトを形成する工程とを行うことを特徴とする方法。 - 【請求項３】 請求項１に記載の方法において、前記
多結晶シリコン層に、前記ゲート窓を開口させる工程に
続いて、前記多結晶シリコン層中にゲート窓を開口する
工程る続いて、前記基板表面の前記窓に不純物のイオン
注入を行う工程と、化学的気相成長によって前記基板の
全面に亘って、薄い窒化珪素の層（５） を、堆積させ
る工程と、化学的気相成長によって、前記基板の表面に
、誘電体層（６） を、堆積させる工程と、前記誘電体
層（６） を反応性イオンエッチングするとともに、前
記ゲート窓の壁に沿ってスペーサ（７） を設ける工程
と、該スペーサで保護されていない領域に窒化珪素層（
５） をエッチングする工程と、前記スペーサ（７）
を除去し、下に存在する窒化珪素を露出させる工程と、
不純物を散布し、基体領域（８） を形成するとともに
、プラノッカス技術を用い、ゲート領域上及び基体上に
二酸化珪素層（１０）及び（９） をそれぞれ形成する
工程と、マスクとして前記基体上に形成される二酸化珪
素層（９） を用い、前記窒化珪素層に不純物を注入す
るとともに、順次に散布し、前記ソース領域を設ける工
程と、スペーサ（７） が予め占有している領域から前
記珪化物（５） を除去する工程と、予め前記基体上及
び前記ゲート領域上に形成されている二酸化物の層（９
） 及び（１０）を除去する工程と、前記ゲート壁に沿
って誘電体材料から成っているスペーサ（１４）を形成
する工程と、耐火金属層（１５）の堆積によって、ソー
ス及びゲートコンタクト領域を金属化するとともに、急
速加熱処理による焼結によって、珪化物を形成する工程
と、選択的にエッチングを行い、前記スペーサをおおっ
ている耐火金属を除去した後、急速加熱処理による他の
焼結によって珪化物を除去する工程と、前記基板の前面
に誘電体層を堆積させるとともに、窓を開口させソース
コンタクトを形成する工程とを行うことを特徴とする方
法。 - 【請求項４】 請求項２又は３に記載の方法において
、前記スペーサで保護されていない領域に窒化珪素層（
５） をエッチングする工程に続いて、スペーサ（７）
で画成される窓に２回目の不純物イオン注入を行い、
厚い基体領域を形成する工程と、更に、スペーサ（７）
を除去するとともに、順次に不純物を散布し、基体及
び厚い基体領域を形成する工程を行うことを特徴とする
方法。 - 【請求項５】 請求項２又は３に記載の方法において
、前記窒化珪素層（５） の厚さが２００ オングスト
ローム以上、４００ オングストローム以下であり、誘
電体層（６） が二酸化珪素ＳｉＯ２から成り、その厚
さが約５０００オングストロームであり、約１５００オ
ングストロームの厚さの二酸化珪素ＳｉＯ２層を堆積さ
せることによってスペーサ（１４）を形成することを特
徴とする方法。 - 【請求項６】 請求項１に記載の方法において、前記
ホトエッチング処理に、５：１ステッパ型のホトグラフ
ィー用の露光装置を用いることを特徴とする方法。 - 【請求項７】 請求項１に記載の方法において、前記
基体、ソース及びゲートコンタクト領域を金属化するた
めに、チタン又はコバルト又はタングステン又はこれら
の合金の珪化物を用いることを特徴とする方法。 - 【請求項８】 分離用のスペーサをソースとゲートと
の間に設けるとともに、前記基体、ソース及びゲートポ
リ珪化物上に耐火金属珪化物を設けていることを特徴と
するＭＯＳ半導体デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT22891A/89 | 1989-12-29 | ||
| IT02289189A IT1236994B (it) | 1989-12-29 | 1989-12-29 | Processo per la fabbricazione di dispositivi semiconduttori mos di potenza e dispositivi con esso ottenuti |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04305978A true JPH04305978A (ja) | 1992-10-28 |
Family
ID=11201599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2418101A Pending JPH04305978A (ja) | 1989-12-29 | 1990-12-28 | 電力用ｍｏｓ半導体デバイスの製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5141883A (ja) |
| EP (1) | EP0435406B1 (ja) |
| JP (1) | JPH04305978A (ja) |
| KR (1) | KR100202048B1 (ja) |
| DE (1) | DE69007449T2 (ja) |
| IT (1) | IT1236994B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0846200A (ja) * | 1994-07-14 | 1996-02-16 | Sgs Thomson Microelettronica Spa | 集積化構造のｍｏｓ技術高速電力装置及びその製造方法 |
| JP2001053276A (ja) * | 1999-07-09 | 2001-02-23 | Intersil Corp | 増加したソース接触面積を有する立て形半導体装置の形成方法 |
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|---|---|---|---|---|
| US5288653A (en) * | 1991-02-27 | 1994-02-22 | Nec Corporation | Process of fabricating an insulated-gate field effect transistor |
| US5474946A (en) * | 1995-02-17 | 1995-12-12 | International Rectifier Corporation | Reduced mask process for manufacture of MOS gated devices |
| US5595918A (en) * | 1995-03-23 | 1997-01-21 | International Rectifier Corporation | Process for manufacture of P channel MOS-gated device |
| US5830798A (en) * | 1996-01-05 | 1998-11-03 | Micron Technology, Inc. | Method for forming a field effect transistor |
| KR100204805B1 (ko) * | 1996-12-28 | 1999-06-15 | 윤종용 | 디엠오에스 트랜지스터 제조방법 |
| EP0993033A1 (en) * | 1998-10-06 | 2000-04-12 | STMicroelectronics S.r.l. | Gate insulating structure for power devices, and related manufacturing process |
| DE19959346B4 (de) * | 1999-12-09 | 2004-08-26 | Micronas Gmbh | Verfahren zum Herstellen eines eine Mikrostruktur aufweisenden Festkörpers |
| ATE357055T1 (de) | 2000-12-21 | 2007-04-15 | Micronas Gmbh | Verfahren zum herstellen eines eine mikrostruktur aufweisenden festkörpers |
| ITVA20010045A1 (it) * | 2001-12-14 | 2003-06-16 | St Microelectronics Srl | Flusso di processo per la realizzazione di un vdmos a canale scalato e basso gradiente di body per prestazioni ad elevata densita' di corren |
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|---|---|---|---|---|
| US4443931A (en) * | 1982-06-28 | 1984-04-24 | General Electric Company | Method of fabricating a semiconductor device with a base region having a deep portion |
| US4489481A (en) * | 1982-09-20 | 1984-12-25 | Texas Instruments Incorporated | Insulator and metallization method for VLSI devices with anisotropically-etched contact holes |
| US4677735A (en) * | 1984-05-24 | 1987-07-07 | Texas Instruments Incorporated | Method of providing buried contacts for N and P channel devices in an SOI-CMOS process using a single N+polycrystalline silicon layer |
| IT1213234B (it) * | 1984-10-25 | 1989-12-14 | Sgs Thomson Microelectronics | Procedimento perfezionato per la fabbricazione di dispositivi a semiconduttore dmos. |
| EP0229362B1 (en) * | 1986-01-10 | 1993-03-17 | General Electric Company | Semiconductor device and method of fabrication |
| IT1204243B (it) * | 1986-03-06 | 1989-03-01 | Sgs Microelettronica Spa | Procedimento autoallineato per la fabbricazione di celle dmos di piccole dimensioni e dispositivi mos ottenuti mediante detto procedimento |
| US4798810A (en) * | 1986-03-10 | 1989-01-17 | Siliconix Incorporated | Method for manufacturing a power MOS transistor |
| US4716126A (en) * | 1986-06-05 | 1987-12-29 | Siliconix Incorporated | Fabrication of double diffused metal oxide semiconductor transistor |
| US4842675A (en) * | 1986-07-07 | 1989-06-27 | Texas Instruments Incorporated | Integrated circuit isolation process |
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| US4735680A (en) * | 1986-11-17 | 1988-04-05 | Yen Yung Chau | Method for the self-aligned silicide formation in IC fabrication |
| JP2604777B2 (ja) * | 1988-01-18 | 1997-04-30 | 松下電工株式会社 | 二重拡散型電界効果半導体装置の製法 |
| US4949136A (en) * | 1988-06-09 | 1990-08-14 | University Of Connecticut | Submicron lightly doped field effect transistors |
| US4985740A (en) * | 1989-06-01 | 1991-01-15 | General Electric Company | Power field effect devices having low gate sheet resistance and low ohmic contact resistance |
-
1989
- 1989-12-29 IT IT02289189A patent/IT1236994B/it active IP Right Grant
-
1990
- 1990-12-24 EP EP90203503A patent/EP0435406B1/en not_active Expired - Lifetime
- 1990-12-24 US US07/632,485 patent/US5141883A/en not_active Expired - Lifetime
- 1990-12-24 DE DE69007449T patent/DE69007449T2/de not_active Expired - Fee Related
- 1990-12-28 JP JP2418101A patent/JPH04305978A/ja active Pending
- 1990-12-28 KR KR1019900022248A patent/KR100202048B1/ko not_active IP Right Cessation
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|---|---|---|---|---|
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| JP2001053276A (ja) * | 1999-07-09 | 2001-02-23 | Intersil Corp | 増加したソース接触面積を有する立て形半導体装置の形成方法 |
Also Published As
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| IT1236994B (it) | 1993-05-12 |
| DE69007449T2 (de) | 1994-08-25 |
| EP0435406A1 (en) | 1991-07-03 |
| US5141883A (en) | 1992-08-25 |
| EP0435406B1 (en) | 1994-03-16 |
| IT8922891A0 (it) | 1989-12-29 |
| KR100202048B1 (ko) | 1999-06-15 |
| DE69007449D1 (de) | 1994-04-21 |
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