KR910013450A - 전력-mos 반도체 디바이스를 제조하기위한 프로세스 및 디바이스 - Google Patents

전력-mos 반도체 디바이스를 제조하기위한 프로세스 및 디바이스 Download PDF

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Abstract

내용 없음.

Description

전력-MOS 반도체 디바이스를 제조하기위한 프로세스 및 디바이스
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제10도는 본 발명에 따른 프로세스의 상이한 단계를 도시한 도면.

Claims (8)

  1. 전력-MOS반도체 디바이스를 제조하는 프로세스에 있어서, 동일한 전도형의 최소한 1개의 소정 전도형의 실리콘 층을 갖고있는 실리콘 기판에 에피텍셜 성장시키는 단계, 전체 슬라이스에 걸친 게이트 산화 단계, 슬라이스 정면에 한 층의 다결정 실리콘을 피착시키는 단계, 게이트 폴리실리콘을 정하기위해 다결정질 실리콘층의 윈도우(이후로는 “게이트 윈도우”로 칭함)를 사진인쇄함으로써 개방시키는 단계, 몸체를 형성하기 위해 상술한 게이트 윈도우에 도펀트를 주입 및 확산시키는 단계, 소오스 영역을 형성하기위해 몸체에 도펀트를 주입 및 확산시키는 단계, 슬라이스의 정면에 P-바폭시 유전체를 피착시키는 단계, 소오스 접촉부의 형성을 위해 슬라이스의 정면에 윈도우를 개방시키는 단계 및 소오소금속화 및 소오스와 게이트 패드의 금속화를 제공하기 위해 슬라이스 정면에 알루미늄을 피착시키는 단계를 포함하고, 게이트 벽과 마주보게 배치된 유전 물질의 스페이서를 형성함으로써 얻어진 실리콘 산화 마스크를 사용하여 소오스 영역을 정하고 형성하며, 소오스 및 게이트 접촉 영역의 금속화가 게이트 벽을 따라 유전체 물질의 스페이서를 형성한후 반사성 물질의 규화물에 의해 실행되는 것을 특징으로 하는 프로세스.
  2. 제1항에 있어서, 다결정질 실리콘 층의 상기 게이트 윈도우를 개방시키는 단계가 몸체(8)을 형성하기 위해 상기 윈도우에서 슬라이스의 표면상에 도펀트를 이온주입시키는 단계, 전체 슬라이스에 걸쳐 질화 실리콘 Si3H4의 박막 층(5)을 CDV 피착시키는 단계, 슬라이스의 표면에 유전체 층(6)을 CDV 피착시키는 단계, 유전체 층(6)을 RIE 처리시키고 상기 게이트 윈도우의 벽을 따라 스페이서에 의해 보호되지 않은 영역에 질화 실리콘 층(5)를 에칭시키는 단계, 하부 질화 실리콘을 덮지 않도록 스페이서(7)을 벗기는 단계, 플라노카스 기술을 각각 사용하여 게이트 폴리 및 몸체상의 이산화 실리콘 층(9및 10)의 형성과 몸체 영역(8)의 형성을 위해 도펀트를 확산시키는 단계, 스페이서(7)에 의해 이전에 점유된 영역으로 부터 질화물(5)을 벗기는 단계, 소오스 영역(12)를 제공하도록 도펀트의 주입 또는 예비피착 및 후속 확산을 위해 마스크로써 몸체상에 형성된 이산화 실리콘 층(9)을 사용하는 단계, 몸체 및 게이트 폴리상에 이미 형성된 이산화물 층(9및 10)을 벗기는 단계, 게이트 벽을 따라 유전체 물질의 스폐이서(14)를 생성시키는 단계, 반사성 금속층(15)을 피착함으로써 소오스 및 게이트 접촉 영역을 금속화시키고, RTA에 의해 규화물을 소결시킴으로써 형성시키는 단계, 상기 스페이서를 덮고있는 반사성 금속을 제거시키고, 다음에 RTA에 의해 규화물을 소결시키기위해 선택성 에칭을 하는 단계, 및 슬라이스의 정면에 유전체를 피착시키고 소오스 접촉부를 형성시키기 위해 윈도우를 개방시키는 단계를 포함하는 것을 특징으로 하는 프로세서.
  3. 제1항에 있어서, 다결정질 실리콘 층의 상기 게이트 윈도우를 개방시키는 단계가 몸체(8)을 형성하기 위해 상기 윈도우에서 슬라이스의 표면상에 도펀트를 이온 주입시키는 단계, 전체 슬라이스에 걸쳐 질화 실리콘 Si3N4의 박막 층(5)을 CDV 피착시키는 단계, 슬라이스의 표현에 유전체 층(6)을 CDV 피착시키는 단계, 유전체 층(6)을 RIE 처리시키고 상기 게이틀 윈도우의 벽을 따라 스페이서(7)을 제공하는 단계, 스페이서에 의해 보호되지 않은 영역에 질화 실리콘 층(5)를 에칭시키는 단계, 하부 질화 실리콘을 덮지 않도록 스페이서(7)을 벗기는 단계, 플라노카스 기술을 각각 사용하여 게이트 폴리 및 몸체상의 이산화 실리콘 층(9및 10)의 형성과 몸체 영역(8)의 형성을 위해 도펀트를 확산시키는 단계, 질화·실리콘 층을 통해 도펀트의 주입 또는 예비피착을 위해 마스크로써 몸체상에 형성된 이산화 실리콘 층(9)를 사용하고 후속적으로 소오스 영역(12)를 제공하기 위해 확산시키는 단계, 스페이서(7)에 의해 이전에 점유된 영역으로 부터 질화물(5)을 벗기는 단계, 몸체 및 게이트 폴리상에 이미 형성된 이산화물 층((9 및 10)을 벗기는 단계, 게이트 벽을 따라 유전체 물질의 스페이서(14)를 생성시키는 단계, 반사성 금속 층(15)을 피착함으로써 소오스 및 게이트 접촉 영역을 금속화시키고, RTA에 의해 규화물을 소결시킴으로써 형성시키는 단계, 상기 스페이서를 덮고있는 반사성 금속을 제거시키고, 다음에 RTA에 의해 규화물을 소결시키기 위해 선택성 에칭을 하는 단계, 및 슬라이스의 정면에 유전체를 피착시키고 소오스 접촉부를 형성시키기 위해 윈도우를 개방시키는 단계를 포함하는 것을 특징으로 하는 프로세서.
  4. 제2 또는 3항에 있어서, 스페이서에 의해 보호되지 않은 영역내의 질화 실리콘 층(5)를 에칭하는 단계 다음에 깊은 몸체 영역을 형성하기 위해 스페이서(7)에 의해 정해진 윈도우에서 도펀트의 제2이온 주입 단계가 실시되고, 후속적으로 스페이서(7)을 벗기는 단계 및 몸체 및 깊은 몸체 영역의 형성을 위해 도펀트를 확산시키는 단계가 시행되는 것을 특징으로 프로세서.
  5. 제2 또는 3항에 있어서, 질화 실리콘 층(5)가 200 및 400 Å의 두께를 갖고, 유전층(6)이 이산화 실리콘 SiO2로 구성괴고 약 5000 Å의 두께를 갖고, 약 1500Å의 두께를 갖고 있는 이산화 실리콘 층 SiO2을 피착시킴으 로써 스페이서(14)가 생성되는 것을 특징으로 하는 프로세스.
  6. 제1항에 있어서, 사진에칭 프로세스 5 : 1 스테퍼형의 사진인쇄 노출 장치에서 발생하는 것을 특징으로 하는 프로세스.
  7. 제1항에 있어서, 몸체, 소오스 및 게이트 접촉 영역을 금속화시키기 의해 티타늄 또는 코발트 또는 텅스텐 또는 이의 합금의 규화물이 사용되는 것을 특징으로 하는 프로세스.
  8. 몸체, 소오스 및 게이트 다결정 극화물상에 반사성 금속 규화물 뿐만아니라 소오스와 게이트 사이에 별개의 스페이서가 있는 것을 특징으로 하는 MOS 반도체 디바이스.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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